JP2000347616A - 表示装置および表示方法 - Google Patents

Abstract

(57)【要約】 【課題】 表示画像の解像度情報量を制限するが、階調
など総合的な画質向上を実現する。 【解決手段】 いま、１フィールドが３個のサブフィー
ルドＳＦ１〜ＳＦ３からなるものとして、サブフィール
ドＳＦ１を発光重みが最も大きい最上位のサブフィール
ドとし、サブフィールドＳＦ３を発光重みが最も小さい
最下位のサブフィールドとする。サブフィールドＳＦ１
〜ＳＦ３のうち、最下位のサブフィールドＳＦ３では、
アドレス制御期間２１でのアドレス処理をｎライン同時
（ｎは２以上の整数）で行ない、このアドレス制御期間
２１を他のサブフィールドＳＦ１，ＳＦ２のライン毎の
アドレス処理のアドレス制御期間２０の１／ｎの長さと
し、アドレス制御期間２１を短縮する。そして、この短
縮した分の時間をサブフィールドＳＦ１，ＳＦ２，ＳＦ
３のサステイン期間３１，３２，３３に割り当てる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置および表
示方法に係わり、特に、サブフィールド方式により階調
表現を行ない、夫々のサブフィールドでライン毎のデー
タを順次出力して表示する表示装置および表示方法に関
する。

【０００２】

【従来の技術】近年、従来から用いられていたブラウン
管（ＣＲＴ）表示装置に代わって、薄型軽量で、画面歪
みが少なく地磁気の影響を受けにくい、液晶やプラズマ
を用いたフラットパネルディスプレイが用いられるよう
になってきた。特に、自発光型による広い視野角を有
し、大型パネルが比較的容易に作成可能なプラズマディ
スプレイが映像信号の表示装置として注目されている。

【０００３】一般に、プラズマディスプレイは、発光と
非発光の中間の階調表示が困難であるので、中間階調を
表示するためには、サブフィールド方式と呼ばれる方式
が用いられている。このサブフィールド方式では、１フ
ィールドの時間幅を複数のサブフィールドに分割し、夫
々のサブフィールドに固有の発光重みを割り当て、各サ
ブフィールドの発光と非発光を制御することにより、１
フィールドの輝度の階調を表現している。

【０００４】

【発明が解決しようとする課題】現在、プラズマディス
プレイの主流となっているアドレス−サステイン分離方
式では、１つのサブフィールドが放電セルの状態を初期
化するリセット期間，放電セルの点灯・不点灯を制御す
るアドレス制御期間及びその発光量を決定するサステイ
ン期間などを制御する制御パルスから構成されている。
これらの制御パルスは、安定した発光制御を実現するた
めに、所定の時間幅より短くすることはできない。この
アドレス制御期間では、ライン毎に点灯・非点灯を制御
するデータに基づいてアドレス処理が行なわれるため、
高解像度のパネルでは、ライン数の増加により多くの時
間が必要となる。このため、１フィールド期間内に構成
可能なサブフィールドの数が制限されたり、十分な輝度
が得られないという問題があった。例えば、アドレス制
御処理に１ライン当り２μｓ要する表示パネルを用いて
垂直解像度１０００ラインの高精細パネルを実現しよう
とする際には、１サブフィールド当り２ｍｓ（＝２μｓ
×１０００ライン）のアドレス制御期間が必要となる。
一般に、映像信号を劣化することなく表示するために
は、２５６階調（８ビット）程度必要とされているが、
約１６．６ｍｓの１フィールド期間に８サブフィールド
を構成しようとすると、サステイン期間に割り当てる時
間はほとんどなくなってしまう。このように、１フィー
ルドの期間のほとんどをサブフィールド毎のアドレス制
御期間に割り当ててしまうことになるため、パネル発光
に寄与するサステイン期間を十分確保できないという問
題があった。

【０００５】また、サブフィールド数を制限した場合、
例えば、６サブフィールド６４階調に制限したような場
合には、十分な階調数が表現できず、高画質の表示装置
を実現することが困難であった。

【０００６】さらに、サブフィールド方式による階調表
示固有の問題として、動画像の画質を劣化させてしまう
擬似輪郭妨害がある。この擬似輪郭妨害を低減させるた
めには、サブフィールド数を増加させて１フィールド内
の発光分布や発光の重心を制御する手法が用いられてい
る。表現可能な階調数が同一の条件では、サブフィール
ド数が多いほど制御可能な発光パターンが増加するた
め、擬似輪郭妨害を低減する効果は大きくなる。従っ
て、十分なサブフィールド数が得られない場合には、こ
の擬似輪郭妨害によって動画像表示時の画質が著しく劣
化してしまうという問題があった。また、従来の表示装
置では、基本的には、入力された信号を忠実に表示する
ことに終始しており、一部に階調数の不足を補うための
ディザや誤差拡散処理、あるいは平均輝度の制御など人
間の視覚特性を考慮して高画質を得る手法も用いられて
いるが、信号の振幅を制御する程度のものであった。さ
らに、特開平１１−２４６２８号公報に示されるよう
に、下位ビットに相当するサブフィールドでは、飛び越
し走査によってアドレス制御時間を短縮する手法や、飛
び越し走査の代わりに、走査電極を２本同時に選択して
書込み動作を行なう方式も開示されているが、具体的な
信号の生成方法が示されていない。

【０００７】映像信号の各ラインは１画面の垂直方向に
サンプリングしたデータであり、飛び越し走査によって
サンプリングデータを間引く際には、折り返し妨害低減
のため、事前に垂直解像度を半減させておく必要があ
る。これにより、垂直解像度は半減することになり、解
像度感の欠落した画像となってしまう。また、事前に垂
直解像度を半減させずにサンプリングデータを間引いた
場合には、折り返し妨害により、高い周波数成分の信号
が低い周波数に変換され、大きな画質劣化の要因となる
ことが知られている。

【０００８】本発明の目的は、人間の視覚特性や映像信
号の統計的な性質を積極的に利用して、必要に応じて表
示画像の解像度情報量を制限し、総合的な画質を向上さ
せた表示装置および表示方法を提供することにある。

【０００９】本発明の他の目的は、フィールドの時間内
に占める総アドレス制御期間を改善して、十分なサブフ
ィールド数を確保し、階調表現、擬似輪郭妨害の対策、
さらには、高輝度表示の実現を可能にした高解像度の表
示装置および表示方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、次のような手段を採用した。

【００１１】第１の手段として、入力信号に基づいて、
点灯画素及び発光輝度を制御する表示装置において、設
定に応じて表示解像度情報を制限し、点灯画素を制御す
る時間を短くすることを特徴とする。

【００１２】また、第２の手段として、サブフィールド
方式により階調表現を行なう表示装置において、所定の
サブフィールドにおいて、表示解像度情報を制限し、ア
ドレス制御期間を短縮化することを特徴とする。

【００１３】また、第３の手段として、第２の手段にお
いて、前記アドレス制御期間を短縮化するサブフィール
ドが、最も発光重みの小さい最下位サブフィールドを含
む１つ以上のサブフィールドであることを特徴とする。

【００１４】また、第４の手段として、第２の手段にお
いて、前記アドレス制御期間を短縮化するサブフィール
ドが、最も発光重みの小さい最下位サブフィールドを除
いた１つ以上の下位サブフィールドであることを特徴と
する。

【００１５】また、第５の手段として、第２の手段にお
いて、前記アドレス制御期間を短縮化するサブフィール
ドの数が、当該表示装置の外部からの設定により変化す
ることを特徴とする。

【００１６】また、第６の手段として、サブフィールド
方式により階調表現を行ない、夫々のサブフィールドの
点灯・非点灯の制御をライン単位で行なう表示装置にお
いて、所定のサブフィールドにおいて、隣接する複数ラ
インを同一データで同時に制御することを特徴とする。

【００１７】また、第７の手段として、第６の手段にお
いて、前記同一データで同時に制御するサブフィールド
が、最も発光重みの小さい最下位サブフィールドを含む
１つ以上のサブフィールドであることを特徴とする。

【００１８】また、第８の手段として、第６の手段にお
いて、前記同一データで同時に制御するサブフィールド
が、最も発光重みの小さい最下位サブフィールドを除い
た１つ以上の下位サブフィールドであることを特徴とす
る。

【００１９】また、第９の手段として、第６の手段にお
いて、前記同一データで制御するラインの組み合わせが
フィールドあるいはフレーム単位で変化する構成である
ことを特徴とする。

【００２０】また、第１０の手段として、第６の手段に
おいて、前記同一データで制御するラインの組み合わせ
が１フィールド内のサブフィールドで互いに異なる組み
合わせであることを特徴とする。

【００２１】また、第１１の手段として、第６の手段に
おいて、前記同一データで同時に制御するサブフィール
ドの数が、当該表示装置の外部からの設定により、変化
することを特徴とする。

【００２２】また、第１２の手段として、第６の手段に
おいて、前記同一データで同時に制御するラインの数
が、当該表示装置の外部からの設定により、変化するこ
とを特徴とする。

【００２３】また、第１３の手段として、第６の手段に
おいて、前記同一データで同時に制御するラインが隣接
する２ラインであることを特徴とする。

【００２４】また、第１４の手段として、入力信号に基
づいて点灯画素及び発光輝度を制御して画像表示する表
示方法において、設定に応じて表示解像度情報を制限し
て点灯画素を制御する時間を短くすることを特徴とす
る。

【００２５】また、第１５の手段として、サブフィール
ド方式により階調表現を行なって画像表示する表示方法
において、所定のサブフィールドにおいて、表示解像度
情報を制限し、アドレス制御期間を短縮化することを特
徴とする。

【００２６】また、第１６の手段として、第１５の手段
において、前記アドレス制御期間を短縮化するサブフィ
ールドの数が、外部からの設定により、変化することを
特徴とする。

【００２７】また、第１７の手段として、サブフィール
ド方式により階調表現を行ない、夫々のサブフィールド
の点灯・非点灯の制御をライン単位で行なって画像表示
する表示方法において、所定のサブフィールドにおい
て、隣接する複数ラインを同一データで同時に制御する
ことを特徴とする。

【００２８】また、第１８の手段として、第１７の手段
において、前記同一データで同時に制御するサブフィー
ルドの数が、外部からの設定により、変化することを特
徴とする。

【００２９】

【発明の実施の形態】以下に、本発明に係る実施形態を
図面を用いて説明する。

【００３０】図１は一般的なＡＣ３電極型プラズマディ
スプレイの放電セルと電極の配置を模式的に示したもの
である。

【００３１】同図において、５１０１，５１０２，５１
０３，５１０４はＸサステイン電極、５２０１，５２０
２，５２０３，５２０４はＹサステイン電極、５３０
０，５３０１はアドレス電極である。各アドレス電極５
３００，５３０１は背面板、Ｘサステイン電極５１０１
〜５１０４及びＹサステイン電極５２０１〜５２０４は
前面板上に形成されており、Ｘサステイン電極及びＹサ
ステイン電極の電極対とアドレス電極の交点に画素が形
成される。これらの電極間の放電により、同図に示すよ
うに、パネル上に画素５４１０，５４１１，５４２０，
５４２１，５４３０，５４３１，５４４０，５４４１が
形成される。

【００３２】図２は本発明と対比するために示した従来
技術でのアドレス制御期間におけるＹサステイン電極５
２０１〜５２０４及びアドレス電極５３００〜５３０１
の印加電圧を示す図である。

【００３３】同図に示すように、Ｙ１サステイン電極５
２０１，Ｙ２サステイン電極５２０２，Ｙ３サステイン
電極５２０３，Ｙ４サステイン電極５２０４の順にスキ
ャンパルスが印加され、ライン毎に点灯・非点灯を制御
するアドレスパルスがＡ０アドレス電極５３００，Ａ１
アドレス電極５３０１に印加される。

【００３４】ここで、時刻Ｔ１では、Ｙ１サステイン電
極５２０１にスキャンパルスが印加されているので、第
１ラインの画素５４１０，５４１１の点灯・非点灯が制
御される。この例では、Ａ０アドレス電極５３００及び
Ａ１アドレス電極５３０１にはともにアドレス電圧が印
加されているので、Ａ０アドレス電極−Ｙ１サステイン
電極間，Ａ１アドレス電極−Ｙ１サステイン電極間でア
ドレス放電が生じ、これに続くサステイン期間での発光
可能なように壁電荷が形成される。以降、時刻Ｔ２で
は、第２ラインの画素５４２０と画素５４２１、時刻Ｔ
３では、第３ラインの画素５４３０と画素５４３１、時
刻Ｔ４では、画素５４４０と画素５４４１の点灯・非点
灯を制御するアドレス処理が夫々行なわれる。このよう
なライン毎のアドレス処理により、必要に応じてセル内
の壁電荷が形成され、これに続くサステイン期間におい
て、発光が制御される。

【００３５】図３は本発明と対比するために示した従来
技術での１フィールドが３つのサブフィールド（ＳＦ
１，ＳＦ２，ＳＦ３）から構成されたフィールド構成を
示す図である。

【００３６】同図において、１０は各サブフィールドに
おいて放電セルの状態を初期化するリセット期間、２０
は各サブフィールドにおいて各画素の点灯・非点灯を制
御するアドレス制御期間、３１，３２，３３は夫々のサ
ブフィールドにおける発光量を決定するサステイン期間
である。このサステイン期間３１〜３３では、アドレス
制御期間２０で発光可能なように壁電荷が形成された放
電セルについて、サステインパルス数に応じた発光が行
なわれる。サブフィールド方式では、階調表現を実現す
るために、各サブフィールドＳＦ１〜ＳＦ３には、夫々
に対応した発光重みが割り当てられている。ここでは、
各サブフィールドＳＦ１〜ＳＦ３のサステイン期間３
１，３２，３３におけるサステインパルス数は概略４：
２：１の発光重みとなるように構成されている。これに
より、サブフィールドＳＦ１〜ＳＦ３のいずれも発光し
ない階調０から、全てのサブフィールドＳＦ１〜ＳＦ３
が発光する階調７（＝３＋２＋１）までの階調を表現す
ることができる。ここで、表示可能な最大輝度（階調
７）は、サブフィールドＳＦ１〜ＳＦ３の各サステイン
期間３１，３２，３３におけるサステインパルス数の合
計で決定されるために、１フィールド内のアドレス制御
期間２０などの発光に寄与しない時間が長くなると、輝
度が十分確保できず、良好な画質を得ることができな
い。また、アドレス制御期間２０は表示ライン数に比例
した時間を必要とし、また、１サブフィールドに１つの
アドレス制御期間が必要となるものである。このため、
高解像度の表示パネルを実現しようとする場合には、十
分なサブフィールド数が確保できず、表示階調数が不足
したり、輝度が低下したりして画質が劣化してしまうと
いう問題がある。

【００３７】図４は本発明の第１の実施形態に係わり、
図３に示す従来のフレーム構成に比べて、サブフィール
ド（ＳＦ１，ＳＦ２，ＳＦ３）のうち、発光重みの少な
い下位サブフィールドＳＦ３のアドレス制御期間を半分
に設定したフィールド構成を示す図である。

【００３８】同図において、２１はサブフィールドＳＦ
３のアドレス制御期間が図３に示すものと比べて半分の
期間に設定されたアドレス制御期間である。なお、その
他の構成は図３に示す同符号の構成に対応する。

【００３９】同図において、サブフィールドＳＦ１，Ｓ
Ｆ２では、図３に示す場合と同様に、リセット期間１０
で放電セルを初期化し、アドレス制御期間２０でライン
毎に点灯・非点灯画素が選択処理される。サステイン期
間３１，３２では、アドレス制御期間２０で選択された
画素を夫々の発光重みに応じて発光させる。サブフィー
ルドＳＦ３では、リセット期間１０に続くアドレス制御
期間２１で隣接する２ライン同時にアドレス処理を行な
うようにすることにより、データ間引きによりアドレス
制御期間２０が短縮化されて１ライン当たり半分の時間
でアドレス制御処理を行なうことができる。

【００４０】図５は本実施形態でのアドレス制御期間に
おけるＹサステイン電極５２０１〜５２０４及びアドレ
ス電極５３００〜５３０１の印加電圧を示す模式図であ
る。

【００４１】同図に示すように、Ｙ１サステイン電極５
２０１及びＹ２サステイン電極５２０２が同時にスキャ
ンパルスが印加されることにより、２ライン同時に同一
データによりアドレス処理が行なわれる。Ｙ１サステイ
ン電極５２０１，Ｙ２サステイン電極５２０２に引き続
いて、Ｙ３サステイン電極５２０３及びＹ４サステイン
電極５２０４が同時にアドレス処理される。このように
２ラインづつ同時にスキャンパルスを印加してアドレス
処理を行なうことにより、１画面の総ラインのスキャン
に要する時間を半分に短縮することができる。

【００４２】なお、図５に示す例では、２ライン同時の
アドレス処理としたが、２ラインに限ることなく、３ラ
インあるいは４ライン同時の処理としてもよく、この際
に必要なアドレス時間は１／３あるいは１／４に短縮す
ることができる。また、このアドレス短縮化の処理は、
最も発光重みの少ない最下位サブフィールドＳＦ３に限
ることなく、サブフィールドＳＦ２あるいはサブフィー
ルドＳＦ２とサブフィールドＳＦ３の両方に適応するも
のであってもよい。また、サブフィールドＳＦ２は２ラ
インの同時アドレス処理によりアドレス処理期間を１／
２にし、サブフィールドＳＦ３は３ラインの同時アドレ
ス処理によりアドレス処理期間を１／３に短縮化させる
ように構成してもよい。このような処理を行なうことに
より、発光重みの小さい下位サブフィールドの垂直解像
度情報は失われてしまうが、画像平坦部の滑らかな表示
は問題なく表示することができ、また、発光重みの大き
な上位サブフィールドによりエッジ部の信号は再現され
るため、ほとんど画質の劣化はなく、高輝度の画像表示
が可能となる。

【００４３】このように、本実施形態によれば、特定の
サブフィールドでアドレス制御データ数を減らすことに
より、１フィールド内での直接発光に寄与しないアドレ
ス制御期間を短縮し、その分、サステイン期間３１，３
２，３３に割り当てて高輝度化したり、または、サブフ
ィールド数を増加させて高画質化を図ることが可能とな
る。

【００４４】また、本実施形態によれば、常に隣接する
２ラインが同一のデータでアドレス処理されるが、隣接
画素間では、画像の相関性によって類似したデータとな
りやすく、また、発光重みの小さいサブフィールドＳＦ
３に対してこの処理を行なうことにより、ほとんど画質
を劣化させることなく、アドレス処理期間を短縮するこ
とができる。

【００４５】図６は本発明の第２の実施形態に係わり、
図３に示す従来のフレーム構成に比べて、サブフィール
ドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のう
ち発光重みの少ない下位サブフィールドＳＦ３〜ＳＦ４
のアドレス制御期間を半分にしたフィールド構成を示す
図である。同図において、２１はサブフィールドＳＦ
３，ＳＦ４のアドレス制御期間が図３に示すものと比べ
て半分の期間に設定したアドレス制御期間、３４は増加
したサブフィールドＳＦ４のサステイン期間である。そ
の他の構成は図３に示す同符号の構成に対応する。

【００４６】同図において、サブフィールドＳＦ１，Ｓ
Ｆ２では、図３の場合と同様に、リセット期間１０で放
電セルを初期化し、アドレス制御期間２０でライン毎に
点灯・非点灯画素の選択処理を行なう。サステイン期間
３１，３２では、アドレス制御期間で選択された画素を
夫々の発光重みに応じて発光させる。サブフィールドＳ
Ｆ３では、リセット期間１０に続くアドレス制御期間２
１で２ライン同時にアドレス処理を行なうことにより、
半分の時間でアドレス処理を行ない、２ラインづつ等し
いデータにより点灯・非点灯の制御が行なわれる。これ
に続くサステイン期間３３では、アドレス処理で選択さ
れたラインの発光が行なわれる。また、サブフィールド
ＳＦ４も同様に、リセット期間１０に続くアドレス制御
期間２１で２ライン同時にアドレス処理を行なうことに
より、半分の時間でアドレス制御処理を行ない、サステ
イン期間３４において、アドレス処理で選択されたセル
を発光させる。

【００４７】このように、本実施形態によれば、サブフ
ィールドＳＦ３，ＳＦ４のアドレス制御期間２１を半分
の時間にすることにより、１フィールド期間内に４つの
サブフィールドＳＦ１〜ＳＦ４を構成することができ、
サステイン期間３１，３２，３３，３４の発光比率を
８：４：２：１に設定することにより、１６階調の表示
を行なうことができる。なお、本実施形態では、サブフ
ィールドＳＦ４のアドレス制御期間が新たに増加する
が、サブフィールドＳＦ３，ＳＦ４のアドレス制御期間
を半分の時間で処理するため、１フィールド期間内の全
てのサブフィールドＳＦ１〜ＳＦ４のアドレス制御期間
の合計は、図３に示した従来の構成とほぼ等しくするこ
とができる。これにより、従来の方式とほぼ等しい輝度
を保った状態で表示階調数を増加させることができ、高
画質な表示装置を実現することができる。

【００４８】図７は本発明の第３の実施形態に係わり、
図３に示す従来のフレーム構成と比べて、サブフィール
ドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のう
ち最下位のサブフィールドＳＦ４を除く下位のサブフィ
ールドＳＦ２〜ＳＦ３のアドレス制御期間を半分にした
フィールド構成を示す図である。

【００４９】２１はサブフィールドＳＦ２，ＳＦ３のア
ドレス制御期間が半分の期間にしたアドレス制御期間、
３４は増加したサブフィールドＳＦ４のサステイン期間
である。その他の構成は図３に示す同符号の構成に対応
する。

【００５０】同図に示すように、サブフィールドＳＦ１
とサブフィールドＳＦ４は、図３に示すものと同様に、
全てのラインに対してアドレス処理を行ない、サブフィ
ールドＳＦ２，ＳＦ３は、２ラインづつ同一データによ
り、アドレス処理を行なう。

【００５１】本実施形態によれば、サブフィールドＳＦ
２，ＳＦ３のアドレス制御期間２１は通常のアドレス制
御期間２０の約半分となり、第２の実施形態と同様に、
１フィールド期間内の総アドレス制御期間は図３に示す
従来技術の３サブイールドの構成とほぼ等しく、従来と
ほぼ等しい輝度を保った状態で表示階調数を増加させる
ことができる。

【００５２】また、本実施形態は、第２の実施形態と比
べて、最下位サブフィールドＳＦ４がライン毎に点灯・
非点灯を制御できるので、ディザや誤差拡散方式といっ
た擬似中間階調表現と併用した際の画質妨害を低減させ
ることができる。

【００５３】ここで、ディザや誤差拡散方式とは、最小
の階調ステップをＯＮ・ＯＦＦさせることによって平均
的な輝度を擬似的に表現するものであり、例えば、最小
の階調ステップを１とした場合に、この最小ステップを
交互にＯＮ・ＯＦＦさせることにより、擬似的に０．５
の階調を表現し、このＯＮ・ＯＦＦの比率を変えること
により、細かな中間階調を表現しようとすることができ
る。この擬似中間階調を適用することにより、実際の表
示階調よりもより多くの階調が擬似的に表現可能となる
が、最小ステップ階調のＯＮ・ＯＦＦパターンが粒状性
のノイズとして目に付く問題が知られている。

【００５４】サブフィールド方式に基づく階調表現で
は、この最小ステップ階調は最下位サブフィールドの発
光量に相当する。また、プラズマディスプレイなどで
は、従来のＣＲＴのようなガンマ特性を持たないため、
低輝度側の表示階調が粗くなる傾向がある。そのため、
擬似中間階調を適用した際には、黒レベルと最下位サブ
フィールドがＯＮする最小ステップ階調の間の階調を擬
似的に表現しようとした際に生ずる粒状性ノイズによる
妨害が目につきやすい。

【００５５】第１及び第２の実施形態では、夫々の最下
位サブフィールドＳＦ３，ＳＦ４が２ライン同一データ
で制御されているため、この粒状性ノイズの粒が大きく
なって画質劣化要因となるが、本実施形態では、最下位
サブフィールドＳＦ４は１ドット毎に制御でき、粒状性
ノイズによる妨害を従来と同等にすることができる。

【００５６】一般の自然画像を対象とした場合、隣接画
素の差分情報の振幅発生分布はラプラス分布になること
が知られている。これはゼロ近傍の小さな振幅の発生頻
度が極めて高く集中しており、振幅の大きな差分情報が
発生する頻度は小さいという特徴を有している。即ち、
上下の隣接する２つの画素に着目した場合には、２つの
差分がゼロ（同じレベル）であるか、わずかな差である
場合が多いことを示している。第１，第２の実施形態で
は、夫々の最下位サブフィールドＳＦ３，ＳＦ４を２ラ
イン同一データで発光制御するため、２つの差分がゼロ
（同じレベル）である場合には、画質が劣化することな
く、画像の表示が可能である。さらに、本実施形態で
は、振幅の小さな最下位サブフィールドＳＦ４をライン
単位に独立制御するため、２つの画素の差分がゼロ（同
じレベル）である場合に加えて、階調の最小ステップ以
内であれば、画質が劣化することなく、画像の表示が可
能となる。

【００５７】このように、本実施形態によれば、最下位
サブフィールドＳＦ４を含めた下位サブフィールドＳＦ
２，ＳＦ３を独立に制御することにより、発生頻度の極
めて高い隣接画素差分が小さな領域における画質劣化を
低減させることができる。

【００５８】また、本実施形態では、発生頻度は低いが
情報量の多いエッジ部の信号は、最上位サブフィールド
を含む上位サブフィールドをライン毎に独立に制御する
ことにより、正しく表現するので、全体としてアドレス
制御期間を短縮したことによる画質劣化をより少なくす
ることができる。これを高階調表現の場合に適用する
と、例えば、２５６階調表現可能な１２８：６４：３
２：１６：８：４：２：１の発光比率を有するＳＦ１〜
ＳＦ８の８つのサブフィールドにおいて、ＳＦ５，ＳＦ
６の２つのサブフィールドを２ライン同一データにより
表示し、残りの最下位サブフィールドを含めた下位サブ
フィールドＳＦ７，ＳＦ８及び最上位サブフィールドを
含む上位サブフィールドＳＦ１，ＳＦ２，ＳＦ３，ＳＦ
４は、従来と同様に、ライン毎にアドレス制御を行なう
構成とすればよい。あるいはＳＦ４，ＳＦ５，ＳＦ６の
アドレス制御期間を短縮化する構成や、ＳＦ５，ＳＦ
６，ＳＦ７のアドレス制御期間を短縮化する構成であっ
てもよい。

【００５９】また、本実施形態の応用例として、必要に
応じてアドレス制御期間を全く短縮化しない高解像度で
あるが低輝度の表示モードと、より多くのサブフィール
ドに対してアドレス制御期間を短縮化させるために解像
度は低いが高輝度な表示モードとを必要に応じて切り換
えるように構成してもよい。例えば、コンピュータなど
のモニタとして使用する際には、アドレス制御期間を全
く短縮化しない高解像度な表示とし、ビデオ信号の表示
の際には、サブフィールドＳＦ１〜ＳＦ８の８つのサブ
フィールドのうち、２つのサブフィールドＳＦ５，ＳＦ
６を２ライン同一データにより表示させて高輝度表示を
行なえるように切り換える構成とする。さらにまた、表
示装置が置かれている周辺の輝度やユーザ設定，映像信
号のレベルに応じて、２つのサブフィールドのアドレス
制御期間を短縮化するモードから３つのサブフィールド
のアドレスの短縮化、４つ，５つと短縮化するサブフィ
ールドを増加させて輝度調整の範囲を拡大する構成とし
てもよい。

【００６０】図８は本発明の第４の実施形態に係わり、
図３に示す従来のフレーム構成と比べて、サブフィール
ドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のう
ち最下位のサブフィールドＳＦ４を除く下位のサブフィ
ールドＳＦ２，ＳＦ３のアドレス制御期間を半分にする
とともに、そのサステイン期間の発光比率を同じにした
フィールド構成を示す図である。

【００６１】２１はサブフィールドＳＦ２の第１の位相
でデータ間引きを行なって短縮化したアドレス制御期
間、２２はサブフィールドＳＦ３の第２の位相でデータ
間引きを行なって短縮化したアドレス制御期間、３２，
３３は互いに同一の発光比率を有するサブフィールドＳ
Ｆ２，ＳＦ３のサステイン期間、３４は増加したサブフ
ィールドＳＦ４のサステイン期間である。その他の構成
は図３に示すものと同じである。

【００６２】本実施形態では、各サブフィールドＳＦ１
〜ＳＦ４の発光比率を１：２：４：・・・のような２の
べき乗の値でなく、サブフィールドＳＦ２とサブフィー
ルドＳＦ３の発光量を等しくなるように構成する。具体
的には、４：２：２：１のような発光重みである。２の
べき乗と異なる発光比率とすることにより、同一サブフ
ィールド数で表現可能な階調数は減ることになるが、サ
ブフィールド方式固有の問題である擬似輪郭妨害を低減
させる手法として用いることができる。

【００６３】本実施形態では、発光重みの等しい２つの
サブフィールドＳＦ２，ＳＦ３に対してアドレス制御期
間２１，２２を圧縮するが、これらサブフィールドＳＦ
２，ＳＦ３では、異なる位相でデータを間引くように構
成している。サブフィールドＳＦ２のアドレス制御期間
２１では、図５に示すように、Ｙ１サステイン電極とＹ
２サステイン電極とに等しいスキャンパルスを与えて第
１ラインと第２ラインとを等しいデータでアドレスし、
Ｙ３サステイン電極とＹ４サステイン電極とに同時にス
キャンパルスを与えて第３ラインと第４ラインとを等し
いデータでアドレスするが、サブフィールドＳＦ３のア
ドレス制御期間２２では、図９に示すように、Ｙ２サス
テイン電極とＹ３サステイン電極とに等しいスキャンパ
ルスを与えて第２ラインと第３ラインとを等しいデータ
でアドレスし、Ｙ４サステイン電極とＹ５サステイン電
極とに同時にスキャンパルスを与えて第４ラインと第５
ラインとを等しいデータでアドレスするように構成す
る。このように構成することにより、例えば、Ｙ２サス
テイン電極のデータに関してＹ１サステイン電極と同一
データでアドレス処理するか、Ｙ３サステイン電極と同
一データでアドレス処理するかの選択範囲が広がり、最
適な処理を選択することにより、アドレス制御期間の短
縮に伴う画質劣化を低減させることができる。

【００６４】また、本実施形態によれば、他の実施形態
のような常に同一ペアの２ラインが同一データで処理さ
れる方式では、２ラインのデータが類似な値となりやす
く、ラインペアリングと呼ばれる妨害が生じてしまう可
能性があるが、同一データで処理するラインペアが２通
りあることにより、ラインペアリングを目立ちにくくす
る効果がある。

【００６５】このように、本実施形態によれば、従来の
擬似輪郭妨害低減の効果を保持したままアドレス制御期
間を圧縮することができ、高輝度あるいは階調特性の優
れた表示装置を実現することができる。また、アドレス
制御期間を圧縮することによって生じる時間を用いてサ
ブフィールド数を増加させ、擬似輪郭妨害を低減させる
こともできる。

【００６６】なお、このようなラインペアリングを低減
するために、第２，第３の実施形態における発光重みの
異なるサブフィールドの場合でも、間引くラインの位相
を互いに変えるように構成してもよい。また、フィール
ド単位で間引くラインの位相を変化させるものであって
もよい。例えば、奇数フィールドと偶数フィールドとで
ペアとなるラインを変化させる構成とすればよい。

【００６７】次に、上記の各実施形態に係わるサブフィ
ールド構成を適用した表示装置の構成を図１０を用いて
説明する。

【００６８】同図において、１０１，１０２，１０３は
夫々Ｒ，Ｇ，Ｂのアナログ映像信号をディジタル信号に
変換するＡ／Ｄ変換回路、２はＡ／Ｄ変換された２進の
ディジタル信号をサブフィールドの発光・非発光を表わ
すサブフィールドデータに変換するサブフィールド変換
回路、２００はサブフィールド変換回路２内に設けられ
ており、アドレス制御期間の圧縮を行なうサブフィール
ドに対応する制御ビットの平滑化処理を行なう制御ビッ
ト平滑化回路、３は画素単位で表わされるサブフィール
ドデータをサブフィールド単位の面順次の形に変換する
サブフィールド順次変換回路、３０１はサブフィールド
順次変換回路３内に設けられたビット単位での面順次を
実現するためのフレームメモリ、４はサブフィールド単
位の面順次形式に変換された信号を駆動に必要なパルス
を追加挿入して表示デバイスを駆動するための電圧（あ
るいは電流）に変換する駆動回路、５はサブフィールド
方式で階調表現が行なわれる表示パネル、６は入力映像
信号のタイミング情報であるドットクロックＣＫ，水平
同期信号Ｈ，垂直同期信号Ｖなどから各ブロックに必要
な制御信号を生成する制御回路である。

【００６９】ここで、入力されたＲ，Ｇ，Ｂの各信号
は、Ａ／Ｄ変換回路１０１，１０２，１０３により、デ
ィジタル信号に変換される。このディジタル信号は一般
の２進数表記に基づくものであり、各ビットが２のべき
乗の重みを有している。具体的には、ｂ０，ｂ１，・・
・・ｂ６，ｂ７の８ビットの信号に量子化する際には、
最下位ビットｂ０が１の重みを有し、ｂ１が２、ｂ２が
４、ｂ３が８、・・・ｂ７が１２８の重みを有してい
る。これらのディジタル信号は、サブフィールド変換回
路２により、サブフィールドの発光・非発光を示すサブ
フィールドデータに変換される。このサブフィールドデ
ータは表示を行なうサブフィールドの数に対応したビッ
ト数の情報からなり、８サブフィールドにより表示を行
なう際には、Ｓ０，Ｓ１，・・・・Ｓ７の８ビットの信
号で構成される。さらに、ビットＳ０は先頭のサブフィ
ールドＳＦ１の発光期間にその画素が発光するか否かを
示しており、同様に、Ｓ１，Ｓ２，・・・の順でサブフ
ィールドＳＦ２，ＳＦ３の発光・非発光に対応してい
る。

【００７０】さらに、制御ビット平滑化回路２００で
は、アドレス制御期間の圧縮を行なうサブフィールドに
対応する制御ビットの平滑化処理を行なう。これは、２
ライン同時に同一の制御ビットでアドレスを行なうた
め、ペアとなる１ライン上のサブフィールドデータある
いは１ライン下のサブフィールドデータとで該当する制
御ビットが同じデータとなるよう変換する処理である。
なお、このサブフィールド制御ビット平滑化処理の説明
は後述する。

【００７１】次に、このサブフィールドデータはサブフ
ィールド順次変換回路３に供給され、このサブフィール
ド順次変換回路３内に設けられたフレームメモリ３０１
に画素単位で書き込まれる。フレームメモリ３０１から
の読み出しは、サブフィールド単位で面順次に読み出し
が行なわれる。即ち、サブフィールドＳＦ１での発光の
有無を示すビットＳ０が１フィールド分読み出された
後、サブフィールドＳＦ２の発光の有無を示すビットＳ
１が読み出され、以下順に、Ｓ２，Ｓ３，・・・・Ｓ７
の順で読み出され、アドレスデータとして出力されるこ
とにより、各サブフィールドが構成される。この際、ア
ドレス制御期間の圧縮を行なうサブフィールドでは、２
ラインに１ラインが間引かれて半分のライン数のデータ
がアドレスデータとして読み出される。この後、駆動回
路４で表示素子を駆動するのに必要な信号変換やパルス
の挿入などが行なわれ、マトリックスディスプレイパネ
ル５が駆動される。

【００７２】なお、アドレス制御期間のアドレスデータ
と同時に出力されるスキャンパルスは、通常のライン単
位でアドレス処理を行なうサブフィールドでは、図２に
示したタイミングであり、２ライン同時にアドレス処理
してアドレス制御期間を圧縮したサブフィールドでは、
図５あるいは図９に示したタイミングで出力される。

【００７３】上記のように構成することにより、所定の
サブフィールドのアドレス制御期間を短縮化させること
ができ、従来に比べて高輝度あるいは高画質の表示装置
を実現することができる。

【００７４】なお、フレームメモリ３０１では、全ての
データが書き込まれ、読み出しの段階でアドレス制御期
間の圧縮を行なう際に２ラインに１ラインが間引かれる
構成としたが、書込みの段階で間引く構成であってもよ
い。これにより、メモリ容量を低減でき、同一容量のメ
モリであっても、より高解像度あるいは多階調の表示が
できる。

【００７５】また、サブフィールド数を増加させる、あ
るいは２のべき乗と異なる発光重みを割り当てて擬似輪
郭妨害低減の処理を行なう場合には、サブフィールド変
換回路２において、入力映像信号レベルからサブフィー
ルド発光パターンへの変換が行なわれる。例えば、８ビ
ットで入力される映像信号を１０サブフィールドで表示
を行なう場合には、８ビットの入力信号から１０ビット
のサブフィールドデータへの変換が組み合わせ論理回路
あるいはルックアップテーブルなどにより行なわれる。

【００７６】次に、制御ビット平滑化回路２００の構成
について図１１を用いて説明する。同図において、２０
１はサブフィールドデータを１ライン遅延させるための
ラインメモリ、２０２は２つの入力Ｐ１，Ｐ２に対して
制御信号ＣＢで指定されたビットデータが等しくなるよ
うに変換して出力Ｏ１，Ｏ２として出力する処理回路、
２０３は処理回路２０２の出力Ｏ１を１ライン遅延させ
るためのラインメモリ、２０４はライン単位で２つの入
力ａ，ｂを切り換えて出力する切換回路である。

【００７７】ここで、各サブフィールドの発光・非発光
をビットデータに対応させたサブフィールドデータＳ
は、ラインメモリ２０１と、入力Ｐ１として処理回路２
０２とに供給される。ラインメモリ２０１で１ライン遅
延したサブフィールドデータＳは、入力Ｐ２として処理
回路２０２に供給される。処理回路２０２では、入力Ｐ
１としてのサブフィールドデータと入力Ｐ２としての１
ライン遅延したサブフィールドデータとにより、現在の
ラインと１ライン前との上下に隣接する２つの画素のサ
ブフィールドデータに対して所定のビットデータが等し
くなるように変換が行なわれる。このような変換処理を
施されたサブフィールドデータは、出力Ｏ１，Ｏ２とし
て、処理回路２０２から出力される。処理回路２０２の
出力Ｏ１，Ｏ２は画面上で垂直に隣接する画素のサブフ
ィールドデータであるため、出力Ｏ１をラインメモリ２
０３で１ライン遅延させ、切換回路２０４をライン毎に
切り換えて２ラインの信号を順次化することにより、所
定のビットデータが２ライン同一値をとるサブフィール
ドデータＤに変換することができる。

【００７８】なお、この処理回路２０２で等しいビット
データとなるように処理するビットの位置は制御信号Ｃ
Ｂによって決定されており、どのサブフィールドのアド
レス制御期間を短縮化するかが設定できるようになって
いる。また、アドレス制御期間の短縮化を全く行なわな
い場合の設定も、この制御信号ＣＢにより行なわれ、こ
の際には、処理回路２０２は入力Ｐ１をそのまま出力Ｏ
１として出力し、入力Ｐ２をそのまま出力Ｏ２として出
力する。

【００７９】処理回路２０２の最も簡単な構成は、入力
Ｐ１の所定のビットデータをそのまま、入力Ｐ２の同一
位置のビットデータとして、出力するものである。これ
により、両者のビットデータを等しくすることができ
る。あるいは入力Ｐ２のビットデータを、入力Ｐ１の同
一位置のビットデータとして、出力してもよく、入力信
号との誤差が少なくなるようにいずれかの方法を選択す
るものであってもよい。これ以外の構成であっても、制
御信号ＣＢで指定されたビットデータが出力Ｏ１，Ｏ２
で等しくなり、かつ変換に伴う入力信号との差が小さく
なるように考慮されたものであればよい。この際に、必
要に応じて制御信号ＣＢで指定されたビット以外の信号
を変換に伴う入力信号との差が小さくなるように変更す
る構成であってもよい。

【００８０】なお、上記の各実施形態では、特定のサブ
フィールドのアドレス制御期間を短縮するため、図５あ
るいは図９に示したように、スキャンパルスを２ライン
同時に印加して同時に２ラインのアドレス処理を行なっ
たが、このような処理を施すことにより、アドレス制御
期間の短縮は可能となるが、アドレス処理時に同時に２
ラインで放電が発生するため、アドレス放電電流のピー
ク値が増加してしまう問題がある。

【００８１】このような問題を避けるために、図１２に
示すように、Ｙ１サステイン電極及びＹ２サステイン電
極、あるいはＹ３サステイン電極及びＹ４サステイン電
極のペアとなる２つのラインに時間的にずれたパルスを
印加する構成としてもよい。このように構成することに
より、放電のピーク電流の増加を抑えることができ、ド
ライバ回路の小面積化や小型化など経済的効果がある。
この際には、通常のアドレスタイミングに比較して、期
間ＴＤだけ長い時間のアドレス処理周期として構成すれ
ばよい。あるいは、Ｙ２サステイン電極及びＹ４サステ
イン電極の後半のラインのアドレス放電は、Ｙ１サステ
イン電極及びＹ３サステイン電極の隣接画素放電に伴う
プライミング効果により、放電発生のタイミングが早ま
る効果が期待されるため、通常のアドレス処理周期のま
ま、後半ラインのスキャンパルス幅が狭くなるように構
成してもよい。このように構成することにより、従来並
みの放電ピーク電流でアドレス制御期間の短縮化を実現
できる。図１２では、Ｙ１サステイン電極とＹ２サステ
イン電極、及びＹ３サステイン電極とＹ４サステイン電
極を２ラインづつペアにした場合を示しているが、２ラ
インに限らず、３ラインあるいは４ライン同時の処理と
してもよく、この際にも、アドレス放電が重複して発生
しないように、スキャンパルスのタイミングをずらして
与える構成とすればよい。また、Ｙ２サステイン電極と
Ｙ３サステイン電極、及びＹ４サステイン電極とＹ５サ
ステイン電極のようにペアとなるラインがずれた場合で
も同様であり、後半のラインのスキャンパルスが遅れて
印加されるように構成すればよい。

【００８２】次に、本発明の表示装置において、アドレ
ス制御期間を全く短縮化しない高解像度であるが低輝度
の表示モードと、より多くのサブフィールドに対してア
ドレス制御期間を短縮化させる解像度は低いが高輝度な
表示モードとの関係を図１３を用いて説明する。

【００８３】同図において、縦軸は時間軸を示し、１フ
ィールド期間内をどのような処理を割り当てるかの時間
配分を表わし、横軸は最高輝度の設定値を示し、この最
高輝度の設定範囲によってサブフィールドＳＦ１〜ＳＦ
４の時間配分がＡ，Ｂ，Ｃ，Ｄの４つのモードで切り換
わる様子を示す。

【００８４】ここで、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４
は夫々のサブフィールドＳＦ１〜ＳＦ４のアドレス制御
期間を表わし、斜線で示した領域はサステイン期間内の
総サステインパルス数を表わしている。

【００８５】同図に示すように、最高輝度の設定が低い
Ａ領域では、全てのサブフィールドをアドレス制御期間
の短縮化をせずに表示を行なう。設定輝度がやや高いＢ
領域では、サブフィールドＳＦ４のアドレス制御期間を
短縮化し、これによる空き時間をサステイン期間に割り
当てて高輝度を実現している。最高輝度の設定を増加さ
せたＣ領域及びＤ領域の場合には、最下位サブフィール
ドＳＦ４に加えて、サブフィールドＳＦ３，サブフィー
ルドＳＦ２のアドレス制御期間を順次１／２に短縮化
し、設定輝度を実現するためのサステイン期間を得る構
成となっている。

【００８６】なお、この例では、アドレス制御期間を１
／２に短縮化する場合を示しているが、これを１／３あ
るいは１／４に短縮化するものであってもよい。また、
一旦１／２に短縮化した後、さらにサステイン期間を伸
ばして輝度向上を図るため、１／３あるいは１／４と設
定を変化するものであってもよい。

【００８７】本発明によれば、従来の表示装置では、ア
ドレス制御期間の短縮化を全く行なわないため、図１３
に示すＡ領域に該当する場合しか使用することができな
かったが、必要に応じて表示解像度情報を領域Ｂ，領域
Ｃ，領域Ｄのように制限することより、高輝度の設定が
可能となる。

【００８８】また、本発明では、使用目的などに応じて
より広範囲な輝度設定が可能となり、表示装置が置かれ
ている周辺の輝度やユーザ設定，映像信号のレベルに応
じて設定することができ、高画質で高輝度の表示装置を
実現することができる。そのため、それほど高輝度を必
要としないが高解像度が要求されるコンピュータ等のモ
ニタや、それほど解像度は要求されないが高輝度でメリ
ハリのある表示が望まれる映画やビデオ表示に応じて、
画像内容や使用者の目的に適した画質を自在に実現する
ことができる。

【００８９】なお、上記の各実施形態では、全てアドレ
ス−サステイン分離方式に関するものであったが、アド
レスとサステインの時間がフィールド内で重なり合う多
重駆動方式であっても、アドレス制御期間が短縮化され
ることにより、同様の効果が得られる。

【００９０】また、インターレース（飛び越し走査）形
式の入力信号（インターレース信号）に対して、フィー
ルド毎に異なる位置のラインを発光ラインとすることに
より、インターレース表示をする特開平９−１６０５２
５号公報に記載のプラズマ表示装置にも、本発明式を適
用することができる。

【００９１】図１４はインターレース表示を行なうプラ
ズマディスプレイの放電セルと電極の配置を模式的に示
す図であって、同図（ａ）は奇数フィールドの表示の場
合を、同図（ｂ）は偶数フィールドの表示の場合を夫々
示しており、５１０１〜５１０４はＸサステイン電極、
５２０１〜５２０４はＹサステイン電極、５３００，５
３０１はアドレス電極である。ここで、アドレス電極５
３００，５３０１は背面板上に、Ｘサステイン電極５１
０１〜５１０４及びＹサステイン電極５２０１〜５２０
４は前面板上に夫々形成されている。

【００９２】インターレース表示を実現するために、奇
数フィールドの表示の際には、図１４（ａ）に示すよう
に、Ｙサステイン電極５２０１−Ｘサステイン電極５１
０１間，Ｙサステイン電極５２０２−Ｘサステイン電極
５１０２間，Ｙサステイン電極５２０３−Ｘサステイン
電極５１０３間夫々に放電発光による画素が形成され
る。また、偶数フィールドの表示の際には、図１４
（ｂ）に示すように、Ｘサステイン電極５１０１−Ｙサ
ステイン電極５２０２間，Ｘサステイン電極５１０２−
Ｙサステイン電極５２０３間，Ｘサステイン電極５１０
３−Ｙサステイン電極５２０４間夫々に放電発光による
画素が形成される。このように、インターレース信号の
奇数，偶数のフィールドで発光画素の位置をずらすこと
により、インターレース表示を実現している。

【００９３】この奇数，偶数フィールドでの発光画素の
位置制御は、Ｘサステイン電極とＹサステイン電極とに
印加するサステインパルスの位相によって行なわれるも
のであって、該当するサブフィールドでの画素の発光・
非発光は、アドレス電極５３００，５３０１とＹサステ
イン電極５２０１，５２０２，５２０３，５２０４との
間のアドレス放電によって制御されている。即ち、奇数
フィールドと偶数フィールドとのいずれの場合も、画素
５４１０の発光・非発光の制御はＹサステイン電極５２
０１とアドレス電極５３００との間のアドレス放電によ
って決定され、その後のサステインパルスの印加条件に
よって図１４（ａ）に示す位置で画素５４１０が形成さ
れるか、図１４（ｂ）に示す位置で画素５４１０が形成
されるかする。従って、アドレス制御期間での動作は、
偶数，奇数フィールドともに、図２に示した従来のプラ
ズマディスプレイと同様に、Ｙサステイン電極に順次ス
キャンパルスが印加され、画素の発光・非発光に応じて
アドレス電極Ａ０，Ａ１を制御する動作は全く同様であ
る。

【００９４】従って、特開平９−１６０５２５号公報に
記載されるようなインターレース表示のプラズマディス
プレイであっても、順次走査のプラズマディスプレイと
同様に、本発明を適用することができる。

【００９５】上記のように、複数ラインを同一データで
同時にアドレスすることにより、アドレス制御期間を短
縮化することも、従来のプラズマディスプレイと同様
に、インターレース表示に適用可能であり、この際に
は、インターレース信号のフィールド内で隣接する複数
ラインでの下位サブフィールドのデータを共通化するこ
とになる。ところで、１フレームに合成された映像信号
では、同じフィールドでの隣接ライン間での垂直方向の
距離が離れ、これらライン間の画像の相関性は低くな
る。このため、従来の順次走査のプラズマディスプレイ
と比較して、アドレス処理のデータを同一とするライン
数は２ライン程度に少なくし、また、アドレス処理を同
一データとするサブフィールドを発光重みが小さいもの
に制限することが必要となり、これにより、画質劣化を
目立ちにくくすることができる。

【００９６】ところで、画面上の上下に隣接する画素の
下位ｎビットのデータを無条件に同一にすると、これら
画素のデータが大きく異なるようになり、大幅な画質劣
化を生じる場合があり、何らかの処理が必要である。例
えば、上下に隣接する２つの画素のうちの上側の画素が
レベル１６、下側の画素データがレベル１５である場
合、２のべき乗の発光重みによるサブフィールド表現で
は、レベル１６は［１，０，０，０，０］（左側が最上
位ビット（最上位サブフィールドに対するもの）、右側
が最下位ビット（最下位サブフィールドに対するもの）
であり、“１”は発光サブフィールド、“０”は消灯サ
ブフィールドを夫々表わす）で表わされ、レベル１５は
［０，１，１，１，１］で表わされる。この際、下位４
ビットに相当するサブフィールドを飛び越し走査の要領
に従って２ラインに１ラインの割合で間引いて同一デー
タとする場合を想定する。この場合、上側の画素のレベ
ル１６［１，０，０，０，０］の下位４ビット［０，
０，０，０］で、下側の画素のレベル１５［０，１，
１，１，１］の下位４ビット［１，１，１，１］を置き
換えるものとすると、下側の画素のレベルは０［０，
０，０，０］となる。即ち、かかる処理により、上側の
画素のレベルはそのまま１６「１，０，０，０，０」で
あるが、下側の画素は、そのレベルが１５「０，１，
１，１，１」から０「０，０，０，０，０」に大きく変
化してしまう。また、その逆に、レベル１６の上側の画
素の下位４ビット「０，０，０，０」を下側の画素のレ
ベル１５［０，１，１，１，１］の下位４ビット［１，
１，１，１］と書き替えると、この上側の画素のレベル
は３１[１，１，１，１，１]となり、下側の画素のレベ
ルがそのまま１５「０，１，１，１，１」であるのに対
し、これら画素間のレベル差が大きくなる。

【００９７】そこで、かかる問題を解消できるようにし
た図１１における処理回路２０２の動作及び構成の一具
体例について、図１５及び図１６を用いて説明する。

【００９８】図１５は処理回路２０２に入力される画面
上で上下に隣接する２つの画素Ｐ１，Ｐ２（以下では、
入力画素Ｐ１，Ｐ２という）の振幅と処理出力Ｏ１，Ｏ
２（以下では、出力画素Ｏ１，Ｏ２という）の振幅とを
模式的に示す図である。

【００９９】同図において、上記の入力画素データとの
変換による誤差が最も少なく、かつ所望の下位ｎビット
（但し、ｎは１以上の整数であって、上記のように、こ
の下位ｎビットに最下位ビットが含まれるとは限らな
い）を隣接する画素間で共通にするために、画面上で上
下に隣接する画素Ｐ１，Ｐ２のデータの平均値ｆ０と、
これら入力画素Ｐ１，Ｐ２のデータの差分値ｆ１とを次
の式（１），（２）で算出する。 ｆ０＝（Ｐ１＋Ｐ２）／２ ……（１） ｆ１＝（Ｐ１−Ｐ２）／２ ……（２） この演算は、入力画素Ｐ１，Ｐ２を直交変換（２行×２
列のアダマール変換）するものである。

【０１００】次に、差分値ｆ１を、その下位ｎビットが
“０”となるように、変換（量子化）し、量子化差分値
ｆ１’とする。この量子化差分値ｆ１’を用いて、出力
画素Ｏ１，Ｏ２を次の式（３），（４）で算出する。 Ｏ１＝ｆ０＋ｆ１’ ……（３) Ｏ２＝ｆ０−ｆ１’ ……（４） この演算は、上記式（１），（２）による直交変換の逆
変換である。

【０１０１】ここで、量子化差分値ｆ１’の下位ｎビッ
トは“０”であるため、差分値ｆ０をこれと加算あるい
は減算して得られる出力画素Ｏ１，Ｏ２の下位ｎビット
は、差分値ｆ０の下位ｎビットと等しいデータとなって
いる。即ち、出力画素Ｏ１と出力画素Ｏ２との下位ｎビ
ットを等しいデータとすることができる。厳密には、か
かる加算，減算によって下位ｎビットのデータからキャ
リーやボローがない状態では、差分値ｆ０と量子化差分
値ｆ０’との加算と減算とは等しい算出結果（２を法と
する演算）となるため、上記式（３），（４）で得られ
る出力画素Ｏ１，Ｏ２で下位ｎ＋１ビットのデータも等
しくすることができる。

【０１０２】この際の出力画素Ｏ１，Ｏ２の平均値（Ｏ
１＋Ｏ２）／２は常に入力画素Ｐ１，Ｐ２の平均値ｆ０
と等しくなり、常に隣接する２ラインの平均信号レベル
を同一に保つことができる。また、下位ｎビットを共通
にすることによって生じる変換誤差は、出力画素Ｏ１，
Ｏ２ともに等しく、｜ｆ１−ｆ１'｜づつ分散される。
このため、特定の画素に変換誤差が集中せず、入力画像
と変換後の画像との２乗平均誤差を最小にすることがで
きる。なお、ｆ１＝ｆ１’の場合（即ち、差分値ｆ１の
量子化対象とする下位ｎビットが全て“０”）には、変
換誤差がなく、Ｐ１＝Ｏ１，Ｐ２＝Ｏ２となることは明
らかであり、差分値ｆ１から量子化差分値ｆ１’への量
子化回路２０７による量子化特性により、下位何ビット
を共通化するかが決定される。

【０１０３】図１６は処理回路２０２の一具体例を示す
ブロック図であって、２０５，２０８は加算回路、２０
６，２０９は減算回路、２０７は外部からの制御信号Ｃ
Ｂによって特性の変化する量子化回路である。なお、こ
の図１６では、画面の垂直方向に隣接する２つの画素の
処理について説明する。従って、Ｐ１，Ｐ２は入力画
素、Ｏ１，Ｏ２は出力画素である。

【０１０４】同図において、処理回路２０２に入力され
た画面上垂直方向に隣接した入力画素Ｐ１，Ｐ２は、加
算回路２０５と減算回路２０６とに供給される。加算回
路２０５では、上記式（１）による入力画素Ｐ１，Ｐ２
の加算処理が行なわれ、平均値ｆ０が算出される。ま
た、減算回路２０６では、上記式（２）による入力画素
Ｐ１，Ｐ２の減算処理が行なわれ、差分値ｆ１が算出さ
れる。この差分値ｆ１は量子化回路２０７に供給され、
量子化差分値ｆ１’に変換される。量子化回路２０７で
は、制御信号ＣＢによって指定される下位ｎビットが
“０”となるように、差分値ｆ１が量子化処理される。
このようにして得られた所望の下位ｎビットが“０”の
量子化差分値ｆ１’は、一方では、加算回路２０５で生
成された平均値ｆ０と加算回路２０８で加算されて、上
記式（３）で表わされる変換出力Ｏ１、即ち、出力画素
Ｏ１として出力され、また、他方では、減算回路２０９
で加算回路２０５で生成された平均値ｆ０から減算され
て、上記式（４）で表わされる変換出力Ｏ２、出力画素
Ｏ２として出力される。

【０１０５】一例として、画面上の上下に隣接する２つ
の画素が上記のレベル、即ち、上側の入力画素Ｐ１がレ
ベル１６「１，０，０，０，０」であり、下側の入力画
素Ｐ２のレベルが１５「０，１，１，１，１」である場
合について説明する。

【０１０６】上記式（１），（２）により、 ｆ０＝（「１，０，０，０，０」＋「０，１，１，１，
１」）／２＝「０，１，１，１，１」 ｆ１＝（「１，０，０，０，０」−「０，１，１，１，
１」）／２＝「０，０，０，０，０」 であり、差分値ｆ１を、その下位４ビットを“０”とす
る量子化によって得られる量子化差分値ｆ１’は「０，
０，０，０，０」となる。従って、得られる出力画素Ｏ
１，Ｏ２は、上記式（３），（４）により、 Ｏ１＝「０，１，１，１，１」＋「０，０，０，０，
０」 Ｏ２＝「０，１，１，１，１」−「０，０，０，０，
０」 となり、いずれもレベル１５「０，１，１，１，１」と
なって、下位４ビットが等しいものとなる。従って、上
記の入力画素Ｐ１の下位４ビットを入力画素Ｐ２の下位
４ビットと置き換えて夫々出力画素Ｏ１，Ｏ２とする場
合に比べ、また、上記の入力画素Ｐ２の下位４ビットを
入力画素Ｐ１の下位４ビットと置き換えて夫々出力画素
Ｏ１，Ｏ２とする場合に比べ、出力画素Ｏ１，Ｏ２のレ
ベルは入力画素Ｐ１，Ｐ２に近いものとなって画質の劣
化がなくなり、また、これら出力画素Ｏ１，Ｏ２の下位
４ビットが互いに等しいものとなって、アドレス制御期
間の短縮化が可能となる。

【０１０７】以上のような構成により、画質劣化を最小
に留め、しかも、垂直方向に隣接する２ラインの下位ｎ
ビットのデータを共通化することができる。

【０１０８】なお、上記式（１），（２）での１／２の
演算処理は、最下位ビットを切り捨てることによって実
現可能であるため、明確に図示していないが、加算回路
２０５及び減算回路２０６の出力を１／２とする形態と
すればよい。また、かかる演算過程での丸め誤差などを
低減するために、加算回路２０８及び減算回路２０９の
出力部で１／２とする形態であってもよい。さらに、量
子化回路２０７の量子化特性は制御信号ＣＢによって制
御されており、外部からのＣＢの設定により、下位何ビ
ットを共通化するか制御することが可能である。

【０１０９】ところで、ここで示した画面上垂直方向に
隣接した２つの画素の平均信号レベル（平均値）ｆ０は
画像の垂直方向の低周波成分であり、また、それらの差
分値ｆ１は垂直方向の高周波成分であると考えることが
できる。そして、量子化回路２０７により、下位ｎビッ
トに相当するサブフィールドに対しては、垂直方向の高
周波成分ｆ１が“０”となり、低周波成分ｆ０のみで構
成されることになる。これにより、下位ｎ個のサブフィ
ールドでは、垂直解像度がこの平均信号レベルｆ０のみ
の低周波成分に制限され、アドレス制御期間のデータ数
を間引いて（同一データで同時にアドレス処理されて）
表示することができる。

【０１１０】以上のように、入力信号を複数の垂直周波
数成分に分割し、量子化手段により加減算するビットを
選択して再合成することにより、所望のビットに相当す
る特定のサブフィールドの解像度情報を制限することが
でき、これにより、アドレス制御期間を短縮化するとい
う点も本発明の特徴である。

【０１１１】以上は垂直方向に隣接する２ラインに対す
る処理であったが、さらに、複数のラインについて、そ
れらの下位ｎサブフィールドに相当するデータを共通化
することができる。以下に４ラインに拡張した場合につ
いて説明する。

【０１１２】図１７は画面上垂直方向に順に隣接する４
つの画素Ｐ１〜Ｐ４の下位ｎビットを同時にアドレス処
理する場合のビット平滑回路２００の一具体例を示すブ
ロック図であって、２０１ａは１ライン分の遅延量をも
つ１ラインメモリ、２０１ｂは２ライン分の遅延量をも
つ２ラインメモリ、２０１ｃは３ライン分の遅延量をも
つ３ラインメモリ、２０３ａは３ライン分の遅延量をも
つ３ラインメモリ、２０３ｂは２ライン分の遅延量をも
つ２ラインメモリ、２０３ｃは１ライン分の遅延量をも
つ１ラインメモリであり、図１１に対応する部分には同
一符号を付けている。

【０１１３】同図において、各サブフィールドの発光・
非発光をビットデータに対応させたサブフィールドデー
タＳは、直接、また、１ラインメモリ２０１ａで１ライ
ン期間遅延されて、また、２ラインメモリ２０１ｂで２
ライン期間遅延され、また、３ラインメモリ２０１ｃで
３ライン期間遅延されて、夫々処理回路２０２に供給さ
れる。従って、画面上垂直方向に順に隣接する入力画素
Ｐ１，Ｐ２，Ｐ３，Ｐ４は、同時に処理回路２０２に供
給される。処理回路２０２では、これら入力画素Ｐ１〜
Ｐ４が変換処理され、これら入力画素Ｐ１〜Ｐ４に対し
て画面上垂直方向に順に隣接し、かつ互いに所望の下位
ｎビットのデータが等しい出力画素Ｏ１，Ｏ２，Ｏ３，
Ｏ４の信号が生成される。出力Ｏ１の信号は３ラインメ
モリ２０３ａで３ライン期間分遅延されて入力ａとし
て、出力Ｏ２の信号は２ラインメモリ２０３ｂで２ライ
ン期間分遅延されて入力ｂとして、出力Ｏ３の信号は１
ラインメモリ２０３ｃで１ライン期間分遅延されて入力
ｃとして、出力Ｏ４の信号は入力ｄとして直接、夫々切
換回路２０４に供給される。切換回路２０４はライン毎
に所定の順序でこれら入力ａ〜ｄを選択切り換えて順次
化し、これにより、常に垂直方向に順に隣接した４つの
画素で所望の下位ｎビットのデータが同一をなるサブフ
ィールドデータＤが得られる。

【０１１４】なお、この処理回路２０２で等しいビット
データとなるように処理するビットの位置は制御信号Ｃ
Ｂによって決定されており、どのサブフィールドのアド
レス制御期間を短縮化するかが設定できるようになって
いる。また、アドレス制御期間の短縮化を全く行なわな
い場合の設定も、この制御信号ＣＢにより行なわれ、こ
の際には、処理回路２０２は入力画素Ｐ１〜Ｐ４を夫々
そのまま出力画素Ｏ１〜Ｏ４として出力する。

【０１１５】図１８（ａ）は図１７での処理回路２０２
の一具体例を示すブロック図であって、２１０は同一フ
ィールド内の画面上垂直方向に順に隣接する入力画素Ｐ
１，Ｐ２，Ｐ３，Ｐ４を４つの周波数成分ｆ０，ｆ１，
ｆ２，ｆ３に変換する４次のアダマール変換回路、２１
１はｆ０，ｆ１’，ｆ２’，ｆ３’の４つの周波数成分
から出力画素Ｏ１，Ｏ２，Ｏ３，Ｏ４に逆変換を行なう
４次のアダマール逆変換回路、２０７は周波数成分ｆ１
を量子化して量子化周波数成分ｆ１’に変換する量子化
回路、２１２は周波数成分ｆ２を量子化して量子化周波
数成分ｆ２’に変換する量子化回路、２１３は周波数成
分ｆ３を量子化して量子化周波数成分ｆ３’に変換する
量子化回路である。また、図１８（ｂ）は量子化回路２
０７，２１２，２１３の量子化処理を示すものであり、
斜線でハッチングした部分は量子化処理によって変換さ
れないビットを示すものである。なお、この具体例で
は、入力信号を周波数分割するために、直交行列の１種
である４次のアダマール行列Ｈ₄、即ち、

【数１】 による直交変換を用いるものであるが、他の直交変換方
法を用いてもよい。

【０１１６】同図において、画面上垂直方向に順に隣接
した入力画素Ｐ１，Ｐ２，Ｐ３，Ｐ４はアダマール変換
回路２１０に供給され、上記のアダマール行列を用いた
直交変換により、

【数２】 即ち、 ｆ０＝Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４ ｆ１＝Ｐ１＋Ｐ２−Ｐ３−Ｐ４ ｆ２＝Ｐ１−Ｐ２−Ｐ３＋Ｐ４ ｆ３＝Ｐ１−Ｐ２＋Ｐ３−Ｐ４ の４個の周波数成分ｆ０，ｆ１，ｆ２，ｆ３に分解され
る。ここで、周波数成分ｆ０は４つの入力画素Ｐ１〜Ｐ
４の平均レベル（直流成分）である。また、周波数成分
ｆ１，ｆ２，ｆ３は夫々、４つの入力画素Ｐ１〜Ｐ４に
よる周波数が異なる高周波数成分であって、画面の垂直
方向の周波数成分であり、「＋」から「−」や「−」か
ら「＋」への符号反転回数が多いほど周波数が高い。

【０１１７】これら周波数成分ｆ０〜ｆ３のうちの周波
数成分ｆ１，ｆ２，ｆ３は夫々量子化回路２０７，２１
２，２１３に供給され、制御信号ＣＢによって定められ
た量子化特性により、量子化される。図１８（ｂ）に示
す例では、量子化回路２０７は周波数成分ｆ１を量子化
して、その下位２ビットが“０”となる量子化周波数成
分ｆ１’を生成し、量子化回路２１２，２１３は夫々、
周波数成分ｆ２，ｆ３を量子化して、それらの下位４ビ
ットが“０”となる量子化周波数成分ｆ２’，ｆ３’を
生成する。勿論、周波数成分ｆ０は量子化されていな
い。

【０１１８】アダマール逆変換回路２１１では、上記数
１の直交行列の逆行列Ｈ₄ ^-1、即ち、

【数３】 を用いて（なお、この逆行列Ｈ₄ ^-1は直交行列Ｈと等し
い）これらの周波数成分ｆ０及び量子化されたｆ１’、
ｆ２’、ｆ３’がアダマール逆変換され、出力画素を生
成し出力する。

【０１１９】即ち、周波数成分ｆ０と量子化周波数成分
ｆ１’〜ｆ４’とはアダマール逆変換回路２１１に供給
され、数３に示す逆行列Ｈ₄ ^-1を用いたアダマール逆変
換により、

【数４】 即ち、 Ｏ１＝（ｆ０＋ｆ１’）＋（ｆ２’＋ｆ３’）……（５） Ｏ２＝（ｆ０＋ｆ１’）−（ｆ２’＋ｆ３’）……（６） Ｏ３＝（ｆ０−ｆ１’）−（ｆ２’−ｆ３’）……（７） Ｏ４＝（ｆ０−ｆ１’）＋（ｆ２’−ｆ３’）……（８） の４つの出力画素Ｏ１〜Ｏ４が生成出力される。

【０１２０】この具体例では、周波数成分ｆ２に対する
量子化回路２１２と周波数成分ｆ３に対する量子化回路
２１３との量子化特性が等しく設定されており、これら
から出力される量子化周波数成分ｆ２’，ｆ３’は、と
もに、下位４ビットが“０”となるように変換されてい
る。これにより、上記式（５），（６）の右辺第２項の
（ｆ２’＋ｆ３’）と式（７），(８）の右辺第２項の
（ｆ２’−ｆ３’）とでは、それらの下位４ビットが
“０”となる。また、量子化周波数成分ｆ１’は下位２
ビットが“０”である。これらの条件から、出力画素Ｏ
１〜Ｏ４は周波数成分ｆ０と、量子化周波数成分ｆ１’
と、（ｆ２’＋ｆ３’)あるいは（ｆ２’−ｆ３’）と
の上記式（５）〜（８）に基づく加減算によって算出さ
れるため、出力画素Ｏ１〜Ｏ４の少なくとも下位２ビッ
トは周波数成分ｆ０の下位２ビットの値に等しく、垂直
方向に順に隣接した４つの画素で下位２ビットのデータ
が等しくなる。

【０１２１】次に、上記式（５），（６）で示す出力画
素Ｏ１と出力画素Ｏ２とを比較すると、出力画素Ｏ１は
(ｆ０＋ｆ１’）に下位４ビットが“０”である(ｆ２’
＋ｆ３’）を加算したものであり、出力画素Ｏ２は（ｆ
０＋ｆ１’）から（ｆ２’＋ｆ３’）を減算したもので
あるから、出力画素Ｏ１，Ｏ２の下位４ビットのデータ
は等しいが、さらに、下位５ビット目も等しくなる。上
記式（５），（６）において、（ｆ０＋ｆ１’），（ｆ
２’＋ｆ３’）の下位５ビット目のデータに対する出力
画素Ｏ１，Ｏ２の下位５ビット目は、

【表１】 となり、出力画素Ｏ１，Ｏ２の下位５ビットのデータも
等しくなる。但し、「ボロー」は下位６ビット目からの
ボロー、「キャリー」は下位６ビット目へのキャリーで
ある。

【０１２２】同様に、上記式（７），（８）で表わされ
る出力画素Ｏ３と出力画素Ｏ４とを比較すると、これら
は（ｆ０−ｆ１’）と下位４ビットが“０”である（ｆ
２’−ｆ３’）とを加算あるいは減算したものであるか
ら、出力画素Ｏ１，Ｏ２の場合と同様、下位５ビット目
までが同一のデータとなる。

【０１２３】即ち、上記数２のように入力画素Ｐ１〜Ｐ
４をアダマール変換して周波数成分ｆ０〜ｆ３を得、こ
れら周波数成分ｆ１〜ｆ３を量子化した後、数４のよう
にアダマール逆変換することにより、垂直方向に隣接す
る２個の画素間で下位５ビットのデータを等しくするこ
とができるのである。

【０１２４】以上のように、量子化回路２０７，２１
２，２１３に図１８（ｂ）に示す量子化特性を設定する
ことにより、下位５ビット目から下位３ビット目までは
出力画素Ｏ１と出力画素Ｏ２、及び出力画素Ｏ３と出力
画素Ｏ４の２ライン単位で等しいデータとなり、下位２
ビット目と最下位ビットは垂直方向に順に隣接する４個
の出力画素Ｏ１〜Ｏ４全てで等しいデータとすることが
できる。

【０１２５】以上の処理により、下位２ビットに対応す
る２つの下位サブフィールドでは、同一データによる４
ライン同時のアドレス処理を行なうことができ、下位５
ビット目から下位３ビット目までに対応する３つのサブ
フィールドでは、同一データによる２ライン同時のアド
レス処理を行なうことができる。これにより、下位５ビ
ット目〜下位３ビット目に対応するサブフィールドのア
ドレス制御期間を各ライン毎に順次アドレス処理を行な
う場合の１／２の時間長に短縮することができ、下位２
ビット目と最下位ビット（ＬＳＢ）に対応する２つの下
位サブフィールドのアドレス期間の時間長を同じく１／
４に短縮することができる。

【０１２６】なお、入力画素Ｐ１〜Ｐ４と出力画素Ｏ１
〜Ｏ４との振幅レンジを等しくするためには、式（５）
〜（８）に示す出力画素Ｏ１〜Ｏ４に１／４の演算処理
が必要であるが、これは下位２ビットを除く処理をすれ
ばよく、図１６で示した処理回路２０２と同様に、これ
ら演算データの有効ビットの設定により、特殊なハード
ウエアなく、これを実現できるため省略している。アダ
マール変換回路２１０の出力段でｆ０〜ｆ３を１／４に
する構成であっても、出力画素Ｏ１〜Ｏ４の振幅を１／
４にする構成であってもよい。勿論、アダマール逆変換
回路２１１に供給される周波数成分ｆ０や量子化回路２
０７，２１２，２１３に供給される周波数成分ｆ１，ｆ
２，ｆ３はこのように処理されたものである。

【０１２７】図１９は図１８に示した処理回路２０２を
用いた図１７に示したビット平滑回路２００の動作を示
す図であって、図１７に対応する信号には同一符号を付
けている。

【０１２８】図１９（ａ）は処理回路２０２の入力Ｐ１
〜Ｐ４の時間関係を示すものであって、入力Ｐ２は入力
Ｐ１を１ライン期間分遅延したもの、入力Ｐ３は入力Ｐ
１を２ライン期間分遅延したもの、入力Ｐ４は入力Ｐ１
を３ライン期間分遅延したものである。

【０１２９】図１９（ｂ）は処理回路２０２の出力Ｑ１
〜Ｑ４の時間関係を示すものであって、括弧（ ）内は
下位２ビットのデータを表わしている。括弧（ ）内の
符号が等しいラインはそれらの下位２ビットのデータが
等しいことを示している。例えば、（Ｄ）で表わされる
出力Ｏ１のライン４と出力Ｏ２のライン３と出力Ｏ３の
ライン２と出力Ｏ４のライン１とは、下位２ビットのデ
ータがＤと等しいことになる。なお、ここでは、画面上
垂直方向に隣接する２つの画素で下位５ビット目〜下位
３ビット目が等しいことは省いている。

【０１３０】図１９（ｃ）は切換回路２０４の入力ａ，
ｂ，ｃ，ｄを示すものであって、夫々で同じ順位のライ
ンが同時刻となるが、同時刻のライン１では、入力ａ，
ｂ，ｃ，ｄの順に下位２ビットのデータがＡ，Ｂ，Ｃ，
Ｄの順に異なっており、次の同時刻のライン２では、入
力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータがＢ，
Ｃ，Ｄ，Ｅの順に異なっており、次の同時刻のライン３
では、入力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータ
がＣ，Ｄ，Ｅ，Ｆの順に異なっており、……、最後に図
示するライン７では、入力ａ，ｂ，ｃ，ｄの順に下位２
ビットのデータがＧ，Ｈ，Ｉ，Ｊの順に異なっている。

【０１３１】切換回路２０４は、図１９の場合、ライン
毎に入力ｄ，ｃ，ｂ，ａの順に繰り返し選択し、この結
果、図１９（ｄ）に示すように、下位２ビットのデータ
が等しい順番の４個のラインがその順で選択され、連続
する４ラインが同じ下位２ビットのデータをもつサブフ
ィールドデータＤが得られることになる。

【０１３２】なお、かかるサブフィールドデータＤにお
いて、同じ下位２ビットのデータをもつ連続した４ライ
ンのうち（例えば、図１９（ｄ）において、ライン１
（Ｄ）〜ライン４（Ｄ））、前半の２つのライン（ライ
ン１（Ｄ）とライン２（Ｄ））は下位５ビット目〜下位
３ビット目が等しく、後半の２つのライン（ライン３
（Ｄ）とライン４（Ｄ））も下位５ビット目〜下位３ビ
ット目が等しい。

【０１３３】このようにして、アドレス制御期間を短縮
化する所望のサブフィールドデータＤが得られることに
なる。

【０１３４】なお、図１６に示した処理回路２０２を用
いた図１１に示すビット平滑回路２００も、２入力Ｐ
１，Ｐ２に対し、直交変換（ここでは、２行×２列のア
ダマール変換）を用いてサブフィールドデータＤを得て
いることになる。

【０１３５】図１６及び図１８に示した処理回路２０２
での処理は、直交変換（アダマール変換）を用いた画像
データの圧縮・復号の過程と一致しており、直流成分に
比較して高い周波数成分ほど粗く量子化する手法と極め
て類似している。即ち、従来からの画像圧縮で蓄積され
た量子化ビット配分のノウハウを適用し、画質劣化をほ
とんど目立たないように変換することができる。

【０１３６】また、直交変換を用いた画像圧縮方式によ
り圧縮されて記録／伝送された映像信号を復号（圧縮さ
れた信号を伸張処理すること）して表示する場合には、
予め本発明によるアドレス制御期間の圧縮処理によって
欠落する情報が圧縮・記録／伝送の過程で低減されてい
るため、実質的に画質劣化の少ない表示を実現すること
ができる。

【０１３７】以上のように、入力信号を複数の解像度情
報に分割して、特定のサブフィールドの解像度情報を制
限することにより、アドレス制御期間を短縮化すること
ができる。

【０１３８】以上のように４つの垂直周波数成分に分割
し、量子化手段により加減算するビットを選択し、再合
成することにより、所望順位のビットに対応する特定の
サブフィールドの解像度情報を制限することができ、こ
れにより、そのサブフィールドでのアドレス制御期間を
短縮化することができる。また、解像度情報を制限する
サブフィールドや解像度の制限範囲は、制御信号ＣＢで
もってこれら周波数成分の量子化特性を変化させること
により、制御することができる。

【０１３９】この際に、複数に分割された周波数成分か
ら画素を再合成する過程は、上記式（３），（４）及び
上記式（５）〜（８）で示すように、係数が「１」と
「−１」との線形結合による演算処理によって行なわれ
る。これにより、量子化手段によって選択したビットが
直接出力画素に反映され、所望順位のビットに対応する
特定のサブフィールドの解像度情報制限の設定を容易に
することができる。なお、実際には、入出力画素の振幅
レンジを等しくするために、１／２あるいは１／４とい
うような係数がかかるため、出力画素を合成する際の各
周波数成分の係数が「＋Ｋ」，「−Ｋ」の２種のみから
なる線形結合で表わされれば、量子化特性の設定によ
り、所望順位のビットに対応する特定のサブフィールド
の解像度情報の制限の設定を容易にすることが可能であ
る。従って、本発明は、上記の直交変換に限ることな
く、逆変換の過程が「＋Ｋ」，「−Ｋ」の２種のみの係
数からなる線形結合であれば、他の直交変換を用いても
よい。

【０１４０】

【発明の効果】以上説明したように、本発明によれば、
必要な輝度に応じてアドレス制御期間を短縮化しこの時
間を輝度・階調・擬似輪郭などの画質の改善に割り当て
ることができる。

【０１４１】また、比較的発光重みが小さい下位サブフ
ィールドに対してデータ数を間引いて表示するよう構成
することにより、画質劣化を低減させことができる。

【０１４２】また、最も発光重みが小さいサブフィール
ドを除いた、下位サブフィールドに対してデータ数を間
引いて表示するよう構成することにより、ディザや誤差
拡散処理などの擬似中間階調表現を行なうことができ
る。

【０１４３】また、高輝度表示を実現する場合にはより
多くのサブフィールドに対してデータ数を間引いてサス
テイン期間を多く割り当てて表示し、低輝度であっても
高精細の表示を行なう場合にはデータ間引きを行なうサ
ブフィールドを減らす、あるいは全くなくすることによ
り、画像内容や使用者の目的に適した画質を実現するこ
とができる。

【０１４４】また、入力映像信号を垂直周波数成分に分
割し、表示解像度情報を制限して点灯画素を制御する時
間を短くすることにより、画質劣化の目立ちにくい高画
質な表示を実現することができる。

【図面の簡単な説明】

【図１】ＡＣ３電極型プラズマディスプレイの放電セル
と電極の配置を示す模式図である。

【図２】従来技術に係るアドレス制御期間におけるＹサ
ステイン電極及びアドレス電極の印加電圧を示す図であ
る。

【図３】従来技術に係る１フィールドが３つのサブフィ
ールドから構成されたフィールド構成を示す図である。

【図４】本発明の第１の実施形態に係わり、サブフィー
ルドのうち発光重みの少ない下位サブフィールドのアド
レス制御期間を半分にしたフィールド構成を示す図であ
る。

【図５】本発明の第１の実施形態に係わり、アドレス制
御期間におけるＹサステイン電極及びアドレス電極の印
加電圧を示す図である。

【図６】本発明の第２の実施形態に係わり、最下位サブ
フィールドを増やし、発光重みの少ない下位サブフィー
ルドのアドレス制御期間を半分にしたフィールド構成を
示す図である。

【図７】本発明の第３の実施形態に係わり、最下位サブ
フィールドを増やし、最下位のサブフィールドを除く下
位サブフィールドのアドレス制御期間を半分にしたフィ
ールド構成を示す図である。

【図８】本発明の第４の実施形態に係わり、最下位サブ
フィールドを増やし、最下位のサブフィールドを除く下
位のサブフィールドのアドレス制御期間を半分にすると
ともに、そのサステイン期間の発光比率を同じにしたフ
ィールド構成を示す図である。

【図９】本発明の第４の実施形態に係わるアドレス制御
期間のＹサステイン電極及びアドレス電極の印加電圧を
示す図である。

【図１０】本発明の各実施形態に係わるサブフィールド
構成を適用した表示装置の構成を示すブロック図であ
る。

【図１１】図１０に示す制御ビット平滑化回路２００の
構成を示すブロック図である。

【図１２】本発明の各実施形態に係わるアドレス制御期
間のＹサステイン電極及びアドレス電極の印加電圧の他
の例を示す図である。

【図１３】本発明における、アドレス制御期間を短縮化
しない高解像度・低輝度の表示モードと、アドレス制御
期間を短縮化した低解像度・高輝度の表示モードとの関
係を説明するための図である。

【図１４】インターレース表示に適したプラズマディス
プレイの奇数フィールド表示と偶数フィールド表示との
際の放電セルと電極の配置を示す模式図である。

【図１５】図１１における処理回路の動作を説明する模
式図である。

【図１６】図１１における処理回路の一具体例を示すブ
ロック図である。

【図１７】図１０におけるビット平滑化回路の他の具体
例を示すブロック図である。

【図１８】図１７における処理回路の一具体例を示すブ
ロック図である。

【図１９】図１８に示す処理回路を用いた図１７に示す
ビット平滑回路の動作を示す図である。

【符号の説明】

１０ リセット期間 ２０ アドレス制御期間 ２１，２２ 時間短縮されたアドレス制御期間 ３１〜３４ サステイン期間 １０１〜１０３ Ａ／Ｄ変換回路 ２ サブフィールド変換回路 ２００ 制御ビット平滑化回路 ２０１，２０３ ラインメモリ ２０２ 処理回路 ２０４ 切換回路 ２０５，２０８ 加算回路 ２０６，２０９ 減算回路 ２０７，２１２，２１３ 量子化回路 ２１０ アダマール変換回路 ２１１ アダマール逆変換回路 ３ サブフィールド順次変換回路 ３０１ フレームメモリ ４ 駆動回路 ５ 表示パネル ５１０１〜５１０４ Ｘサステイン電極 ５２０１〜５２０４ Ｙサステイン電極 ５３００，５３０１ アドレス電極 ５４１０，５４１１ 放電セル ５４２０，５４２１ 放電セル ５４３０，５４３１ 放電セル ５４４０，５４４１ 放電セル ６ 制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鴻上 明彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報メディア事業本部内 (72)発明者 大高 広 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報メディア事業本部内 Ｆターム(参考） 5C080 AA05 BB05 DD01 EE19 EE28 EE29 FF12 HH02 HH04 JJ02 JJ04 JJ05 JJ06

Claims (30)

【特許請求の範囲】
1. 【請求項１】 入力信号に基づいて、点灯画素及び発光
   輝度を制御する表示装置において、 設定に応じて表示解像度情報を制限して点灯画素を制御
   する時間を短くすることを特徴とする表示装置。
2. 【請求項２】 請求項１において、 前記表示解像度情報を制限する方法は、複数の周波数成
   分に分割し、選択的に該周波数成分を合成するものであ
   ることを特徴とする表示装置。
3. 【請求項３】 請求項２において、 分割された前記複数の周波数成分から選択的に合成する
   方法は、係数値Ｋ，−Ｋのみからなる線形結合であるこ
   とを特徴とする表示装置。
4. 【請求項４】 サブフィールド方式により、階調表現を
   行なう表示装置において、 所定のサブフィールドにおいて、表示解像度情報を制限
   し、アドレス制御期間を短縮化することを特徴とする表
   示装置。
5. 【請求項５】 請求項４において、 前記アドレス制御期間を短縮化するサブフィールドが、
   最も発光重みの小さい最下位サブフィールドを含む１つ
   以上のサブフィールドであることを特徴とする表示装
   置。
6. 【請求項６】 請求項４において、 前記アドレス制御期間を短縮化するサブフィールドが、
   最も発光重みの小さい最下位サブフィールドを除いた１
   つ以上の下位サブフィールドであることを特徴とする表
   示装置。
7. 【請求項７】 請求項４において、 前記アドレス制御期間を短縮化するサブフィールドの数
   が、外部からの設定により変化することを特徴とする表
   示装置。
8. 【請求項８】 請求項４において、 前記表示解像度情報を制限する方法は、複数の周波数成
   分に分割し、選択的に該周波数成分を合成するものであ
   ることを特徴とする表示装置。
9. 【請求項９】 請求項８において、 分割された前記複数の周波数成分から選択的に合成する
   方法は、係数値Ｋ，−Ｋのみからなる線形結合であるこ
   とを特徴とする表示装置。
10. 【請求項１０】 サブフィールド方式により階調表現を
    行ない、夫々のサブフィールドの点灯・非点灯の制御を
    ライン単位で行なう表示装置において、 所定のサブフィールドにおいて、隣接する複数ラインを
    同一データで同時に制御することを特徴とする表示装
    置。
11. 【請求項１１】 請求項１０において、 前記同一データで同時に制御するサブフィールドが、最
    も発光重みの小さい最下位サブフィールドを含む１つ以
    上のサブフィールドであることを特徴とする表示装置。
12. 【請求項１２】 請求項１０において、 前記同一データで同時に制御するサブフィールドが、最
    も発光重みの小さい最下位サブフィールドを除いた１つ
    以上の下位サブフィールドであることを特徴とする表示
    装置。
13. 【請求項１３】 請求項１０において、 前記同一データで制御するラインの組み合わせが、フィ
    ールドあるいはフレーム単位で変化する構成であること
    を特徴とする表示装置。
14. 【請求項１４】 請求項１０において、 前記同一データで制御するラインの組み合わせが、１フ
    ィールド内のサブフィールドで互いに異なる組み合わせ
    であることを特徴とする表示装置。
15. 【請求項１５】 請求項１０において、 前記同一データで同時に制御するサブフィールドの数
    が、外部からの設定により、変化することを特徴とする
    表示装置。
16. 【請求項１６】 請求項１０において、 前記同一データで同時に制御するラインの数が、外部か
    らの設定により、変化することを特徴とする記載の表示
    装置。
17. 【請求項１７】 請求項１０において、 前記同一データで同時に制御するラインが、隣接する２
    ラインであることを特徴とする記載の表示装置。
18. 【請求項１８】 請求項１０において、 隣接する前記複数ラインの信号処理は、複数の垂直周波
    数成分に分割し、選択的に該周波数成分を合成するもの
    であることを特徴とする表示装置。
19. 【請求項１９】 請求項１８において、 分割された前記複数の垂直周波数成分から選択的に合成
    する方法は、係数値Ｋ，−Ｋのみからなる線形結合であ
    ることを特徴とする表示装置。
20. 【請求項２０】 入力信号に基づいて点灯画素及び発光
    輝度を制御し、画像表示する表示方法において、 設定に応じて表示解像度情報を制限し、点灯画素を制御
    する時間を短くすることを特徴とする表示方法。
21. 【請求項２１】 請求項２０において、 前記表示解像度情報を制限する方法は、複数の周波数成
    分に分割し、選択的に該周波数成分を合成することを特
    徴とする表示方法。
22. 【請求項２２】 請求項２１において、 分割された前記複数の周波数成分から選択的に合成する
    方法は、係数値Ｋ，−Ｋのみからなる線形結合であるこ
    とを特徴とする表示方法。
23. 【請求項２３】 サブフィールド方式により階調表現を
    行なって画像表示する表示方法において、 所定のサブフィールドにおいて、表示解像度情報を制限
    し、アドレス制御期間を短縮化することを特徴とする表
    示方法。
24. 【請求項２４】 請求項２３において、 前記アドレス制御期間を短縮化するサブフィールドの数
    が、外部からの設定により変化することを特徴とする表
    示方法。
25. 【請求項２５】 請求項２３において、 前記表示解像度情報を制限する方法は、複数の周波数成
    分に分割し、選択的に該周波数成分を合成するものであ
    ることを特徴とする表示方法。
26. 【請求項２６】 請求項２５において、 分割された前記複数の周波数成分から選択的に合成する
    方法は、係数値Ｋ，−Ｋのみの線形結合であることを特
    徴とする表示方法。
27. 【請求項２７】 サブフィールド方式により階調表現を
    行ない、夫々のサブフィールドの点灯・非点灯の制御を
    ライン単位で行なって画像表示する表示方法において、 所定のサブフィールドにおいて、隣接する複数ラインを
    同一データで同時に制御することを特徴とする表示方
    法。
28. 【請求項２８】 請求項２７において、 前記同一データで同時に制御するサブフィールドの数
    が、外部からの設定により変化することを特徴とする表
    示方法。
29. 【請求項２９】 請求項２７において、 隣接する前記複数ラインの信号処理は、複数の垂直周波
    数成分に分割し、選択的に該周波数成分を合成するもの
    であることを特徴とする表示方法。
30. 【請求項３０】 請求項２９において、 分割された前記複数の垂直周波数成分から選択的に合成
    する方法は、係数値Ｋ，−Ｋのみからなる線形結合であ
    ることを特徴とする表示方法。