JP4034562B2 - 表示装置及び階調表示方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル等の表示パネルの階調表示を行う表示装置及び階調表示方法に関する。
【０００２】
【従来の技術】
各画素がマトリクス状に形成されたプラズマディスプレイパネル（以下、ＰＤＰ）の階調表示を行うＰＤＰ表示装置では、ＰＤＰの表示を行う場合、１／６０秒に相当する１フレーム表示期間（表示パネルの１画面を表示する期間：１フィールド期間）を、画素の点灯期間である維持発光期間（発光輝度に比例）の相対比がそれぞれ異なる複数のサブフィールドにより構成している。
【０００３】
図６の例は、１フレーム表示期間が８個のサブフィールドＳＦ１〜ＳＦ８により構成され、８個の階調ビットにより２５６階調表示を行う例である。
即ち、最下位の階調ビット（１ビット目）がサブフィールドＳＦ１に対応するとともに、以下順に、２ビット目の階調ビットがサブフィールドＳＦ２に、３ビット目の階調ビットがサブフィールドＳＦ３に、４ビット目の階調ビットがサブフィールドＳＦ４に、５ビット目の階調ビットがサブフィールドＳＦ５に、６ビット目の階調ビットがサブフィールドＳＦ６に、７ビット目の階調ビットがサブフィールドＳＦ７にそれぞれ対応し、最上位の階調ビット（８ビット目）がサブフィールドＳＦ８に対応する。
【０００４】
このように各サブフィールドＳＦ１〜ＳＦ８では、維持発光期間がそれぞれ階調数（発光輝度の相対比：維持発光パルス数に比例）１（＝２0 ），２（＝２1 ），４（＝２2 ），８（＝２3 ），１６（＝２4 ），３２（＝２5 ），６４（＝２6 ），１２８（＝２7 ） として重み付けされている。
【０００５】
ここで、各サブフィールドＳＦ１〜ＳＦ８は維持発光期間の他に走査期間を有している。
サブフィールドＳＦ１の走査期間では、最下位ビット（１ビット目）の表示データに対応するＰＤＰ１の各画素への前記表示データの書き込みを行う。そしてＰＤＰ１の全画面の表示データの書き込みが終了すると、維持発光期間ではＰＤＰの全画面に維持発光パルスを例えば１回印加して書き込みが行われた画素だけ発光表示させる。
【０００６】
次に、サブフィールドＳＦ２の走査期間では、２ビット目の表示データに対応する各画素への表示データの書き込みを行う。そしてＰＤＰ１の全画面の書き込みが終了すると、維持発光期間ではＰＤＰ１の全画面に維持発光パルスを例えば２回印加して、書き込みが行われた画素だけ発光表示させる。以下、サブフィールドＳＦ３，ＳＦ４，ＳＦ５，ＳＦ６，ＳＦ７，ＳＦ８についても、走査期間ではそれぞれ対応するビットの表示データに応じた各画素への表示データの書き込みを行い、これが終了すると、次の維持発光期間では維持発光パルスをそれぞれ４回，８回，１６回，３２回，６４回，１２８回印加して書き込みが行われた画素だけ発光表示させる。
【０００７】
こうしたＰＤＰ表示装置では、ＣＲＴの発光特性と互換性を保つために、γ逆補正と呼ばれる補正を行っている。しかし、こうしたγ逆補正は低輝度部分において階調の著しい低下を招くため、誤差拡散処理と呼ばれる処理を行って低輝度部分の階調を増加させるようにしている。
【０００８】
図７は、前述したγ逆補正を行うγ逆補正部と誤差拡散処理を行う誤差拡散処理部とを設けたＰＤＰ表示装置の構成を示すブロック図である。また、図８及び図９は誤差拡散処理部の動作を説明する図である。図７〜図９を用いて従来の誤差拡散処理を説明する。
【０００９】
ＰＤＰ表示装置では映像信号を入力すると、図７のレベル調整部１１によりレベル調整が行われ、さらにＡ／Ｄ変換部１２により図８（ａ）に示すような、それぞれのビット値がａ〜ｈの８ビットデータにＡ／Ｄ変換される。図７のγ逆補正部１３は、Ａ／Ｄ変換された８ビットデータを入力すると、γ逆補正を行って図８（ｂ）に示すような、それぞれのビット値がｉ〜ｔの１２ビットデータに変換し誤差拡散処理部２０に出力する。
【００１０】
誤差拡散処理部２０は、γ逆補正部１３からの１２ビットデータを入力すると、このビット値ｉ〜ｔの１２ビットデータを後述するビットシフト処理等を行うために、便宜上この１２ビットデータの下位にそれぞれビット値が「０」の５ビットデータを付加して１７ビットデータとする。そしてこの１７ビットデータを１ビットシフトして図８（ｃ）に示す１７ビットデータを生成する。そして、この１７ビットデータについて、図８（ｄ）のように、上位の１６〜８ビットからなる９ビットデータ（実質的には、ビット値ｉ〜ｐの８ビットデータ）と下位の７〜０ビットからなる８ビットデータ（実質的には、ビット値ｑ〜ｔの４ビットデータ）とにビット分割し、かつ上位の９ビットデータを整数部（Ｉｎｔｅｇｅｒ）とし、下位の８ビットデータを小数部（Ｄｅｃｉｍａｌ：誤差部分）とする。
【００１１】
ここで、誤差拡散処理部２０では、図８（ｅ）に示すように、誤差部分である前記小数部の７〜０ビットの値ｑ，ｒ，ｓ，ｔをもとに誤差拡散処理を行う。そして、この誤差拡散処理により、当該画素の誤差と前の画素の誤差拡散処理に基づく誤差とが加算された結果、キャリーが発生すると、整数部であるビット値ｉ〜ｐの９ビットデータに「１」を加算する加算処理を行い、図８（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。なお、前記誤差拡散処理の結果キャリーが発生しない場合は、図８（ｄ）のビット値ｉ〜ｐの９ビットデータをそのまま、図８（ｆ）のビット値Ａ〜Ｈの９ビットデータとして出力する。
【００１２】
ここで、図９に示すようにＰＤＰ１のラインｎに各画素（ドット）がＰ１１，Ｐ１２，Ｐ１３のように配置され、ラインｎの次のラインであるラインｎ＋１に各画素がＰ２１，Ｐ２２，Ｐ２３のように配置されている場合、図８（ｆ）でビット値Ａ〜Ｈの９ビットデータが値Ｘとして出力された画素をＰ１２とすると、図８（ｅ）の誤差拡散処理の結果の値の７／１６を次の画素Ｐ１３の誤差値に加算し、かつ前記誤差拡散処理の結果の値の３／１６，５／１６，１／１６を、それぞれ次のラインの画素２１，Ｐ２２，Ｐ２３の誤差値に加算する。このような誤差拡散処理部２０の処理により、ＰＤＰ１の低輝度部分の階調が増加する。
【００１３】
【発明が解決しようとする課題】
このように従来のＰＤＰ表示装置では、誤差拡散処理を行って低輝度部分の階調を増加させるようにしている。しかしながら、こうした従来の誤差拡散処理では、誤差拡散処理に基づくキャリーの発生に起因して低輝度部分で最小発光レベルのノイズが発生するという問題が生じ、これが粒状ノイズとして目立つことから、画質の向上が期待できないという課題があった。
【００１４】
したがって、本発明は、階調表示を行うＰＤＰにおいて低輝度部分における粒状ノイズの発生を抑制し、画質の向上を図ることを目的とする。
【００１５】
【課題を解決するための手段】
このような課題を解決するために本発明は、複数の画素がマトリクス状に配列された表示パネルを備えるとともに、表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割し、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとするとともに、表示データの値に適合するサブフィールドを選択して画素の発光を行う表示装置において、Ａ／Ｄ変換されたｎビットデータをγ逆補正してｎ＋ｍビットデータに変換する変換手段と、ｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割するビット分割手段と、第１の小数部データを入力してディザ処理を行うディザ処理手段と、第２の小数部データを入力して誤差拡散処理を行う誤差拡散処理手段と、隣接画素の一方に対しディザ処理手段の処理モードを選択するとともに、隣接画像の他方に対し誤差拡散処理手段の処理モードを選択する選択手段と、整数部データに対し、選択手段により選択された処理モードに基づく処理結果の値を加算する加算手段とを設けたものである。
【００１６】
この場合、選択手段は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択するものである。
また、選択手段は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択するものである。
また、選択手段は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択するものである。
【００１７】
また、本発明は、複数の画素がマトリクス状に配列された表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割するとともに、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとし、かつ表示データの値に適合するサブフィールドを選択して画素の発光を行う階調表示方法において、映像信号を入力するとＡ／Ｄ変換しｎビットデータを生成するとともにこのｎビットデータをγ逆補正してｎ＋ｍビットデータに変換する第１のステップと、第１のステップの処理に基づき変換されたｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割する第２のステップと、第２のステップの処理に基づき分割された第１の小数部データを入力してディザ処理を行う第３のステップと、第２のステップの処理に基づき分割された第２の小数部データを入力して誤差拡散処理を行う第４のステップと、隣接画素の一方に対し第３のステップの処理を示す処理モードを選択するとともに、隣接画素の他方に対し第４のステップの処理を示す処理モードを選択する第５のステップと、第２のステップの処理に基づき分割された整数部データに対し、第５のステップの処理に基づき選択された処理モードによる処理結果の値を加算する第６のステップとを有する方法である。
【００１８】
この場合、第５のステップにおける処理は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択する第７のステップを含むものである。
また、第５のステップにおける処理は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択する第８のステップを含むものである。
また、第５のステップにおける処理は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択する第９のステップを含むものである。
【００１９】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
一般に、プラズマディスプレイパネル（以下、ＰＤＰ）の表示を行う表示装置では、１フレーム表示期間（１画面の表示期間である１フィールド期間）を、維持発光期間がそれぞれ重み付けされた複数のサブフィールドに分割するとともに、入力したアナログ映像信号をＡ／Ｄ変換してサブフィールド数に応じたビット数のデジタルデータとし、変換したビットデータに応じたサブフィールドによりＰＤＰの対応の画素を発光させて所定の階調の画像を得るようにしている。
【００２０】
図１は、本発明を適用したＰＤＰの表示装置の構成を示すブロック図である。図１において、本ＰＤＰ表示装置は、ＰＤＰ１と、レベル調整部１１と、Ａ／Ｄ変換部１２と、γ逆変換部１３と、フレームメモリ１４と、出力処理部１５と、同期分離部１６と、タイミングパルス発生部１７と、メモリ制御部１８と、駆動タイミング発生部１９と、データ変換部３０とからなる。
【００２１】
ここで、レベル調整部１１は、入力映像信号のレベルを調整するものである。Ａ／Ｄ変換部１２はレベル調整された映像信号のレベルをＡ／Ｄ変換し８ビット表示データとして出力する。γ逆補正部１３は、ＣＲＴの発光特性と互換性を保つためにその８ビットデータをγ逆補正するものである。データ変換部３０は、γ逆補正された１２ビットデータについて後述するデータ変換処理を行いフレームメモリ１４に格納する。出力処理部１５はフレームメモリ１４内の各データをＰＤＰ１の各画素の表示データとしてデータ電極に出力する。
【００２２】
同期分離部１６は、入力映像信号から同期信号を分離する。タイミングパルス発生部１７は同期分離部１６により抽出された垂直同期信号をもとにＡ／Ｄ変換部１２及びデータ変換部３０によるデータ変換の際のタイミング等の各種タイミング信号を生成する。メモリ制御部１８は、タイミングパルス発生部１７のタイミング信号に基づきフレームメモリ１４内の表示データを出力処理部１５側へ出力させる。駆動タイミング発生部１９は、タイミングパルス発生部１７及びメモリ制御部１８からのタイミング信号に基づき前述のサブフィールドのタイミングや、ＰＤＰ１の各走査電極及び維持電極を駆動するためのパルス信号などを生成する。
【００２３】
一般に、この種のＰＤＰ表示装置は、周知のように、入力映像信号をＡ／Ｄ変換部１２によりＡ／Ｄ変換して８ビットの表示データにした後、この８ビット表示データをＣＲＴの発光特性と互換性を保つためにγ逆補正部１３によりγ逆補正を行い、さらにこのγ逆補正に伴う誤差の拡散処理を行っている。本実施の形態では、γ逆補正されたデータについて図６に示すような、発光期間がそれぞれ階調数１（＝２0 ），２（＝２1 ），４（＝２2 ），８（＝２3 ），１６（＝２4 ），３２（＝２5 ），６４（＝２6 ），１２８（＝２7 ）として重み付けされた８個のサブフィールドＳＦ１〜ＳＦ８によりＰＤＰ１内の各画素の階調表示を実現するものである。また、本実施の形態では、γ逆補正後の誤差拡散処理に起因する低輝度部分での粒状ノイズを抑制し画質の向上を図るものである。
【００２４】
図２は、このＰＤＰ表示装置の要部構成を示す図であり、γ逆補正部１３によりγ逆補正された表示データの変換を行うデータ変換部３０の構成を示すブロック図である。データ変換部３０は、図２に示すように、データシフト部３１と、誤差拡散処理部３２と、加算処理部３３と、処理モード選択部３４とからなる。
【００２５】
ここで、データシフト部３１は、γ逆補正部１３によりγ逆補正された１２ビットのデータを入力すると、入力した１２ビットデータに、下位ビットとしてそれぞれ値「０」の６ビット分のデータを付加して合計１８ビットデータとし、この１８ビットデータを１ビット分シフトして出力する。このデータシフト部３１の出力データのうち、１７〜８ビットの上位１０ビットデータを加算処理部３３に分割出力し、７〜０ビットの下位８ビットデータを第２の小数部（Ｄｅｃｉｍａｌ）のデータとして誤差拡散処理部３２に分割出力するように構成する。また、データシフト部３１は、加算処理部３３に出力される１７〜８ビットの上位１０ビットデータのうち、１７〜９ビットの９ビットデータを整数部（Ｉｎｔｅｇｅｒ）のデータとして分割出力し、８ビット目のビットデータを第１の小数部のデータとして分割出力するように構成する。
【００２６】
誤差拡散処理部３２では第２の小数部のデータを入力すると誤差拡散（Error Diffusion）処理を行う。この誤差拡散処理では、今回入力した当該画素の第２の小数部のデータと、既にラインメモリ１４Ａに格納され他の画素の誤差分散結果である第２の小数部のデータとを加算する。そして、この加算の結果を誤差拡散して後続の各画素への誤差としてラインメモリ１４Ａに格納する。なお、前記加算の結果キャリーが発生した場合はキャリー信号を加算処理部３３に出力する。処理モード選択部３４は、後述するディザ処理（ディザ法（Dither Technique Methed）による処理：濃淡画像を２値に量子化し、マクロ的にみた場合入力画像の濃淡が感じられるように量子化する符号化方式）による処理モードである第１の処理モードと、誤差拡散処理部３２の処理モードである第２の処理モードの何れか一方を、ＰＤＰ１のフレームの奇偶毎、ＰＤＰ１のラインの奇偶毎、及びＰＤＰ１の各隣接画素毎に交互に選択し加算処理部３３に出力する。
【００２７】
加算処理部３３は、処理モード選択部３４により第１の処理モードが選択された場合は、整数部の９ビットデータに対し、ディザ処理の処理結果である第１の小数部の値を加算して９ビットのデータとしフレームメモリ１４に出力する。また、加算処理部３３は、処理モード選択部３４により第２の処理モードが選択された場合は、整数部の９ビットデータに対し、誤差拡散処理部３２による誤差拡散処理結果に基づく値を加算して（キャリー信号の場合は「１」が加算され、それ以外は何も加算されない）９ビットのデータとしてフレームメモリ１４に出力する。ここで、加算処理部３３から出力される９ビットデータのうち最上位ビットである８ビット目のデータは「０」であるため、その８ビット目のデータを除く８ビットデータがフレームメモリ１４に格納される。
【００２８】
図３は、加算処理部３３の構成を示す回路図である。加算処理部３３は、図３に示すように、加算器３３Ａと、インバータ回路３３Ｂと、論理積回路３３Ｃと、論理和回路３３Ｅとから構成される。
図３において、加算処理部３３の加算器３３Ａには、画素Ｐの整数部のデータが入力されている。このとき、処理モード選択部３４により第１の処理モードを表す「Ｈ」レベルが選択されている場合は論理積回路３３Ｄの一方の入力端子は「Ｈ」レベルとなる。この場合、ディザ処理の処理結果である第１の小数部の値が「１」となることにより、「Ｈ」レベル信号が論理積回路３３Ｄの他方の入力端子に入力されると論理積回路３３Ｄの出力は「Ｈ」レベルとなる。これにより、論理和回路３３Ｅを介して「Ｈ」レベル、即ち値「１」が加算器３３Ａに入力されている画素Ｐの整数部のデータに加算され、フレームメモリ１４側に前記画素Ｐの表示データとして出力され記憶される。
【００２９】
一方、加算処理部３３の加算器３３Ａに画素Ｐの整数部のデータが入力されているときに、処理モード選択部３４により第２の処理モードを表す「Ｌ」レベルが選択されている場合は、論理積回路３３Ｃの一方の入力端子は「Ｈ」レベルとなる。この場合、この画素Ｐまたはこの画素Ｐ以前に入力された画素データの第２小数部についての誤差拡散処理部３２による誤差拡散処理の結果キャリーが発生し、「Ｈ」レベル信号が論理積回路３３Ｃの他方の入力端子に入力されると論理積回路３３Ｃの出力は「Ｈ」レベルとなる。これにより、論理和回路３３Ｅを介して「Ｈ」レベル、即ち値「１」が加算器３３Ａに入力されている画素Ｐの整数部のデータに加算され、フレームメモリ１４側に前記画素Ｐの表示データとして出力され記憶される。
【００３０】
図４は、ＰＤＰ表示装置の処理動作を示す図である。また、図５は、データ変換部３０の前記処理モード選択部３４による選択対象となる画素の配置例を示す図である。図４を中心に、図１〜図３及び図５を用いてＰＤＰ表示装置の処理動作をさらに詳細に説明する。
【００３１】
ＰＤＰ表示装置では映像信号を入力すると、図１のレベル調整部１１によりレベル調整が行われ、さらにＡ／Ｄ変換部１２により図４（ａ）に示すような、それぞれのビット値がａ〜ｈの８ビットデータにＡ／Ｄ変換される。図１のγ逆補正部１３は、Ａ／Ｄ変換された８ビットデータを入力すると、γ逆補正を行って図４（ｂ）に示すような、それぞれのビット値がｉ〜ｔの１２ビットデータに変換しデータ変換部３０に出力する。
【００３２】
データ変換部３０は、γ逆補正部１３からの１２ビットデータを入力すると、このビット値ｉ〜ｔの１２ビットデータについてビットシフト等を行うために、便宜上この１２ビットデータを上位ビットとしてその下位にビット値が「０」の６ビット分を付加し１８ビットデータとする。そして、データシフト部３１によりこの１８ビットデータを１ビットシフトして図４（ｃ）に示すような１８ビットデータを生成する。
【００３３】
ここで、この１８ビットデータについて、データ変換部３０は、図４（ｄ）のように、上位の１７〜９ビットからなる９ビットデータ（実質的には、ビット値ｉ〜ｐの８ビットデータ）と、ビット値ｑの８ビット目のデータと、下位の７〜０ビットからなる８ビットデータ（実質的には、ビット値ｒ〜ｔの３ビットデータ）とにビット分割する。そして、ビット値ｉ〜ｐの９ビットデータを整数部（Ｉｎｔｅｇｅｒ）とし、ビット値ｑの８ビット目のデータ及びビット値ｒ〜ｔの８ビットデータをそれぞれ第１及び第２の小数部（Ｄｅｃｉｍａｌ）とし、第２の小数部のデータを誤差拡散処理部３２へ与え、整数部のデータ及び第１の小数部のデータを加算処理部３３へ与える。
【００３４】
ここで、誤差拡散処理部３２は、図４（ｅ）に示すように、誤差部分である第２の小数部の７〜５ビットの３ビットデータ値ｒ，ｓ，ｔをもとに前述した誤差拡散処理を行い、この誤差拡散処理の結果をラインメモリ１４Ａに格納するとともに、キャリーが発生するとキャリー信号を加算処理部３３に出力する。また、加算処理部３３にはディザ処理の処理結果である第１の小数部の値（ビット値がｑである８ビット目のデータ値）が出力される。さらに、加算処理部３３には、整数部のデータ（ビット値ｉ〜ｐの９ビットデータ）が出力される。
【００３５】
加算処理部３３では、処理モード選択部３４により第１の処理モードが選択されると、図４（ｄ）に示す整数部データ（ビット値ｉ〜ｐの９ビットデータ）に対して、ディザ処理に基づく第１の小数部のデータ値を加算し、図４（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。また、処理モード選択部３４により第２の処理モードが選択されると、図４（ｄ）に示す整数部データに対して、誤差拡散処理部３２での誤差拡散処理の結果の値を加算し、図４（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。なお、処理モード選択部３４は、隣接する各画素に対し異なる処理モードを選択する。
【００３６】
このように、映像信号をＡ／Ｄ変換部１２により８ビットデータに変換するとともに、γ逆補正部１３により１２ビットのデータに変換し、データ変換部３０がこの１２ビットデータを上位の８ビットの整数部データと、下位の４ビットの小数部データに分割し、さらにこの４ビットの小数部データについて上位の１ビットの第１の小数部データと、下位３ビットの第２の小数部データとに分割し、隣接画素の一方においては第１の小数部データの値を整数部データに加算する処理を行い、隣接画素の他方においては第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしたので、従来の誤差拡散処理で加算される最小発光レベルの半分の値のみが加算されるのみであり、かつ誤差拡散の分布密度を密にできることから、従来の誤差拡散処理のように低輝度部分での最小発光レベルのノイズが目立つという現象が緩和され、この結果、ＰＤＰ１の画質を向上させることができる。
【００３７】
ここで、処理モード選択部３４は、図５（ａ）に示す奇数フレーム２ｎ−１においては、奇数ラインであるライン２ｎ−１の隣接画素Ｐ１１，Ｐ１２の表示データ（整数部データ）に対し、第１，第２の処理モードでの処理結果をそれぞれ加算すると、次のラインである偶数ライン２ｎの隣接画素Ｐ２１，Ｐ２２の表示データに対しては、第２，第１の処理モードでの処理結果をそれぞれ加算するように構成する。すなわち、水平方向に隣接する各画素（Ｐ１１とＰ１２、Ｐ２１とＰ２２）毎にそれぞれ異なる処理モードでの処理結果を加算し、かつ垂直方向に隣接する各画素（Ｐ１１とＰ２１、Ｐ１２とＰ２２）毎にそれぞれ異なる処理モードでの処理結果を加算する。
【００３８】
また、処理モード選択部３４は、図５（ｂ）に示す偶数フレーム２ｎにおいては、奇数フレーム２ｎ−１の場合と逆に、奇数ラインであるライン２ｎ−１の隣接画素Ｐ１１，Ｐ１２の表示データに対し、第２，第１の処理モードでの処理結果をそれぞれ加算すると、次のラインである偶数ライン２ｎの隣接画素Ｐ２１，Ｐ２２の表示データに対しては、第１，第２の処理モードでの処理結果をそれぞれ加算するように構成する。
【００３９】
なお、本実施の形態では、映像信号をＡ／Ｄ変換部１２により８ビットデータに変換するとともに、γ逆補正部１３により１２ビットのデータに変換し、データ変換部３０がこの１２ビットデータを上位の８ビットの整数部データと、下位の４ビットの小数部データに分割し、さらにこの４ビットの小数部データについて上位の１ビットの第１の小数部データと、下位３ビットの第２の小数部データとに分割し、隣接画素の一方においては第１の小数部データの値を整数部データに加算する処理を行い、隣接画素の他方においては第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしているが、γ変換された１２ビットデータを、８ビットの整数部データと、下位の４ビットの小数部データに分割するとともに、この下位４ビットの小数部データについてさらに上位の２ビットの第１の小数部データと、下位２ビットの第２の小数部データとに分割し、隣接画素の一方において第１の小数部データのディザ処理に基づく処理結果の値を整数部データに加算する処理を行い、隣接画素の他方において第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしても同様の効果を奏する。
【００４０】
また、Ａ／Ｄ変換部１２により８ビットデータに変換された映像信号データを、γ逆補正部１３により例えば１４ビットのデータに変換し、データ変換部３０がこの１４ビットデータを、上位の８ビットの整数部データと、下位の６ビットの小数部データとに分割するとともに、この下位６ビットデータについて例えば上位２ビットの第１の小数部データと、下位４ビットの第２の小数部データとに分割し、隣接画素の一方において第１の小数部データのディザ処理に基づく処理結果の値を整数部データに加算する処理を行い、隣接画素の他方において第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしても同様の効果を奏する。
【００４１】
【発明の効果】
以上説明したように本発明によれば、複数の画素がマトリクス状に配列された表示パネルを備えるとともに、表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割し、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとするとともに、表示データの値に適合するサブフィールドを選択して画素の発光を行う表示装置において、Ａ／Ｄ変換されたｎビットデータをγ逆補正してｎ＋ｍビットデータに変換し、このγ逆変換されたｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、この小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割する一方、第１の小数部データを入力してディザ処理を行うディザ処理手段と、第２の小数部データを入力して誤差拡散処理を行う誤差拡散処理手段とを設け、隣接画素の一方に対しディザ処理手段の処理モードを選択するとともに、隣接画像の他方に対し誤差拡散処理手段の処理モードを選択し、前記整数部データに対し、選択された処理モードに基づく処理結果の値を加算するようにしたので、従来の誤差拡散処理で加算される最小発光レベルの半分の値のみが加算され、かつ誤差拡散の分布密度を密にできることから、従来の誤差拡散処理のように低輝度部分での最小発光レベルのノイズが目立つという現象が緩和され、この結果、表示パネルの画質を向上させることができる。
【図面の簡単な説明】
【図１】 本発明に係る表示装置の構成を示すブロック図である。
【図２】 上記表示装置の要部であるデータ変換部の構成を示すブロック図である。
【図３】 上記データ変換部を構成する加算処理部の回路図である。
【図４】 データ変換部の変換処理を示す図である。
【図５】 データ変換部の変換対象となる画素の配置例を示す図である。
【図６】 表示装置におけるサブフィールドの配列構成を示す図である。
【図７】 従来の表示装置のブロック図である。
【図８】 従来の表示装置における誤差拡散処理を説明する図である。
【図９】 従来の誤差拡散処理の対象となる画素の配置例を示す図である。
【符号の説明】
１…ＰＤＰ、１２…Ａ／Ｄ変換部、１３…γ逆補正部、１４…フレームメモリ、１４Ａ…ラインメモリ、１５…出力処理部、１６…同期分離部、１７…タイミングパルス発生部、１８…メモリ制御部、１９…駆動タイミング発生部、３０…データ変換部、３１…データシフト部、３２…誤差拡散処理部、３３…加算処理部、３４…処理モード選択部、３３Ａ…加算器、３３Ｂ…インバータ回路、３３Ｃ，３３Ｄ…論理積回路、３３Ｅ…論理和回路、Ｐ１１，Ｐ２２，Ｐ２１，Ｐ２２…画素。
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル等の表示パネルの階調表示を行う表示装置及び階調表示方法に関する。
【０００２】
【従来の技術】
各画素がマトリクス状に形成されたプラズマディスプレイパネル（以下、ＰＤＰ）の階調表示を行うＰＤＰ表示装置では、ＰＤＰの表示を行う場合、１／６０秒に相当する１フレーム表示期間（表示パネルの１画面を表示する期間：１フィールド期間）を、画素の点灯期間である維持発光期間（発光輝度に比例）の相対比がそれぞれ異なる複数のサブフィールドにより構成している。
【０００３】
図６の例は、１フレーム表示期間が８個のサブフィールドＳＦ１〜ＳＦ８により構成され、８個の階調ビットにより２５６階調表示を行う例である。
即ち、最下位の階調ビット（１ビット目）がサブフィールドＳＦ１に対応するとともに、以下順に、２ビット目の階調ビットがサブフィールドＳＦ２に、３ビット目の階調ビットがサブフィールドＳＦ３に、４ビット目の階調ビットがサブフィールドＳＦ４に、５ビット目の階調ビットがサブフィールドＳＦ５に、６ビット目の階調ビットがサブフィールドＳＦ６に、７ビット目の階調ビットがサブフィールドＳＦ７にそれぞれ対応し、最上位の階調ビット（８ビット目）がサブフィールドＳＦ８に対応する。
【０００４】
このように各サブフィールドＳＦ１〜ＳＦ８では、維持発光期間がそれぞれ階調数（発光輝度の相対比：維持発光パルス数に比例）１（＝２0 ），２（＝２1 ），４（＝２2 ），８（＝２3 ），１６（＝２4 ），３２（＝２5 ），６４（＝２6 ），１２８（＝２7 ） として重み付けされている。
【０００５】
ここで、各サブフィールドＳＦ１〜ＳＦ８は維持発光期間の他に走査期間を有している。
サブフィールドＳＦ１の走査期間では、最下位ビット（１ビット目）の表示データに対応するＰＤＰ１の各画素への前記表示データの書き込みを行う。そしてＰＤＰ１の全画面の表示データの書き込みが終了すると、維持発光期間ではＰＤＰの全画面に維持発光パルスを例えば１回印加して書き込みが行われた画素だけ発光表示させる。
【０００６】
次に、サブフィールドＳＦ２の走査期間では、２ビット目の表示データに対応する各画素への表示データの書き込みを行う。そしてＰＤＰ１の全画面の書き込みが終了すると、維持発光期間ではＰＤＰ１の全画面に維持発光パルスを例えば２回印加して、書き込みが行われた画素だけ発光表示させる。以下、サブフィールドＳＦ３，ＳＦ４，ＳＦ５，ＳＦ６，ＳＦ７，ＳＦ８についても、走査期間ではそれぞれ対応するビットの表示データに応じた各画素への表示データの書き込みを行い、これが終了すると、次の維持発光期間では維持発光パルスをそれぞれ４回，８回，１６回，３２回，６４回，１２８回印加して書き込みが行われた画素だけ発光表示させる。
【０００７】
こうしたＰＤＰ表示装置では、ＣＲＴの発光特性と互換性を保つために、γ逆補正と呼ばれる補正を行っている。しかし、こうしたγ逆補正は低輝度部分において階調の著しい低下を招くため、誤差拡散処理と呼ばれる処理を行って低輝度部分の階調を増加させるようにしている。
【０００８】
図７は、前述したγ逆補正を行うγ逆補正部と誤差拡散処理を行う誤差拡散処理部とを設けたＰＤＰ表示装置の構成を示すブロック図である。また、図８及び図９は誤差拡散処理部の動作を説明する図である。図７〜図９を用いて従来の誤差拡散処理を説明する。
【０００９】
ＰＤＰ表示装置では映像信号を入力すると、図７のレベル調整部１１によりレベル調整が行われ、さらにＡ／Ｄ変換部１２により図８（ａ）に示すような、それぞれのビット値がａ〜ｈの８ビットデータにＡ／Ｄ変換される。図７のγ逆補正部１３は、Ａ／Ｄ変換された８ビットデータを入力すると、γ逆補正を行って図８（ｂ）に示すような、それぞれのビット値がｉ〜ｔの１２ビットデータに変換し誤差拡散処理部２０に出力する。
【００１０】
誤差拡散処理部２０は、γ逆補正部１３からの１２ビットデータを入力すると、このビット値ｉ〜ｔの１２ビットデータを後述するビットシフト処理等を行うために、便宜上この１２ビットデータの下位にそれぞれビット値が「０」の５ビットデータを付加して１７ビットデータとする。そしてこの１７ビットデータを１ビットシフトして図８（ｃ）に示す１７ビットデータを生成する。そして、この１７ビットデータについて、図８（ｄ）のように、上位の１６〜８ビットからなる９ビットデータ（実質的には、ビット値ｉ〜ｐの８ビットデータ）と下位の７〜０ビットからなる８ビットデータ（実質的には、ビット値ｑ〜ｔの４ビットデータ）とにビット分割し、かつ上位の９ビットデータを整数部（Ｉｎｔｅｇｅｒ）とし、下位の８ビットデータを小数部（Ｄｅｃｉｍａｌ：誤差部分）とする。
【００１１】
ここで、誤差拡散処理部２０では、図８（ｅ）に示すように、誤差部分である前記小数部の７〜０ビットの値ｑ，ｒ，ｓ，ｔをもとに誤差拡散処理を行う。そして、この誤差拡散処理により、当該画素の誤差と前の画素の誤差拡散処理に基づく誤差とが加算された結果、キャリーが発生すると、整数部であるビット値ｉ〜ｐの９ビットデータに「１」を加算する加算処理を行い、図８（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。なお、前記誤差拡散処理の結果キャリーが発生しない場合は、図８（ｄ）のビット値ｉ〜ｐの９ビットデータをそのまま、図８（ｆ）のビット値Ａ〜Ｈの９ビットデータとして出力する。
【００１２】
ここで、図９に示すようにＰＤＰ１のラインｎに各画素（ドット）がＰ１１，Ｐ１２，Ｐ１３のように配置され、ラインｎの次のラインであるラインｎ＋１に各画素がＰ２１，Ｐ２２，Ｐ２３のように配置されている場合、図８（ｆ）でビット値Ａ〜Ｈの９ビットデータが値Ｘとして出力された画素をＰ１２とすると、図８（ｅ）の誤差拡散処理の結果の値の７／１６を次の画素Ｐ１３の誤差値に加算し、かつ前記誤差拡散処理の結果の値の３／１６，５／１６，１／１６を、それぞれ次のラインの画素２１，Ｐ２２，Ｐ２３の誤差値に加算する。このような誤差拡散処理部２０の処理により、ＰＤＰ１の低輝度部分の階調が増加する。
【００１３】
【発明が解決しようとする課題】
このように従来のＰＤＰ表示装置では、誤差拡散処理を行って低輝度部分の階調を増加させるようにしている。しかしながら、こうした従来の誤差拡散処理では、誤差拡散処理に基づくキャリーの発生に起因して低輝度部分で最小発光レベルのノイズが発生するという問題が生じ、これが粒状ノイズとして目立つことから、画質の向上が期待できないという課題があった。
【００１４】
したがって、本発明は、階調表示を行うＰＤＰにおいて低輝度部分における粒状ノイズの発生を抑制し、画質の向上を図ることを目的とする。
【００１５】
【課題を解決するための手段】
このような課題を解決するために本発明は、複数の画素がマトリクス状に配列された表示パネルを備えるとともに、表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割し、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとするとともに、表示データの値に適合するサブフィールドを選択して画素の発光を行う表示装置において、Ａ／Ｄ変換されたｎビットデータをγ逆補正してｎ＋ｍビットデータに変換する変換手段と、ｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割するビット分割手段と、第１の小数部データを入力してディザ処理を行うディザ処理手段と、第２の小数部データを入力して誤差拡散処理を行う誤差拡散処理手段と、隣接画素の一方に対しディザ処理手段の処理モードを選択するとともに、隣接画像の他方に対し誤差拡散処理手段の処理モードを選択する選択手段と、整数部データに対し、選択手段により選択された処理モードに基づく処理結果の値を加算する加算手段とを設けたものである。
【００１６】
この場合、選択手段は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択するものである。
また、選択手段は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択するものである。
また、選択手段は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択するものである。
【００１７】
また、本発明は、複数の画素がマトリクス状に配列された表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割するとともに、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとし、かつ表示データの値に適合するサブフィールドを選択して画素の発光を行う階調表示方法において、映像信号を入力するとＡ／Ｄ変換しｎビットデータを生成するとともにこのｎビットデータをγ逆補正してｎ＋ｍビットデータに変換する第１のステップと、第１のステップの処理に基づき変換されたｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割する第２のステップと、第２のステップの処理に基づき分割された第１の小数部データを入力してディザ処理を行う第３のステップと、第２のステップの処理に基づき分割された第２の小数部データを入力して誤差拡散処理を行う第４のステップと、隣接画素の一方に対し第３のステップの処理を示す処理モードを選択するとともに、隣接画素の他方に対し第４のステップの処理を示す処理モードを選択する第５のステップと、第２のステップの処理に基づき分割された整数部データに対し、第５のステップの処理に基づき選択された処理モードによる処理結果の値を加算する第６のステップとを有する方法である。
【００１８】
この場合、第５のステップにおける処理は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択する第７のステップを含むものである。
また、第５のステップにおける処理は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択する第８のステップを含むものである。
また、第５のステップにおける処理は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択する第９のステップを含むものである。
【００１９】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
一般に、プラズマディスプレイパネル（以下、ＰＤＰ）の表示を行う表示装置では、１フレーム表示期間（１画面の表示期間である１フィールド期間）を、維持発光期間がそれぞれ重み付けされた複数のサブフィールドに分割するとともに、入力したアナログ映像信号をＡ／Ｄ変換してサブフィールド数に応じたビット数のデジタルデータとし、変換したビットデータに応じたサブフィールドによりＰＤＰの対応の画素を発光させて所定の階調の画像を得るようにしている。
【００２０】
図１は、本発明を適用したＰＤＰの表示装置の構成を示すブロック図である。図１において、本ＰＤＰ表示装置は、ＰＤＰ１と、レベル調整部１１と、Ａ／Ｄ変換部１２と、γ逆変換部１３と、フレームメモリ１４と、出力処理部１５と、同期分離部１６と、タイミングパルス発生部１７と、メモリ制御部１８と、駆動タイミング発生部１９と、データ変換部３０とからなる。
【００２１】
ここで、レベル調整部１１は、入力映像信号のレベルを調整するものである。Ａ／Ｄ変換部１２はレベル調整された映像信号のレベルをＡ／Ｄ変換し８ビット表示データとして出力する。γ逆補正部１３は、ＣＲＴの発光特性と互換性を保つためにその８ビットデータをγ逆補正するものである。データ変換部３０は、γ逆補正された１２ビットデータについて後述するデータ変換処理を行いフレームメモリ１４に格納する。出力処理部１５はフレームメモリ１４内の各データをＰＤＰ１の各画素の表示データとしてデータ電極に出力する。
【００２２】
同期分離部１６は、入力映像信号から同期信号を分離する。タイミングパルス発生部１７は同期分離部１６により抽出された垂直同期信号をもとにＡ／Ｄ変換部１２及びデータ変換部３０によるデータ変換の際のタイミング等の各種タイミング信号を生成する。メモリ制御部１８は、タイミングパルス発生部１７のタイミング信号に基づきフレームメモリ１４内の表示データを出力処理部１５側へ出力させる。駆動タイミング発生部１９は、タイミングパルス発生部１７及びメモリ制御部１８からのタイミング信号に基づき前述のサブフィールドのタイミングや、ＰＤＰ１の各走査電極及び維持電極を駆動するためのパルス信号などを生成する。
【００２３】
一般に、この種のＰＤＰ表示装置は、周知のように、入力映像信号をＡ／Ｄ変換部１２によりＡ／Ｄ変換して８ビットの表示データにした後、この８ビット表示データをＣＲＴの発光特性と互換性を保つためにγ逆補正部１３によりγ逆補正を行い、さらにこのγ逆補正に伴う誤差の拡散処理を行っている。本実施の形態では、γ逆補正されたデータについて図６に示すような、発光期間がそれぞれ階調数１（＝２0 ），２（＝２1 ），４（＝２2 ），８（＝２3 ），１６（＝２4 ），３２（＝２5 ），６４（＝２6 ），１２８（＝２7 ）として重み付けされた８個のサブフィールドＳＦ１〜ＳＦ８によりＰＤＰ１内の各画素の階調表示を実現するものである。また、本実施の形態では、γ逆補正後の誤差拡散処理に起因する低輝度部分での粒状ノイズを抑制し画質の向上を図るものである。
【００２４】
図２は、このＰＤＰ表示装置の要部構成を示す図であり、γ逆補正部１３によりγ逆補正された表示データの変換を行うデータ変換部３０の構成を示すブロック図である。データ変換部３０は、図２に示すように、データシフト部３１と、誤差拡散処理部３２と、加算処理部３３と、処理モード選択部３４とからなる。
【００２５】
ここで、データシフト部３１は、γ逆補正部１３によりγ逆補正された１２ビットのデータを入力すると、入力した１２ビットデータに、下位ビットとしてそれぞれ値「０」の６ビット分のデータを付加して合計１８ビットデータとし、この１８ビットデータを１ビット分シフトして出力する。このデータシフト部３１の出力データのうち、１７〜８ビットの上位１０ビットデータを加算処理部３３に分割出力し、７〜０ビットの下位８ビットデータを第２の小数部（Ｄｅｃｉｍａｌ）のデータとして誤差拡散処理部３２に分割出力するように構成する。また、データシフト部３１は、加算処理部３３に出力される１７〜８ビットの上位１０ビットデータのうち、１７〜９ビットの９ビットデータを整数部（Ｉｎｔｅｇｅｒ）のデータとして分割出力し、８ビット目のビットデータを第１の小数部のデータとして分割出力するように構成する。
【００２６】
誤差拡散処理部３２では第２の小数部のデータを入力すると誤差拡散（Error Diffusion）処理を行う。この誤差拡散処理では、今回入力した当該画素の第２の小数部のデータと、既にラインメモリ１４Ａに格納され他の画素の誤差分散結果である第２の小数部のデータとを加算する。そして、この加算の結果を誤差拡散して後続の各画素への誤差としてラインメモリ１４Ａに格納する。なお、前記加算の結果キャリーが発生した場合はキャリー信号を加算処理部３３に出力する。処理モード選択部３４は、後述するディザ処理（ディザ法（Dither Technique Methed）による処理：濃淡画像を２値に量子化し、マクロ的にみた場合入力画像の濃淡が感じられるように量子化する符号化方式）による処理モードである第１の処理モードと、誤差拡散処理部３２の処理モードである第２の処理モードの何れか一方を、ＰＤＰ１のフレームの奇偶毎、ＰＤＰ１のラインの奇偶毎、及びＰＤＰ１の各隣接画素毎に交互に選択し加算処理部３３に出力する。
【００２７】
加算処理部３３は、処理モード選択部３４により第１の処理モードが選択された場合は、整数部の９ビットデータに対し、ディザ処理の処理結果である第１の小数部の値を加算して９ビットのデータとしフレームメモリ１４に出力する。また、加算処理部３３は、処理モード選択部３４により第２の処理モードが選択された場合は、整数部の９ビットデータに対し、誤差拡散処理部３２による誤差拡散処理結果に基づく値を加算して（キャリー信号の場合は「１」が加算され、それ以外は何も加算されない）９ビットのデータとしてフレームメモリ１４に出力する。ここで、加算処理部３３から出力される９ビットデータのうち最上位ビットである８ビット目のデータは「０」であるため、その８ビット目のデータを除く８ビットデータがフレームメモリ１４に格納される。
【００２８】
図３は、加算処理部３３の構成を示す回路図である。加算処理部３３は、図３に示すように、加算器３３Ａと、インバータ回路３３Ｂと、論理積回路３３Ｃと、論理和回路３３Ｅとから構成される。
図３において、加算処理部３３の加算器３３Ａには、画素Ｐの整数部のデータが入力されている。このとき、処理モード選択部３４により第１の処理モードを表す「Ｈ」レベルが選択されている場合は論理積回路３３Ｄの一方の入力端子は「Ｈ」レベルとなる。この場合、ディザ処理の処理結果である第１の小数部の値が「１」となることにより、「Ｈ」レベル信号が論理積回路３３Ｄの他方の入力端子に入力されると論理積回路３３Ｄの出力は「Ｈ」レベルとなる。これにより、論理和回路３３Ｅを介して「Ｈ」レベル、即ち値「１」が加算器３３Ａに入力されている画素Ｐの整数部のデータに加算され、フレームメモリ１４側に前記画素Ｐの表示データとして出力され記憶される。
【００２９】
一方、加算処理部３３の加算器３３Ａに画素Ｐの整数部のデータが入力されているときに、処理モード選択部３４により第２の処理モードを表す「Ｌ」レベルが選択されている場合は、論理積回路３３Ｃの一方の入力端子は「Ｈ」レベルとなる。この場合、この画素Ｐまたはこの画素Ｐ以前に入力された画素データの第２小数部についての誤差拡散処理部３２による誤差拡散処理の結果キャリーが発生し、「Ｈ」レベル信号が論理積回路３３Ｃの他方の入力端子に入力されると論理積回路３３Ｃの出力は「Ｈ」レベルとなる。これにより、論理和回路３３Ｅを介して「Ｈ」レベル、即ち値「１」が加算器３３Ａに入力されている画素Ｐの整数部のデータに加算され、フレームメモリ１４側に前記画素Ｐの表示データとして出力され記憶される。
【００３０】
図４は、ＰＤＰ表示装置の処理動作を示す図である。また、図５は、データ変換部３０の前記処理モード選択部３４による選択対象となる画素の配置例を示す図である。図４を中心に、図１〜図３及び図５を用いてＰＤＰ表示装置の処理動作をさらに詳細に説明する。
【００３１】
ＰＤＰ表示装置では映像信号を入力すると、図１のレベル調整部１１によりレベル調整が行われ、さらにＡ／Ｄ変換部１２により図４（ａ）に示すような、それぞれのビット値がａ〜ｈの８ビットデータにＡ／Ｄ変換される。図１のγ逆補正部１３は、Ａ／Ｄ変換された８ビットデータを入力すると、γ逆補正を行って図４（ｂ）に示すような、それぞれのビット値がｉ〜ｔの１２ビットデータに変換しデータ変換部３０に出力する。
【００３２】
データ変換部３０は、γ逆補正部１３からの１２ビットデータを入力すると、このビット値ｉ〜ｔの１２ビットデータについてビットシフト等を行うために、便宜上この１２ビットデータを上位ビットとしてその下位にビット値が「０」の６ビット分を付加し１８ビットデータとする。そして、データシフト部３１によりこの１８ビットデータを１ビットシフトして図４（ｃ）に示すような１８ビットデータを生成する。
【００３３】
ここで、この１８ビットデータについて、データ変換部３０は、図４（ｄ）のように、上位の１７〜９ビットからなる９ビットデータ（実質的には、ビット値ｉ〜ｐの８ビットデータ）と、ビット値ｑの８ビット目のデータと、下位の７〜０ビットからなる８ビットデータ（実質的には、ビット値ｒ〜ｔの３ビットデータ）とにビット分割する。そして、ビット値ｉ〜ｐの９ビットデータを整数部（Ｉｎｔｅｇｅｒ）とし、ビット値ｑの８ビット目のデータ及びビット値ｒ〜ｔの８ビットデータをそれぞれ第１及び第２の小数部（Ｄｅｃｉｍａｌ）とし、第２の小数部のデータを誤差拡散処理部３２へ与え、整数部のデータ及び第１の小数部のデータを加算処理部３３へ与える。
【００３４】
ここで、誤差拡散処理部３２は、図４（ｅ）に示すように、誤差部分である第２の小数部の７〜５ビットの３ビットデータ値ｒ，ｓ，ｔをもとに前述した誤差拡散処理を行い、この誤差拡散処理の結果をラインメモリ１４Ａに格納するとともに、キャリーが発生するとキャリー信号を加算処理部３３に出力する。また、加算処理部３３にはディザ処理の処理結果である第１の小数部の値（ビット値がｑである８ビット目のデータ値）が出力される。さらに、加算処理部３３には、整数部のデータ（ビット値ｉ〜ｐの９ビットデータ）が出力される。
【００３５】
加算処理部３３では、処理モード選択部３４により第１の処理モードが選択されると、図４（ｄ）に示す整数部データ（ビット値ｉ〜ｐの９ビットデータ）に対して、ディザ処理に基づく第１の小数部のデータ値を加算し、図４（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。また、処理モード選択部３４により第２の処理モードが選択されると、図４（ｄ）に示す整数部データに対して、誤差拡散処理部３２での誤差拡散処理の結果の値を加算し、図４（ｆ）のように、ビット値Ａ〜Ｈを有する９ビットデータとして出力する。なお、処理モード選択部３４は、隣接する各画素に対し異なる処理モードを選択する。
【００３６】
このように、映像信号をＡ／Ｄ変換部１２により８ビットデータに変換するとともに、γ逆補正部１３により１２ビットのデータに変換し、データ変換部３０がこの１２ビットデータを上位の８ビットの整数部データと、下位の４ビットの小数部データに分割し、さらにこの４ビットの小数部データについて上位の１ビットの第１の小数部データと、下位３ビットの第２の小数部データとに分割し、隣接画素の一方においては第１の小数部データの値を整数部データに加算する処理を行い、隣接画素の他方においては第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしたので、従来の誤差拡散処理で加算される最小発光レベルの半分の値のみが加算されるのみであり、かつ誤差拡散の分布密度を密にできることから、従来の誤差拡散処理のように低輝度部分での最小発光レベルのノイズが目立つという現象が緩和され、この結果、ＰＤＰ１の画質を向上させることができる。
【００３７】
ここで、処理モード選択部３４は、図５（ａ）に示す奇数フレーム２ｎ−１においては、奇数ラインであるライン２ｎ−１の隣接画素Ｐ１１，Ｐ１２の表示データ（整数部データ）に対し、第１，第２の処理モードでの処理結果をそれぞれ加算すると、次のラインである偶数ライン２ｎの隣接画素Ｐ２１，Ｐ２２の表示データに対しては、第２，第１の処理モードでの処理結果をそれぞれ加算するように構成する。すなわち、水平方向に隣接する各画素（Ｐ１１とＰ１２、Ｐ２１とＰ２２）毎にそれぞれ異なる処理モードでの処理結果を加算し、かつ垂直方向に隣接する各画素（Ｐ１１とＰ２１、Ｐ１２とＰ２２）毎にそれぞれ異なる処理モードでの処理結果を加算する。
【００３８】
また、処理モード選択部３４は、図５（ｂ）に示す偶数フレーム２ｎにおいては、奇数フレーム２ｎ−１の場合と逆に、奇数ラインであるライン２ｎ−１の隣接画素Ｐ１１，Ｐ１２の表示データに対し、第２，第１の処理モードでの処理結果をそれぞれ加算すると、次のラインである偶数ライン２ｎの隣接画素Ｐ２１，Ｐ２２の表示データに対しては、第１，第２の処理モードでの処理結果をそれぞれ加算するように構成する。
【００３９】
なお、本実施の形態では、映像信号をＡ／Ｄ変換部１２により８ビットデータに変換するとともに、γ逆補正部１３により１２ビットのデータに変換し、データ変換部３０がこの１２ビットデータを上位の８ビットの整数部データと、下位の４ビットの小数部データに分割し、さらにこの４ビットの小数部データについて上位の１ビットの第１の小数部データと、下位３ビットの第２の小数部データとに分割し、隣接画素の一方においては第１の小数部データの値を整数部データに加算する処理を行い、隣接画素の他方においては第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしているが、γ変換された１２ビットデータを、８ビットの整数部データと、下位の４ビットの小数部データに分割するとともに、この下位４ビットの小数部データについてさらに上位の２ビットの第１の小数部データと、下位２ビットの第２の小数部データとに分割し、隣接画素の一方において第１の小数部データのディザ処理に基づく処理結果の値を整数部データに加算する処理を行い、隣接画素の他方において第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしても同様の効果を奏する。
【００４０】
また、Ａ／Ｄ変換部１２により８ビットデータに変換された映像信号データを、γ逆補正部１３により例えば１４ビットのデータに変換し、データ変換部３０がこの１４ビットデータを、上位の８ビットの整数部データと、下位の６ビットの小数部データとに分割するとともに、この下位６ビットデータについて例えば上位２ビットの第１の小数部データと、下位４ビットの第２の小数部データとに分割し、隣接画素の一方において第１の小数部データのディザ処理に基づく処理結果の値を整数部データに加算する処理を行い、隣接画素の他方において第２の小数部データの誤差拡散処理に基づく処理結果の値を整数部データに加算する処理を行うようにしても同様の効果を奏する。
【００４１】
【発明の効果】
以上説明したように本発明によれば、複数の画素がマトリクス状に配列された表示パネルを備えるとともに、表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割し、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとするとともに、表示データの値に適合するサブフィールドを選択して画素の発光を行う表示装置において、Ａ／Ｄ変換されたｎビットデータをγ逆補正してｎ＋ｍビットデータに変換し、このγ逆変換されたｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、この小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割する一方、第１の小数部データを入力してディザ処理を行うディザ処理手段と、第２の小数部データを入力して誤差拡散処理を行う誤差拡散処理手段とを設け、隣接画素の一方に対しディザ処理手段の処理モードを選択するとともに、隣接画像の他方に対し誤差拡散処理手段の処理モードを選択し、前記整数部データに対し、選択された処理モードに基づく処理結果の値を加算するようにしたので、従来の誤差拡散処理で加算される最小発光レベルの半分の値のみが加算され、かつ誤差拡散の分布密度を密にできることから、従来の誤差拡散処理のように低輝度部分での最小発光レベルのノイズが目立つという現象が緩和され、この結果、表示パネルの画質を向上させることができる。
【図面の簡単な説明】
【図１】 本発明に係る表示装置の構成を示すブロック図である。
【図２】 上記表示装置の要部であるデータ変換部の構成を示すブロック図である。
【図３】 上記データ変換部を構成する加算処理部の回路図である。
【図４】 データ変換部の変換処理を示す図である。
【図５】 データ変換部の変換対象となる画素の配置例を示す図である。
【図６】 表示装置におけるサブフィールドの配列構成を示す図である。
【図７】 従来の表示装置のブロック図である。
【図８】 従来の表示装置における誤差拡散処理を説明する図である。
【図９】 従来の誤差拡散処理の対象となる画素の配置例を示す図である。
【符号の説明】
１…ＰＤＰ、１２…Ａ／Ｄ変換部、１３…γ逆補正部、１４…フレームメモリ、１４Ａ…ラインメモリ、１５…出力処理部、１６…同期分離部、１７…タイミングパルス発生部、１８…メモリ制御部、１９…駆動タイミング発生部、３０…データ変換部、３１…データシフト部、３２…誤差拡散処理部、３３…加算処理部、３４…処理モード選択部、３３Ａ…加算器、３３Ｂ…インバータ回路、３３Ｃ，３３Ｄ…論理積回路、３３Ｅ…論理和回路、Ｐ１１，Ｐ２２，Ｐ２１，Ｐ２２…画素。
Claims (8)
- 複数の画素がマトリクス状に配列された表示パネルを備えるとともに、前記表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割し、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとするとともに、前記表示データの値に適合するサブフィールドを選択して前記画素の発光を行う表示装置において、前記Ａ／Ｄ変換されたｎビットデータを前記γ逆補正してｎ＋ｍビットデータに変換する変換手段と、
前記ｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、前記小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割するビット分割手段と、
前記第１の小数部データを入力してディザ処理を行うディザ処理手段と、
前記第２の小数部データを入力して誤差拡散処理を行う誤差拡散処理手段と、
隣接画素の一方に対し前記ディザ処理手段の処理を示す第１の処理モードを選択するとともに、隣接画素の他方に対し前記誤差拡散処理手段の処理を示す第２の処理モードを選択する選択手段と、
前記整数部データに対し、前記選択手段により選択された処理モードに基づく処理結果の値を加算する加算手段と
を備えたことを特徴とする表示装置。 - 請求項１において、
前記選択手段は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択することを特徴とする表示装置。 - 請求項１または２において、
前記選択手段は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択することを特徴とする表示装置。 - 請求項１ないし３の何れかにおいて、
前記選択手段は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択することを特徴とする表示装置。 - 複数の画素がマトリクス状に配列された表示パネルの１フィールド表示期間を発光期間がそれぞれ重み付けされた複数のサブフィールドに分割するとともに、映像信号を入力するとＡ／Ｄ変換しかつγ逆補正を行ってｎビットの表示データとし、かつ前記表示データの値に適合するサブフィールドを選択して前記画素の発光を行う階調表示方法において、
映像信号を入力するとＡ／Ｄ変換しｎビットデータを生成するとともにこのｎビットデータをγ逆補正してｎ＋ｍビットデータに変換する第１のステップと、前記第１のステップの処理に基づき変換されたｎ＋ｍビットデータのうち、上位ビットを表すｎビットデータを整数部データとして分割し、かつ下位ビットを表すｍビットデータを小数部データとして分割するとともに、前記小数部データを、上位及び下位の各ビットデータを示す第１及び第２の小数部データに分割する第２のステップと、
前記第２のステップの処理に基づき分割された第１の小数部データを入力してディザ処理を行う第３のステップと、
前記第２のステップの処理に基づき分割された第２の小数部データを入力して誤差拡散処理を行う第４のステップと、
隣接画素の一方に対し前記第３のステップの処理を示す第１の処理モードを選択するとともに、隣接画素の他方に対し前記第４のステップの処理を示す第２の処理モードを選択する第５のステップと、
前記第２のステップの処理に基づき分割された整数部データに対し、前記第５のステップの処理に基づき選択された処理モードによる処理結果の値を加算する第６のステップと
を有することを特徴とする階調表示方法。 - 請求項５において、
前記第５のステップにおける処理は、水平方向に隣接する各画素に対し互いに異なる処理モードを選択する第７のステップを含むことを特徴とする階調表示方法。 - 請求項５または６において、
前記第５のステップにおける処理は、垂直方向に隣接する各画素に対し互いに異なる処理モードを選択する第８のステップを含むことを特徴とする階調表示方法。 - 請求項５ないし７の何れかにおいて、
前記第５のステップにおける処理は、隣接画素の一方及び他方に対し、奇数フィールドと偶数フィールドとでそれぞれ異なる処理モードを選択する第９のステップを含むことを特徴とする階調表示方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387872A JP4034562B2 (ja) | 2001-12-20 | 2001-12-20 | 表示装置及び階調表示方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387872A JP4034562B2 (ja) | 2001-12-20 | 2001-12-20 | 表示装置及び階調表示方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003195801A JP2003195801A (ja) | 2003-07-09 |
| JP4034562B2 true JP4034562B2 (ja) | 2008-01-16 |
Family
ID=27596567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001387872A Expired - Fee Related JP4034562B2 (ja) | 2001-12-20 | 2001-12-20 | 表示装置及び階調表示方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4034562B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570614B1 (ko) | 2003-10-21 | 2006-04-12 | 삼성에스디아이 주식회사 | 고부하 화면의 계조 표현 방법 및 그 방법을 사용한플라즈마 디스플레이 패널 구동 장치 |
| KR20070020025A (ko) * | 2004-05-06 | 2007-02-16 | 톰슨 라이센싱 | 최소 노이즈를 갖는 픽셀 시프트 디스플레이 |
| TWI244334B (en) | 2004-05-07 | 2005-11-21 | Quanta Comp Inc | Apparatus and method for increasing the display gray level |
| CN100399416C (zh) * | 2004-06-03 | 2008-07-02 | 广达电脑股份有限公司 | 提高显示元件灰度数的装置与方法 |
| KR100625464B1 (ko) | 2004-07-09 | 2006-09-20 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 화상처리 방법 |
| KR100874849B1 (ko) | 2006-11-01 | 2008-12-18 | 주식회사 대우일렉트로닉스 | 영상포맷 변환방법 |
-
2001
- 2001-12-20 JP JP2001387872A patent/JP4034562B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003195801A (ja) | 2003-07-09 |
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