KR20010006945A

KR20010006945A - 표시 장치, 표시 방법 및 표시 장치 구동용 회로

Info

Publication number: KR20010006945A
Application number: KR1020000017121A
Authority: KR
Inventors: 나까가즈따까; 오사와미찌따까; 고우가미아끼히꼬; 오따까히로시
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-04-02
Filing date: 2000-04-01
Publication date: 2001-01-26
Also published as: US20020140366A1; TW484318B; US6504310B2; US6407506B1

Abstract

본 명세서 및 도면에서는 표시부의 화소 점등에 의해 화상 표시를 행하는 표시 장치에 있어서, 입력 화상 신호를 입력 처리하는 입력 신호 처리 회로와, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와, 상기 입력 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부를 구동하는 구동 회로를 구비하고, 상기 제어 회로에 의해 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소 선택 시간을 단축한 상태에서 상기 표시부에 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 구성을 개시하고 있다.

Description

표시 장치, 표시 방법 및 표시 장치 구동용 회로{DISPLAY APPARATUS, DISPLAY METHOD, AND CONTROL-DRIVE CIRCUIT FOR DISPLAY APPARATUS}

본 발명은 디스플레이 등의 표시 기술에 관한 것으로 특히 표시부의 화소의 점등에 의해 화상 표시하는 방식의 기술에 관한 것이다.

이 종류의 표시 장치로서는 예를 들면 플라즈마 디스플레이가 있으며, 대형 패널을 용이하게 구성 가능한 점 등이 주목받고 있다.

이 플라즈마 디스플레이에서는 일반적으로 서브 필드 방식이 채용되며 이에 의해서 발광과 비발광의 중간 계조의 표시가 이루어진다. 서브 필드 방식에서는 1 필드 기간을 고유 발광량을 할당한 복수의 서브 필드 기간에서부터 형성하고, 상기 각 서브 필드에 의한 화소(셀)의 점등과 비점등을 제어함으로써 휘도의 계조를 표현하도록 하고 있다. 이 중, 점등시키는 화소를 지정하는 어드레스 동작과, 상기 지정한 화소를 점등(발광)시키는 서스테인 동작을 시간적으로 나누어서 행하는 방식, 소위 어드레스/서스테인 분리 방식의 플라즈마 디스플레이에서는 1개의 서브 필드 기간은 셀(화소)의 상태를 초기화하는 리세트 기간, 셀(화소)의 점등·비점등을 제어하는 어드레스 기간, 점등에 의한 상기 셀의 발광량을 결정하는 서스테인 기간 등으로부터 구성되며, 상기 각각의 기간은 각각 소정의 시간 폭의 제어 펄스로 제어된다.

어드레스 기간에서는 화소의 점등·비점등을 제어하는 데이터에 기초하여 어드레스 처리가 라인에 대응하여 이루어지기 때문에, 라인수가 많은 고해상도 패널에서는 많은 시간이 상기 어드레스 기간으로서 필요해진다. 서스테인 기간을 짧게 하여 이에 대응한 경우에는 화소의 발광 시간의 감소에 의해서 충분한 휘도가 얻어지지 않고 또한 1 필드 기간 내의 서브 필드수를 줄여서 대응한 경우에는 충분한 계조 표시를 할 수 없다. 예를 들면, 어드레스 처리 시간을 1 라인당 2㎲로 하여 수직 해상도 1000 라인의 고정밀형 패널을 구성하고자 할 때에는 1 서브 필드당 2㎳(=2㎲×1000라인)의 어드레스 기간이 필요해진다. 일반적으로, 화상 신호를 열화시키지 않고 화상 표시하기 위해서는 256 계조(8 비트) 정도가 필요해지기 때문에, 이1 서브 필드당 2㎳의 어드레스 기간으로써 1 필드 기간(약 16. 6㎳) 내에 8서브 필드를 형성하고자 하면, 1 서브 필드 내의 총 어드레스 기간은 16㎳(=2㎳×8)가 되어 1 필드 기간 대부분을 어드레스 기간이 차지하게 된다. 이 때문에, 1 필드 기간 내에서 서스테인 기간에 할당되는 시간은 거의 없게 되며 패널 발광에 기여하는 시간을 충분하게 확보할 수 없고 화상의 휘도가 저하하게 된다. 또한, 서브 필드수를 예를 들면 8서브 필드에서부터 6서브 필드로 줄이고, 계조수를 256 계조에서부터 64 계조로 한 경우에는 충분한 계조를 표현할 수 없고 화질이 열화되게 된다.

또한 서브 필드 방식 고유의 문제로서, 동화상의 화질이 열화하는 소위 의사 윤곽의 문제가 있다. 의사 윤곽의 저감화를 위해서는 일반적으로는 1 필드 내에서의 발광의 분포나 발광량 중심을 제어함으로써 대응된다. 표현 가능한 계조수가 일정한 조건 하에서는 서브 필드수가 많을수록 제어 가능한 발광 패턴을 늘릴 수 있기 때문에, 의사 윤곽의 저감화 효과가 크지만 충분한 서브 필드수로 할 수 없는 경우에는 상기 의사 윤곽의 저감화는 어렵다.

또한, 종래의 표시 장치는 입력된 신호를 충실히 표시하는 것을 기본으로 하고 있으며 일부에 계조수의 부족을 보충하기 위한 디서나 오차 확산 처리 혹은 평균 휘도의 제어 등, 인간의 시각 특성도 고려한 고화질화 수단이 이용되고 있지만, 모두 신호 진폭을 제어하는 정도였다.

관련되는 공지 기술로서는 특개평 11-24628호 공보 기재가 있다. 그러나, 이것에는 하위 비트에 상당하는 서브 필드에서는 비월 주사에 의해 어드레스 기간을 단축하는 수법 및 비월 주사 대신에 주사 전극을 2개 동시에 선택하여 기록 동작하는 방식이 기재되고 있지만, 구체적인 신호의 생성 방법까지는 나타내지 않는다.

화상 신호의 각 라인은 1 화면의 수직 방향으로 샘플링한 데이터이며 비월 주사에 의해 샘플링 데이터를 추출할 때에는 반복적인 방해를 저감하도록 미리 수직 해상도를 반감 등 대폭 저감시켜둘 필요가 있다. 즉, 일반적인 샘플링 데이터의 추출 처리에서는 표시 패널의 해상도를 살릴 수 없으며 고화질인 표시는 할 수 없다.

또한, 사전에 수직 해상도를 반감 등 대폭 저감시키지 않고 샘플링 데이터를 추출한 경우에는 반복적인 방해에 의해 고주파수 성분의 신호가 저주파수 성분의 신호로 변환되며 화질 열화의 원인이 된다.

또한, 상하에 인접하는 하위 비트의 데이터를 무조건 동일하게 한 경우에는 표시 데이터가 크게 변화하고, 화질이 대폭적으로 열화하는 경우가 있다. 이 때문에, 이 경우에는 어떠한 처리가 필요해진다. 예를 들면, 인접하는 상하의 화소 데이터에서, 위의 화소 데이터가 레벨 16, 아래의 화소 데이터가 레벨 15와 2의 누승의 발광량에 의한 서브 필드 표현에서는 레벨 16은 [1, 0, 0, 0](상위 서브 필드에서 순으로, 1은 발광 서브 필드, 0은 소등 서브 필드)으로 나타내고, 레벨 15는 [0, 1, 1, 1]로 나타낸다. 여기서, 하위 3 비트에 상당하는 서브 필드를 비월 조작의 요령에 따라 2 라인에 1 라인의 비율로 추출하여 동일 데이터로 하는 경우를 상정했을 때, 위의 화소의 레벨 16 [1, 0, 0, 0]의 하위 3 서브 필드 [0, 0, 0]으로, 아래의 화소의 레벨 15 [0, 1, 1, 1]의 하위 3 서브 필드 [1, 1, 1]을 치환하는 형태가 된다. 이 결과, 표현되는 레벨은 [0, 0, 0, 0]이 되며 원래 15 레벨의 화소가 0 레벨로 되게 된다. 또한, 반대로 아래의 화소의 레벨 15 [0, 1, 1, 1]의 하위 3 서브 필드 [1, 1, 1]을 이용하여, 위의 화소의 레벨 16 [1, 0, 0, 0]의 하위 3 서브 필드를 치환하여 동일하게 하고자 하면, 원래 16 레벨 위의 화소가 31 레벨 [1, 1, 1, 1]이 되게 된다. 이러한 극단적인 레벨 변동은 플리커의 원인이 된다.

본 발명은 이러한 레벨 변동이나 해상도 저하를 억제하기 위하여, 예를 들면, 소정의 서브 필드 등의 데이터가 동일해지도록 처리한 것으로, 공통화하는 복수 라인의 신호를 참조하여 예를 들면 하위 서브 필드를 처리할 수 있도록 한 것이다.

본 발명의 목적은 상기 종래의 관련 기술이 포함하는 문제점을 해결하고, 고해상도나 고계조 화상을 실현할 수 있는 표시 기술을 제공하는데 있다.

상기 목적을 달성하기 위해서 본 발명에서는 인간의 시각 특성이나 화상 신호의 통계적인 성질을 적극적으로 이용하고, 표시 화상의 해상도 정보량을 제한하여 어드레스 기간의 단축화 등을 행함으로써, 필요 충분한 서브 필드수나 표시 기간 길이를 확보 가능한 구성으로 한다.

즉, 본 발명에서는,

1) 표시부의 화소 점등에 의해 화상 표시를 행하는 표시 장치에 있어서, 입력 화상 신호를 입력 처리하는 입력 신호 처리 회로와, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와, 상기 입력 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부를 구동하는 구동 회로를 구비하고, 상기 제어 회로에 의해 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소 선택 시간을 단축한 상태에서 상기 표시부를 상기 구동 회로에 의해 구동하여 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 구성으로 한다.

2) 표시부를 어드레스한 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서, 입력 화상 신호를 서브 필드 변환 등 처리하는 화상 신호 처리 회로와, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와, 상기 화상 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 회로를 구비하고, 상기 제어 회로에 의해 소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소를 선택하는 어드레스 기간을 단축한 상태에서 상기 표시부를 상기 구동 회로에 의해 구동하여 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 구성으로 한다.

3) 표시부를 어드레스한 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서, 상기 화소가 복수의 라인형으로 배열된 표시부와, 입력 화상 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 회로와, 상기 표시부의 복수 라인에서 서브 필드 데이터의 비트 데이터가 갖추어지도록 제어하는 평활화 회로와, 상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 회로와, 상기 화상 신호 처리 회로, 상기 평활화 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 회로를 구비하고, 상기 표시부의 복수 라인을 소정의 서브 필드에서의 어드레스 기간을 단축하는 등 제어하고 또한 상기 비트 데이터를 같게 한 상태에서 구동하여 화상 표시를 행하도록 한 구성으로 한다.

4) 어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서, 제1 라인형 전극과 제2 라인형 전극이 교차형으로 배치되며 상기 교차부에 상기 화소가 형성되는 표시부와, 입력 화상 신호를 서브 필드 데이터로 변환하는 변환 회로와, 상기 표시부의 상기 제2 라인형 전극의 복수 라인에서 상기 서브 필드 데이터의 비트 데이터가 갖추어지도록 제어하는 평활화 회로와, 상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 회로와, 상기 변환 회로, 상기 평활화 회로 또는 상기 제어 회로의 출력에 기초하여 상기 표시부를 구동하는 구동용 신호를 형성하고, 적어도 상기 제1 라인형 전극의 구동에 의해 상기 화소를 어드레스하고, 상기 어드레스한 화소를 상기 제2 라인형 전극의 구동에 의해 점등시키는 구동 회로를 구비하고, 상기 표시부의 상기 제2 라인형 전극의 상기 복수 라인을, 소정의 서브 필드에서의 어드레스 기간을 제어하고 또한 상기 비트 데이터를 같게 한 상태에서 구동하여 화상 표시를 행하도록 한 구성으로 한다.

5) 표시부의 화소 점등에 의해 화상 표시를 행하는 표시 방법이고, 입력 화상 신호를 입력 처리하는 입력 신호 처리 스텝과, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 스텝과, 상기 입력 신호 처리 스텝 및 상기 제어 스텝에 의해 형성한 출력에 기초하여 상기 표시부를 구동하는 구동 스텝을 구비하고, 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소 선택 시간을 단축한 상태에서 상기 표시부를 구동하고, 상기 입력 화상 신호에 대응한 화상을 상기 표시부에 표시하도록 한 구성으로 한다.

6) 표시부의 어드레스한 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 방법이고, 입력 화상 신호를 서브 필드 변환 등 처리하는 화상 신호 처리 스텝과, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 스텝과, 상기 화상 신호 처리 스텝 및 상기 제어 스텝으로 형성한 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 스텝을 구비하고, 소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 어드레스 기간을 단축한 상태에서 상기 표시부를 구동하고, 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 구성으로 한다.

7) 복수의 라인형으로 배열된 표시부의 화소를 어드레스하여 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 방법이고, 화상 신호를 입력 처리하는 스텝과, 상기 처리한 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 스텝과, 상기 라인의 복수의 라인에서 서브 필드 데이터의 비트 데이터가 갖추어지도록 제어하는 평활화 스텝과, 상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 스텝과, 상기 화상 신호 처리 스텝, 상기 평활화 스텝 및 상기 제어 스텝에 의해 형성한 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 스텝을 구비하고, 상기 표시부의 복수 라인을 소정의 서브 필드에서 어드레스 기간을 제어하고 또한 상기 비트 데이터를 같게 한 상태에서 구동하여 화상 표시를 행하는 구성으로 한다.

8) 표시부의 화소 점등에 의해 화상 표시를 행하는 표시 장치를 구동하기 위한 표시 장치 구동용 회로이고, 입력 화상 신호를 입력 처리하는 입력 신호 처리 회로와, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와, 상기 입력 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부를, 화소를 점등시키도록 구동하는 구동 회로를 구비하고, 상기 제어 회로가 상기 표시 해상도 정보를 제한하고, 상기 구동 회로에 의한 상기 표시부의 점등 화소 선택 시간을 단축하도록 한 구성으로 한다.

9) 표시부를 어드레스한 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치를 구동하기 위한 표시 장치 구동용 회로이고, 입력 화상 신호를 서브 필드 변환 등 처리하는 화상 신호 처리 회로와, 상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와, 상기 화상 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 회로를 구비하고, 상기 제어 회로에 의해 소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 상기 구동 회로에 의한 상기 표시부의 어드레스 기간을 단축하도록 한 구성으로 한다.

10) 표시부를 어드레스한 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치를 구동하기 위한 표시 장치 구동용 회로이고, 입력 화상 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 회로와, 상기 표시부의 복수 라인에서 서브 필드 데이터의 비트 데이터가 갖추어지도록 제어하는 평활화 회로와, 상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 회로와, 상기 화상 신호 처리 회로, 상기 평활화 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 회로를 구비하고, 상기 표시부의 상기 복수 라인의 구동용 출력으로서, 소정의 서브 필드에서의 어드레스 기간이 제어되며 또한 상기 비트 데이터가 갖추어진 구동용 출력이 얻어지도록 한 구성으로 한다.

도 1은 플라즈마 디스플레이의 방전 셀과 전극 배치의 모식도.

도 2는 종래 기술에 따른 어드레스 기간에서의 전극 인가 전압의 설명도.

도 3은 종래 기술에 따른 필드 구성예를 나타내는 도면.

도 4는 본 발명의 제1 실시 형태에 따른 필드 구성예를 나타내는 도면.

도 5는 본 발명의 제1 실시 형태에 따른 어드레스 기간에서의 전극 인가 전압의 설명도.

도 6은 본 발명의 제2 실시 형태에 따른 필드 구성예를 나타내는 도면.

도 7은 본 발명의 제3 실시 형태에 따른 필드 구성예를 나타내는 도면.

도 8은 본 발명의 제4 실시 형태에 따른 필드 구성예를 나타내는 도면.

도 9는 본 발명의 제4 실시 형태에 따른 어드레스 기간에서의 전극 인가 전압을 나타낸 도면.

도 10은 본 발명의 각 실시 형태에 따른 서브 필드 구성을 적용한 표시 장치의 구성예의 블록도.

도 11은 도 10의 평활화 회로의 구성예의 블록도.

도 12는 본 발명의 각 실시 형태에 따른 어드레스 기간에서의 전극 인가 전압의 다른 예를 나타내는 도면.

도 13은 본 발명에서의 어드레스 기간을 단축화한 경우의 표시 모드 설명도.

도 14는 인터레이스 표시를 행하는 플라즈마 디스플레이의 홀수 필드 표시 시의 방전 셀과 전극의 배치 모식도.

도 15는 인터레이스 표시를 행하는 플라즈마 디스플레이의 짝수 필드 표시 시의 방전 셀과 전극의 배치 모식도.

도 16은 도 11에 나타내는 처리 회로(202)의 동작 설명도.

도 17은 도 11에 나타내는 처리 회로(202)의 구성예의 블럭도.

도 18은 처리 회로(202)의 다른 구성예의 블록도이다.

＜도면의 주요 부분에 대한 부호의 설명＞

2 : 서브 프레임 변환 회로

3 : 서브 필드 순차 변환 회로

4 : 구동 회로

5 : 표시 패널

6 : 제어 회로

10 : 리세트 기간

20 : 어드레스 기간

21, 22 : 시간 단축된 어드레스 제어 기간

31-34 : 서스테인 기간

200 : 제어 비트 평활화 회로

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다.

도 1은 일반적인 AC형 3 전극 방식 플라즈마 디스플레이의 방전 셀과 전극의 배치를 모식적으로 나타낸 것이다.

도 1에서 참조 번호 5101, 5102, 5103, 5104는 X 서스테인 전극, 참조 번호 5201, 5202, 5203, 5204는 Y 서스테인 전극, 참조 번호 5300, 5301은 어드레스 전극이다. 각 어드레스 전극(5300, 5301)은 배면판 상에 형성되며 X 서스테인 전극(5101 ∼ 5104) 및 Y 서스테인 전극(5201 ∼ 5204)은 전면판 상에 형성되어 있으며, X 서스테인 전극 및 Y 서스테인 전극의 전극쌍과 어드레스 전극의 교점에 화소가 형성된다. 이들 전극 간의 방전에 의해 도 1에 도시한 바와 같이, 패널 상에 화소(5410, 5411, 5420, 5421, 5430, 5431, 5440, 5441)가 형성된다.

도 2는 종래 기술에 따른 어드레스 기간에서의 Y 서스테인 전극(5201 ∼ 5204) 및 어드레스 전극(5300 ∼ 5301)의 인가 전압의 도면이다.

도 2에 도시한 바와 같이, 스캔 펄스는 Y1 서스테인 전극(5201), Y2 서스테인 전극(5202), Y3 서스테인 전극(5203), Y4 서스테인 전극(5204)의 순서로 인가되며, 라인마다 점등·비점등을 제어하는 어드레스 펄스는 A0 어드레스 전극(5300), A1 어드레스 전극(5301)에 인가된다.

여기서, 시각 T1에서는 Y1 서스테인 전극(5201)에 스캔 펄스가 인가되어 있으므로 제1 라인의 화소(5410, 5411)의 점등·비점등이 제어된다. 이 예에서는 A0 어드레스 전극(5300) 및 A1 어드레스 전극(5301)에는 모두 어드레스 전압이 인가되어 있으므로, A0 어드레스 전극-Y1 서스테인 전극 간 및 A1 어드레스 전극일 Y1 서스테인 전극 간에서 어드레스 방전이 생기고, 이에 따라 벽전하가 형성되어 뒤에 계속되는 서스테인 기간에서의 발광이 가능해진다. 이후, 시각 T2에서는 제2 라인의 화소(5420, 5421), 시각 T3에서는 제3 라인의 화소(5430, 5431), 시각 T4에서 화소(5440, 5441)의 각각의 점등·비점등을 제어하는 어드레스 처리가 각각 행해진다. 이러한 라인마다의 어드레스 처리에 의해 셀 내의 벽전하가 형성되며 서스테인 기간에서의 발광을 제어한다.

도 3은 종래 기술의 설명도이며, 1 필드가 3개인 서브 필드(SF1, SF2, SF3)로부터 구성된 필드 구성예를 나타낸다.

도 3에서 참조 번호 10은 각 서브 필드에서 방전 셀의 상태를 초기화하기 위한 리세트 기간, 참조 번호 20은 각 서브 필드에서 각 화소의 점등·비점등을 제어하는 어드레스 기간, 참조 번호 31, 32, 33은 각각의 서브 필드에서의 발광량을 결정하는 서스테인 기간이다. 이 서스테인 기간(31, 32, 33)에서는 어드레스 기간(20)에서 벽 전하가 형성된 방전 셀에 대하여, 서스테인 펄스수에 따른 발광이 행해진다. 서브 필드 방식에서는 계조 표현을 위하여 각 서브 필드 SF1 ∼ SF3에는 각각에 대응한 발광량이 할당되고 있다. 도 3의 예에서는 각 서브 필드 SF1 ∼ SF3의 서스테인 기간(31, 32, 33)에서의 서스테인 펄스수는 각 서브 필드의 발광량에 비례하여 개략 4 : 2 : 1이 되도록 되어 있다. 이에 따라 서브 필드 SF1 ∼ SF3 모두가 발광하지 않은 계조 0에서부터, 모든 서브 필드 SF1 ∼ SF3이 발광하는 계조7(=3+2+1)까지의 계조를 표현할 수 있다. 여기서 표시 가능한 최대 휘도(계조 7)는 서브 필드 SF1 ∼ SF3의 각 서스테인 기간(31, 32, 33)에서의 서스테인 펄스수의 합계에서 결정되기 때문에, 1 필드 내의 어드레스 기간(20) 등의 발광에 기여하지 않은 시간이 길어지면, 휘도를 충분하게 확보할 수 없으며, 이 때문에 양호한 화질을 얻을 수 없게 된다. 또한, 어드레스 기간(20_으로서는 표시 라인수에 비례한 시간 길이가 1서브 필드당 1개 필요하다. 이 때문에, 고해상도의 표시 패널을 실현하고자 하는 경우에는 충분한 서브 필드수를 확보할 수 없으며, 이 때문에 표시 계조수가 부족하거나 휘도가 저하하여 화질이 열화하게 된다.

도 4는 본 발명의 제1 실시 형태에 관하여 도 3에 도시한 종래의 프레임 구성에 비하여, 발광량이 작은 하위 서브 필드 SF3의 어드레스 기간을 반으로 설정한 경우의 필드 구성예의 도면이다.

도 4에서, 참조 번호 21은 하위 서브 필드 SF3의 어드레스 기간이 도 3의 경우의 반으로 되어 있다.

도 4에서 서브 필드 SF1, SF2에서는 도 3에 도시하는 경우와 마찬가지로, 리세트 기간(10)에서 방전 셀이 초기화되며, 어드레스 기간(20)에서 라인마다 점등·비점등 화소가 선택된다. 서스테인 기간(31, 32)에서는 어드레스 기간(20)에서 선택된 화소를 각각의 발광량에 따라서 발광시킨다. 서브 필드 SF3에서는 리세트 기간(10)에 계속되는 어드레스 기간(21)에서는, 인접하는 2 라인을 동시에 어드레스 처리함으로써 1 라인당 반의 시간에 어드레스 제어 처리를 행할 수 있다.

도 5는 본 실시 형태에 따른 설명도이고, 어드레스 기간에서의 Y 서스테인 전극(5201 ∼ 5204) 및 어드레스 전극(5300 ∼ 5301)의 인가 전압을 나타낸 도면이다.

도 5에 도시한 바와 같이, Y1 서스테인 전극(5201) 및 Y2 서스테인 전극(5202)은 동시에 스캔 펄스가 인가됨으로써, 2 라인 동시에 동일 데이터에 의해 어드레스 처리가 행해진다. Y1 서스테인 전극(5201), Y2 서스테인 전극(5202)에 이어서, Y3 서스테인 전극(5203) 및 Y4 서스테인 전극(5204)이 동시에 어드레스 처리된다. 이와 같이 2 라인씩 동시에 스캔 펄스를 인가하여 어드레스 처리를 행함으로써, 1 화면의 총 라인의 스캔에 요하는 시간을 반으로 단축할 수 있다.

또, 도 5에 도시하는 예에서는 2 라인 동시의 어드레스 처리로 하였지만, 2 라인에 한하지 않고, 3 라인 혹은 4 라인 동시의 처리로서도 좋으며, 이 때 필요한 어드레스 시간은 1/3 혹은 1/4이 된다. 또한, 이 어드레스 시간의 단축화 처리는 가장 발광량이 작은 최하위 서브 필드 SF3에만 한하지 않고, 서브 필드 SF2 또는 서브 필드 SF2와 서브 필드 SF3의 양쪽에서 행하는 것이어도 좋다. 또한, 예를 들면, 서브 필드 SF2에서는 2 라인 동시 어드레스를 행하여 어드레스 처리 기간을 1/2로 하고, 서브 필드 SF3에서는 3 라인 동시 어드레스를 행하여 어드레스 처리 기간을 1/3로 하는 구성으로 하여도 좋다. 이러한 처리에 의해, 발광량이 작은 하위 서브 필드의 수직 해상도 정보는 잃게 되지만, 화상 평탄부가 매끄러운 표시는 문제 없이 표시할 수 있으며 또한 발광량의 큰 상위 서브 필드에 의해 엣지부의 신호는 재현되기 때문에, 거의 화질 열화가 없는 상태에서 고휘도의 화상을 표시 가능하다.

이와 같이, 본 실시 형태에 따르면 특정한 서브 필드에서의 어드레스 제어 데이터수를 줄임으로써, 1 필드 내의 직접 발광에 기여하지 않은 어드레스 기간을 단축하고, 그 단축분을 서스테인 기간(31, 32, 33)쪽 외에 상기 기간을 연장하여 고휘도화하거나 또는 상기 단축분으로 서브 필드수를 증가시켜서 고화질화로 하거나 하는 것이 가능해진다.

또한, 본 실시 형태에 따르면 인접하는 2 라인이 동일한 데이터에서 어드레스 처리되지만, 인접 화소 간에서는 화상의 상관성에 의해 유사한 데이터가 되기 쉽고 또한 발광량이 작은 서브 필드 SF3에 대하여 행하기 때문에, 거의 화질을 열화시키지 않고 어드레스 처리 시간을 단축할 수 있다.

도 6은 본 발명의 제2 실시 형태의 설명도이며, 도 3에 도시한 종래의 프레임 구성에 비하여, 서브 필드 SF4를 가입하고, 서브 필드 SF1 ∼ SF4 중 발광량이 적은 하위 서브 필드 SF3 ∼ SF4의 어드레스 기간을 반으로 한 경우의 필드 구성예를 나타낸다.

도 6에서, 참조 번호 21은 서브 필드 SF3, SF4의 어드레스 기간이며, 도 3에 도시한 것의 반으로 하고 있다. 참조 번호 34는 서브 필드 SF4의 서스테인 기간이다. 그 외 도 3에 도시한 동일 부호에 대응한다.

도 6에서, 서브 필드 SF1, SF2에서는 도 3의 경우와 마찬가지로, 리세트 기간(10)에서 방전 셀을 초기화하고, 어드레스 기간(20)에서 라인마다 점등·비점등 화소의 선택 처리를 행한다. 서스테인 기간(31, 32)에서는 어드레스 기간에 선택한 화소를 각각의 발광량에 따라서 발광시킨다. 서브 필드 SF3에서는 리세트 기간 10에 계속되는 어드레스 기간(21)에서는 2 라인 동시에 어드레스 처리를 행함으로써 반 정도의 시간으로 어드레스 처리를 행하고, 2 라인씩 같은 데이터에 의해 점등·비점등의 제어를 행한다. 이것에 계속되는 서스테인 기간(33)에서는 어드레스 처리에서 선택한 라인의 발광을 행한다. 또한, 서브 필드 SF4도 마찬가지로 리세트 기간(10)에 계속되는 어드레스 기간(21)에서는 2 라인 동시에 어드레스 처리를 행함으로써 반 정도의 시간으로 어드레스 제어 처리를 행하고, 서스테인 기간(34)에서 어드레스 처리에서 선택한 셀을 발광시킨다.

이와 같이, 본 도 6 실시 형태에 따르면 서브 필드 SF3, SF4의 어드레스 기간(21)을 반 정도의 시간으로 함으로써, 1 필드 기간 내에 4개의 서브 필드 SF1 ∼ SF4를 구성할 수 있으며, 서스테인 기간(31, 32, 33, 34)의 발광 비율을 8 : 4 : 2 : 1로 설정함으로써 16 계조의 표시를 행할 수 있다. 또, 본 실시 형태에서는 서브 필드 SF4의 어드레스 기간이 새롭게 증가하지만, 서브 필드 SF3, SF4의 어드레스 기간을 반으로 하기 위하여 1 필드 기간 내의 모든 서브 필드 SF1 ∼ SF4의 어드레스 기간의 합계는 도 3에 도시한 종래의 구성과 거의 같게 할 수 있다. 이에 따라, 종래의 방식과 거의 같은 휘도를 유지한 상태에서, 표시 계조수를 증가시킬 수 있으며 고화질 화상을 표시할 수 있다.

도 7은 본 발명의 제3 실시 형태에 관한 것으로, 도 3의 종래의 프레임 구성과 비교하여, 서브 필드 SF4를 가입하고, 최하위의 서브 필드 SF4를 제외하는 하위의 서브 필드 SF2 ∼ SF3의 어드레스 기간을 반으로 한 필드 구성예를 나타내는 도면이다. 참조 번호 21은 서브 필드 SF2, SF3의 어드레스 기간, 참조 번호 34는 서브 필드 SF4의 서스테인 기간 이다. 그 외의 구성은 도 3의 구성에 대응한다.

본 제3 실시 형태에서는 도 7에 도시한 바와 같이, 서브 필드 SF1과 서브 필드 SF4에서는 모든 라인에 대하여 어드레스 처리를 행하고, 서브 필드 SF2, SF3에서는 2 라인씩 동일 데이터로 어드레스 처리를 행한다.

본 제3 실시 형태에 따르면, 서브 필드 SF2, SF3의 어드레스 기간(21)은 통상의 어드레스 기간(20)의 약 반 정도가 되며, 상기 제2 실시 형태와 마찬가지로 1 필드 기간 내의 총 어드레스 기간은 도 3에 도시하는 종래 기술의 3서브 필드의 구성과 거의 같게 할 수 있다. 이 때문에, 종래와 거의 같은 휘도를 유지한 상태에서, 표시 계조수를 증가시킬 수 있다.

또한, 본 제3 실시 형태는 상기 제2 실시 형태와 비교하여, 최하위 서브 필드SF4가 라인마다 점등·비점등을 제어할 수 있으므로, 디서나 오차 확산 방식과 같은 의사 중간 계조 표현과 병용했을 때의 화질 방해를 저감시킬 수 있다. 디서나 오차 확산 방식과는 최소한 계조 스텝을 ON·OFF시킴으로써 평균적인 휘도를 의사적으로 표현하는 것이며, 예를 들면, 최소 계조 스텝을 1로 한 경우에 이 최소 스텝을 교대로 ON·OFF 시킴으로써 의사적으로 0.5의 계조를 표현하고, 이 ON·OFF의 비율을 바꿈으로써 미세한 중간 계조를 표현하고자 할 수 있는 것이다. 이 의사 중간 계조를 적용함으로써, 실제의 표시 계조보다 많은 계조가 의사적으로 표현 가능해지지만, 최소 스텝 계조의 ON·OFF 패턴이 입상성의 노이즈로서 눈에 띈다는 결점이 있다. 서브 필드 방식에 기초하는 계조 표현에서는 이 최소 스텝 계조는 최하위 서브 필드의 발광량에 상당한다. 또한 플라즈마 디스플레이 등에서는 종래의 CRT와 같은 감마 특성을 갖지 않기 때문에, 저휘도측의 표시 계조가 대략적으로 되는 경향이 있다. 그 때문에, 의사 중간 계조를 적용했을 때에는 흑 레벨과 최하위 서브 필드가 ON 하는 최소 스텝 계조 간의 계조를 의사적으로 표현하고자 했을 때 생기는 입상성 노이즈에 의한 방해가 눈에 띄기 쉽다. 상기한 제1 및 제2 실시 형태에서는, 각각의 최하위 서브 필드 SF3, SF4는 2 라인 동일 데이터로 제어되고 있기 때문에, 이 입상성 노이즈의 알맹이가 커져서 화질 열화의 요인이 되지만, 본 제3 실시 형태에서는, 최하위 서브 필드 SF4는 1도트마다 제어할 수 있기 때문에, 입상성 노이즈에 의한 방해를 낮게 억제할 수 있다.

일반 자연 화상을 대상으로 한 경우, 인접 화소의 차분 정보의 진폭 발생 분포는 라플라스 분포가 되는 것이 알려져 있다. 이것은 제로 근방의 진폭이 작은 차분 정보의 발생 빈도가 매우 높고, 진폭이 큰 차분 정보의 발생 빈도는 낮다고 하는 특징을 가지고 있다. 즉, 상하가 인접하는 2개의 화소에 주목한 경우에는 2개의 차분이 제로(동일 레벨)나 또는 근소한 차인 경우가 많은 것을 나타내고 있다. 상기 제1, 제2 실시 형태에서는 각각의 최하위 서브 필드 SF3, SF4를 2 라인 동일 데이터로 발광 제어하기 때문에, 2개의 차분이 제로(동일 레벨)인 경우에는 화질 열화가 없는 상태에서 화상 표시가 가능하다. 이에 대하여, 본 제3 실시 형태에서는 진폭이 작은 최하위 서브 필드 SF4를 라인 단위에서 독립 제어하기 때문에, 2개의 화소의 차분이 제로(동일 레벨)인 경우 외에 계조가 최소 스텝 이내인 경우에도 화질 열화가 없는 상태에서 화상 표시를 할 수 있다.

이와 같이, 본 제3 실시 형태에 따르면, 최하위 서브 필드 SF4를 포함시킨 하위 서브 필드 SF2, SF3을 독립적으로 제어함으로써, 발생 빈도가 매우 높은 인접 화소차분이 작은 영역에서의 화질 열화를 저감시킬 수 있다.

또한, 본 제3 실시 형태에서는 발생 빈도는 낮지만 정보량이 많은 엣지부의 신호는 최상위 서브 필드를 포함하는 상위 서브 필드를 라인마다 독립적으로 제어함으로써 정확하게 표현하므로, 전체로서 어드레스 기간을 단축한 것에 의한 화질 열화를 보다 적게 할 수 있다. 이것을 고계조 표현인 경우에 적용하면 예를 들면, 256 계조 표현이 가능한 128 : 64 : 32 : 16 : 8 : 4 : 2 : 1의 발광 비율을 갖는 SF1 ∼ SF8의 8개의 서브 필드에서 SF5, SF6의 2개의 서브 필드를 2 라인 동일 데이터에 의해 표시하고, 남은 최하위 서브 필드를 포함시킨 하위 서브 필드 SF7, SF8 및 최상위 서브 필드를 포함하는 상위 서브 필드 SF1, SF2, SF3, SF4는 종래와 마찬가지로 라인마다 어드레스 제어를 행하는 구성이라고 하면 좋다. 혹은 SF4, SF5, SF6의 어드레스 기간을 단축화하는 구성이나 SF5, SF6, SF7의 어드레스 기간을 단축화하는 구성이어도 좋다.

또한, 본 실시 형태의 응용예로서 필요에 따라, 어드레스 기간을 전혀 단축하지 않은 고해상도·저휘도의 표시 모드와, 보다 많은 서브 필드에 대하여 어드레스 기간을 단축화한 저해상도·고휘도의 표시 모드를 전환하는 구성도 있다. 예를 들면, 컴퓨터 등의 모니터로서 사용하는 경우에는 어드레스 기간을 전혀 단축화하지 않은 고해상도 표시의 모드로 하고, 비디오 신호의 표시인 경우에는 서브 필드 SF1 ∼ SF8의 8개의 서브 필드 중 2개의 서브 필드 SF5, SF6을 2 라인 동일 데이터에 의해 표시시키는 고휘도 표시의 모드로 전환한다.

또한, 표시 장치가 놓여지고 있는 주변의 휘도나 사용자 설정, 화상 신호의 레벨 등에 따라, 예를 들면, 어드레스 기간을 단축화하는 서브 필드수를 3개 이상으로 하여 휘도 조정 범위를 확대하는 구성으로 하여도 좋다.

도 8은 본 발명의 제4 실시 형태의 설명도이고, 서브 필드 SF1 ∼ SF4 중 최하위의 서브 필드 SF4를 제외하는 하위의 서브 필드 SF2, SF3의 어드레스 기간을 반으로 함과 함께, 그 서스테인 기간의 발광 비율을 동일하게 한 필드 구성을 나타낸다. 참조 번호 21은 서브 필드 SF2의 제1 위상으로 데이터 추출을 행하여 단축화한 어드레스 기간, 참조 번호 22는 서브 필드 SF3의 제2 위상으로 데이터 추출을 행하여 단축화한 어드레스 기간, 참조 번호 32, 33은 서로 동일한 발광 비율을 갖는 서브 필드 SF2, SF3의 서스테인 기간, 참조 번호 34는 서브 필드 SF4의 서스테인 기간이다.

본 제4 실시 형태에서는 각 서브 필드 SF1 ∼ SF4의 발광 비율을 1 : 2 : 4 : ……와 같은 2의 누승의 값은 아니고, 서브 필드 SF2와 서브 필드 SF3의 발광량을 같게 되도록한다. 구체적으로는, 예를 들면 4 : 2 : 2 : 1과 같은 발광량으로 한다. 2의 누승과 다른 발광 비율로 함으로써 동일 서브 필드수에서 표현 가능한 계조수는 감소하지만 서브 필드 방식에 고유의 의사 윤곽 방해를 저감할 수 있는 이점이 있다.

본 제4 실시 형태에서는 발광량이 같은 2개의 서브 필드 SF2, SF3에 대하여 어드레스 기간(21, 22)을 압축함과 함께, 서브 필드 SF2, SF3에서는 다른 위상으로 데이터를 추출하도록 하고 있다. 서브 필드 SF2의 어드레스 기간(21)에서는 도 5에 도시한 바와 같이, Y1 서스테인 전극과 Y2 서스테인 전극과 같은 스캔 펄스를 제공하여, 제1 라인과 제2 라인을 같은 데이터로 어드레스하고, Y3 서스테인 전극과 Y4 서스테인 전극에 동시에 스캔 펄스를 제공하여, 제3 라인과 제4 라인을 같은 데이터로 어드레스하지만, 서브 필드 SF3의 어드레스 기간(22)에서는 도 9에 도시한 바와 같이, Y2 서스테인 전극과 Y3 서스테인 전극과 같은 스캔 펄스를 제공하여, 제2 라인과 제3 라인을 같은 데이터로 어드레스하고, Y4 서스테인 전극과 Y5 서스테인 전극에 동시에 스캔 펄스를 제공하여, 제4 라인과 제5 라인을 같은 데이터로 어드레스한다. 이러한 구성에 의해, 예를 들면, Y2 서스테인 전극의 데이터에 대하여 Y1 서스테인 전극과 동일 데이터로 어드레스 처리하거나 Y3 서스테인 전극과 동일 데이터로 어드레스 처리할지의 선택이 가능해지며, 최적인 처리를 선택함으로써 어드레스 기간 단축에 따르는 화질 열화를 저감시킬 수 있다.

또한, 동일 쌍의 2 라인을 동일 데이터로 처리하는 방식으로는 2 라인의 데이터가 유사한 값이 되기 쉬우며, 이 때문에 라인 페어링이라고 불리는 방해가 발생할 가능성이 있지만, 본 제4 실시 형태에서는 동일 데이터로 처리하는 라인쌍이 2가지있기 때문에, 라인 페어링을 눈에 띄지 않도록 할 수 있다. 또, 이 라인 페어링을 저감하기 위하여, 상기 제2, 제3 실시 형태에서의 것과 같이 발광량이 다른 서브 필드의 경우에서도 추출하는 라인의 위상을 서로 바꾼 구성으로 하여도 좋다. 또한, 필드 단위로 추출하는 라인의 위상을 변화시키는 것이어도 좋다. 예를 들면, 홀수 필드와 짝수 필드에서 쌍이 되는 라인을 변화시키는 구성으로 하면 좋다.

이와 같이, 본 제4 실시 형태에 따르면 의사 윤곽 방해의 저감 효과를 유지한채로 어드레스 기간을 압축할 수 있으며, 고휘도 혹은 계조 특성이 우수한 표시 장치를 실현할 수 있다.

도 10은 상기 각 실시 형태에 따른 서브 필드 구성을 적용한 표시 장치의 구성예이다.

도 10에서, 참조 번호 101, 102, 103은 각각, R, G, B의 아날로그 화상 신호를 디지털 신호로 변환하는 A/D 변환 회로, 참조 번호 2는 A/D 변환된 2진의 디지털 신호를 서브 필드의 발광·비발광을 나타내는 서브 필드 데이터로 변환하는 서브 필드 변환 회로, 참조 번호 200은 서브 필드 변환 회로(2) 내에 설치되며, 어드레스 기간의 압축을 행하는 서브 필드에 대응하는 제어 비트의 평활화 처리를 행하는 제어 비트 평활화 회로, 참조 번호 3은 화소 단위로 나타내는 서브 필드 데이터를 서브 필드 단위의 면순차의 형태로 변환하는 서브 필드 순차 변환 회로, 참조 번호 301은 서브 필드 순차 변환 회로3 내에 설치된 비트 단위에서의 면순차를 실현하기 위한 프레임 메모리, 참조 번호 4는 서브 필드 단위의 면순차 형식으로 변환된 신호를 구동에 필요한 펄스를 추가 삽입하여, 표시 장치를 구동하기 위한 전압(혹은 전류)으로 변환하는 구동 회로, 참조 번호 5는 서브 필드 방식에 의해 계조 표현이 행해지는 표시 패널, 참조 번호 6은 입력 화상 신호의 타이밍 정보인 도트 클럭 CK, 수평 동기 신호 H, 수직동기 신호 V 등에서부터 각 블록에 필요한 제어 신호를 생성하기 위한 제어 회로이다.

여기서, 입력된 R, G, B의 각 신호는 A/D 변환 회로(101, 102, 103)에 의해 디지털 신호로 변환된다. 이 디지털 신호는 일반적인 2진수 표기에 기초한 것으로, 각 비트가 2의 누승의 양을 갖는다. 구체적으로는 b0, b1, ……, b6, b7의 8 비트의 신호에 양자화할 때에는, 최하위 비트 b0이 1의 양을 가지고, b1이 2, b2가 4, b3이 8, …… b7가 128의 각 양을 갖는다. 이들의 디지털 신호는 서브 필드 변환 회로(2)에서 서브 필드의 발광·비발광을 나타내는 서브 필드 데이터로 변환된다. 이 서브 필드 데이터는 표시를 행하는 서브 필드의 수에 대응한 비트수의 정보로 이루어지며, 8 서브 필드에 의해 표시를 행할 때는 S0, S1, ……, S7의 8 비트의 신호로 구성된다. 또한, 비트 S0은 선두의 서브 필드 SF1의 발광 기간에 그 화소가 발광했는지의 여부를 나타내고 있으며, 마찬가지로 S1, S2, …의 순서로 서브 필드 SF2, SF3의 발광·비발광에 대응한다.

제어 비트 평활화 회로(200)에서는 어드레스 기간의 압축을 행하는 서브 필드에 대응하는 제어 비트의 평활화 처리를 행한다. 즉, 2 라인 동시에 동일한 제어 비트로 어드레스를 행하기 위해서 쌍이 되는 1라인 상의 서브 필드 데이터 혹은 1 라인 하의 서브 필드 데이터로 해당하는 제어 비트가 동일 데이터가 되도록 변환한다. 또, 이 제어 비트 평활화 처리에 대해서는 후에 진술한다. 이 서브 필드 데이터는 서브 필드 순차 변환 회로(3)에 입력되며, 서브 필드 순차 변환 회로(3) 내에 설치된 프레임 메모리(301)에 화소 단위로 기록된다. 프레임 메모리(301)로부터의 판독은 서브 필드 단위에서 면순차로 행해진다. 즉, 서브 필드 SF1에서의 발광이 유무를 나타내는 비트 S0이 1 필드분 판독된 후, 서브 필드 SF2의 발광이 유무를 나타내는 비트 S1이 판독되며, 이후, S2, S3, … S7의 순서로 판독되며, 어드레스 데이터로서 출력됨으로써 각 서브 필드가 구성된다. 이 때, 어드레스 기간의 압축을 행하는 서브 필드에서는 2 라인에 1 라인이 추출되어 반 정도의 라인수의 데이터가 어드레스 데이터로서 판독된다. 이 후, 구동 회로(4)에서 표시 소자를 구동하는데 필요한 신호 변환, 펄스의 삽입 등이 행해지며, 매트릭스 디스플레이 패널(5)이 구동된다.

또, 어드레스 기간의 어드레스 데이터와 동시에 출력되는 스캔 펄스는 통상의 라인 단위로 어드레스 처리를 행하는 서브 필드에서는 도 2에 도시한 타이밍으로, 2 라인 동시에 어드레스 처리하여 제어 기간을 압축한 서브 필드에서는 도 5 또는 도 9에 도시한 타이밍으로 출력된다.

상기한 바와 같이 구성함으로써, 소정의 서브 필드의 어드레스 기간을 단축시킬 수 있으며, 종래에 비교하여 고휘도 혹은 고화질의 표시 장치를 실현할 수 있다.

또, 프레임 메모리(301)에는 모든 데이터가 기록되며 판독의 단계에서 어드레스 기간의 압축을 행할 때 2 라인당 1 라인이 추출되는 구성으로 하였지만, 기록 단계에서 추출되는 구성이어도 좋다. 이에 따라 메모리 용량을 저감화할 수 있고, 동일 용량의 메모리여도 보다 고해상도 혹은 다계조의 화상 표시를 행할 수 있다.

또한, 서브 필드수를 증가시키는 경우 혹은 2의 누승과 다른 발광량을 할당하여 의사 윤곽 방해 저감 처리를 행하는 경우 등에는 서브 필드 변환 회로(2)에서 입력 화상 신호 레벨로부터 서브 필드 발광 패턴에의 변환이 행해진다. 예를 들면, 8 비트로 입력되는 화상 신호를 10 서브 필드에서 표시하는 경우에는 8 비트의 입력 신호로부터 10 비트의 서브 필드 데이터로의 변환이 조합의 논리 회로 혹은 룩업 테이블 등에 의해 행해진다.

다음에, 도 11을 이용하여 제어 비트 평활화 회로(200)의 구성에 대하여 설명한다.

도 11에서, 참조 번호 201은 서브 필드 데이터를 1 라인 지연시키기 위한 라인 메모리, 참조 번호 202는 제어 신호 CB에 의해 2개의 입력 P1, P2를, 지정된 비트 데이터가 같아지도록 변환하여 출력 O1, O2로서 출력하는 처리 회로, 참조 번호 203은 처리 회로(202)의 출력 O1을 1 라인 지연시키기 위한 라인 메모리, 참조 번호 204는 라인 단위로 2개의 입력 a, b를 전환하여 출력하는 전환 회로이다.

여기서, 각 서브 필드의 발광·비발광을 비트 데이터에 대응시킨 서브 필드 데이터 S는 라인 메모리(201)와 처리 회로(202)의 입력 P1이 입력된다. 라인 메모리(201)에서 1 라인 지연한 서브 필드 데이터는 처리 회로(202)의 입력 P2에 입력되어 있다. 처리 회로(202)에서는 입력 P1로부터의 서브 필드 데이터와, 입력 P2로부터의 1 라인 지연한 서브 필드 데이터에 의해 현재의 라인과 1 라인 전의 상하에 인접하는 2개의 화소의 서브 필드 데이터에 대하여 소정의 비트 데이터가 같아지도록 변환이 행해진다. 이러한 변환 처리가 실시된 서브 필드 데이터는 출력 O1, O2로서 처리 회로(202)로부터 출력된다. 처리 회로(202)의 출력 O1, O2는 화면 상으로 수직으로 인접하는 화소의 서브 필드 데이터이기 때문에 출력 O1을 라인 메모리(203)로 1 라인 지연시켜서, 전환 회로(204)를 라인마다 전환하여 2 라인의 신호를 순차화함으로써, 소정의 비트 데이터가 2 라인에서 동일 값을 취하는 서브 필드 데이터 D로 변환할 수 있다.

또, 이 처리 회로(202)와 같은 비트 데이터가 되도록 처리하는 비트의 위치는 제어 신호 CB에 의해 결정되고 있으며, 어떤 서브 필드의 어드레스 기간을 단축화할지를 설정할 수 있게 되어 있다. 또한, 어드레스 기간의 단축을 전혀 행하지 않은 경우의 설정도 이 제어 신호 CB에 의해 행해지며, 이 때는 처리 회로(202)에서는 입력 P1은 그대로 출력 O1로서 출력되며, 입력 P2는 그대로 출력 O2로서 출력된다.

처리 회로(202)의 가장 간단한 구성은 입력 P1의 소정 비트 데이터를 그대로, 입력 P2의 동일 위치의 비트 데이터로서 출력하는 것이다. 이에 따라 양자의 비트 데이터를 같게 할 수 있다. 혹은 반대로, 입력 P2의 비트 데이터를 입력 P1의 동일 위치의 비트 데이터로서 출력하여도 좋다. 또한, 입력 신호와의 오차가 적어지도록 어느 하나 방법을 선택하는 것이어도 좋다. 이 이외의 구성이어도 제어 신호 CB에서 지정된 비트 데이터가 출력 O1, O2에서 같아지며 또한 변환에 따르는 입력 신호와의 차가 작아지도록 고려된 것이면 좋다. 이 때에, 필요에 따라서 제어 신호 CB에서 지정된 비트 이외의 신호를 변환에 따르는 입력 신호와의 차가 작아지도록 변경하는 구성이어도 좋다.

또, 상기한 각 실시 형태에서는 특정한 서브 필드의 어드레스 기간을 단축하기 때문에, 도 5 혹은 도 9에 도시한 바와 같이, 스캔 펄스를 2 라인 동시에 인가하여 동시에 2 라인의 어드레스 처리를 행하였지만, 이러한 처리를 실시함으로써 어드레스 기간의 단축은 가능해지지만, 어드레스 처리 시에 동시에 2 라인에서 방전이 발생하기 때문에, 어드레스 방전 전류의 피크치가 증가하게 되는 문제가 있다.

도 12는 이러한 문제를 피하기 위해서, Y1 서스테인 전극 및 Y2 서스테인 전극 혹은 Y3 서스테인 전극 및 Y4 서스테인 전극의 쌍이 되는 2개의 라인에 시간 적으로 어긋난 펄스를 인가하도록 한 것이다. 이와 같이 구성함으로써, 방전의 피크 전류의 증가를 억제할 수 있으며, 드라이버 회로의 소면적화·소형화 등의 경제적 효과가 있다. 이 경우에는, 통상의 어드레스 타이밍에 비교하여 기간 TD만큼 긴 시간의 어드레스 처리 주기가 되도록 하면 좋다. 혹은 Y2 서스테인 전극 및 Y4 서스테인 전극의 후반의 라인의 어드레스 방전은 Y1 서스테인 전극 및 Y3 서스테인 전극의 인접 화소 방전에 따르는 프라이밍 효과에 의해 방전 발생의 타이밍이 빨라지는 효과가 기대되기 때문에, 통상의 어드레스 처리 주기대로 후반 라인의 스캔 펄스폭이 좁아지도록 하여도 좋다. 이와 같이 구성함으로써, 종래에서처럼 방전 피크 전류로 어드레스 기간의 단축화를 실현할 수 있다. 도 12에서는 Y1 서스테인 전극과 Y2 서스테인 전극 및 Y3 서스테인 전극과 Y4 서스테인 전극을 2 라인씩 쌍으로 한 경우를 나타내고 있지만 2 라인에 한하지 않고 3 라인 혹은 4 라인 동시의 처리로 해도 좋으며, 이 때에도 어드레스 방전이 중복하여 발생하지 않도록 스캔 펄스를 타이밍을 변이되어 제공하도록 하면 좋다. 또한, Y2 서스테인 전극과 Y3 서스테인 전극 및 Y4 서스테인 전극과 Y5 서스테인 전극과 같이 쌍이 되는 라인이 어긋난 경우도 마찬가지이며, 후반의 라인의 스캔 펄스가 지연되어 인가되도록 하면 좋다.

다음에, 도 13에 본 발명의 표시 장치에서의 어드레스 기간을 전혀 단축하지 않은 고해상도·저휘도의 경우의 표시 모드와, 보다 많은 서브 필드에 대하여 어드레스 기간을 단축시키는 저해상도·고휘도인 경우의 표시 모드와의 관계를 나타낸다.

도 13에서 종축은 시간축을 나타내고 1 필드 기간 내를 어떠한 처리를 할당할지의 시간 배분을 나타내고 횡축은 최고 휘도의 설정치를 나타내고 이 최고 휘도의 설정 범위에 의해 서브 필드 SF1 ∼ SF4의 시간 배분이 A, B, C, D의 4개의 모드로 전환하는 모습을 나타낸다. 여기서, SF1, SF2, SF3, SF4는 각각의 서브 필드 SF1 ∼ SF4의 어드레스 기간을 나타내고, 사선으로 나타낸 영역은 1 필드 기간 내의 모든 서브 필드의 총 서스테인 펄스수의 비율을 나타내고 있다.

도 13에 도시한 바와 같이, 최고 휘도의 설정이 낮은 A 영역에서는 모든 서브 필드를 어드레스 기간의 단축화를 하지 않고 표시한다. 설정 휘도가 약간 높은 B 영역에서는 서브 필드 SF4의 어드레스 기간을 단축하고, 이에 의한 빈 시간을 서스테인 기간에 할당하여 고휘도를 실현하고 있다. 최고 휘도의 설정을 C 영역 및 D 영역에 증가시킨 경우에는 최하위 서브 필드 SF4 외에 서브 필드 SF3, 서브 필드 SF2의 어드레스 기간을 순차 1/2로 단축화하고, 설정 휘도를 실현하기 위한 서스테인 기간을 얻는 구성으로 되어 있다.

또, 이 예에서는 어드레스 기간을 1/2로 단축하는 경우를 나타내고 있지만, 이것을 1/3 혹은 1/4로 단축하는 것이어도 좋다. 또한, 일단 1/2로 단축한 후, 또한 서스테인 기간을 늘려서(확장하여) 휘도 향상을 도모하도록 1/3 혹은 1/4로 설정을 바꾸어도 좋다.

종래의 표시 장치에서는 어드레스 기간의 단축은 행하지 않기 때문에, 도 13에 도시하는 A에 해당하는 서스테인 기간·휘도밖에 사용할 수 없지만, 본 발명에서는 필요에 따라서 표시 해상도 정보를 B, C, D의 경우와 같이 제한하여 확장한 서스테인 기간으로 함으로써 고휘도화가 가능해진다.

또한, 본 발명에서는 사용 목적 등에 의해 한층 광범위한 휘도 설정이 가능해지며, 표시 장치가 놓여진 주변의 휘도나 사용자 설정, 화상 신호의 레벨에 따라서 설정할 수 있으며, 고화질로 고휘도의 표시 장치를 실현할 수 있다. 그 때문에, 그 만큼 고휘도를 필요로 하지 않지만 고해상도가 요구되는 컴퓨터 등의 모니터나 그만큼 해상도는 요구되지 않지만 신축성이 있는 고휘도로 표시가 요구되는 영화나 비디오 표시에 따라서 화상 내용이나 사용자의 목적에 알맞은 화질을 자유자재로 실현할 수 있다.

또, 상기한 각 실시 형태에서는, 전부 어드레스-서스테인 분리 방식에 관한 것이었지만, 어드레스와 서스테인의 시간이 필드 내에서 중첩되는 다중 구동 방식이어도, 어드레스 기간이 단축화됨으로써 마찬가지의 효과가 얻어진다.

또한, 인터레이스 형식의 입력 신호에 대하여, 필드마다 발광 라인의 위치를 변화시킴으로써 비월 주사 신호를 표시하는 특개평 9-160525 공보에 기재의 플라즈마 표시 장치에도 본 방식을 적용할 수 있다.

도 14 및 도 15는 인터레이스 표시를 행하는 플라즈마 디스플레이의 방전 셀과 전극의 배치를 모식적으로 나타낸 것으로, 도 14는 홀수 필드를 표시하는 경우, 도 15는 짝수 필드를 표시하는 경우를 나타내고 있다.

도 14, 도 15에서는 모두, 참조 번호 5101, 5102, 5103, 5104는 X 서스테인 전극, 참조 번호 5201, 5202, 5203, 5204는 Y 서스테인 전극, 참조 번호 5300, 5301 어드레스 전극을 나타낸다. 각 어드레스 전극(5300, 5301)은 배면판 상에 형성되며 X 서스테인 전극(5101 ∼ 5104) 및 Y 서스테인 전극(5201 ∼ 5204)은 전면판 상에 형성되어 있다.

비월 주사 표시를 실현하기 위하여, 홀수 필드를 표시할 때에는 도 14에 도시한 바와 같이 5201-5101, 5202-5102, 5203-5103의 Y 서스테인 전극-X 서스테인 전극 간에 방전 발광에 의한 화소가 형성된다. 또한, 짝수 필드를 표시할 때에는 도 15에 도시한 바와 같이 5101-5202, 5102-5203, 5103-5204의 X 서스테인 전극-Y 서스테인 전극 간에 방전 발광에 의한 화소가 형성된다. 이와 같이 인터레이스 신호의 홀수짝수의 필드에서 발광 화소의 위치가 어긋남으로써 비월 주사 표시를 실현하고 있다.

이 홀수 필드, 짝수 필드에서의 발광 화소의 위치 제어는 X 서스테인 전극, Y 서스테인 전극에 인가하는 서스테인 펄스의 위상에 의해 제어되는 것으로, 해당하는 서브 필드에서의 화소의 발광·비발광의 제어는 어드레스 전극(5300, 5301)과, Y 서스테인 전극(5201, 5202, 5203, 5204)과의 어드레스 방전에 의해서 제어되고 있다. 즉 홀수 필드, 짝수 필드 어느쪽의 경우도 화소(5410)의 발광·비발광의 제어는 Y 서스테인 전극(5201)과 어드레스 전극(5300)과의 어드레스 방전에 의해서 결정되며, 그 후의 서스테인 펄스의 인가 조건에 의해서 도 14에 도시하는 위치에서 화소가 형성될지, 도 15에 나타내는 위치에서 화소가 형성될지가 결정된다. 따라서 어드레스 기간의 동작은 짝수 필드 홀수 필드 모두, 도 2에 도시한 종래의 플라즈마 디스플레이와 마찬가지로, Y 전극에 순차 스캔 펄스가 인가되며 화소의 발광·비발광에 따라서 어드레스 전극 A0, A1을 제어한다.

따라서, 본 발명의 복수 라인을 동일 데이터에 의해 동시에 어드레스하고 어드레스 기간을 단축하는 기술은 종래의 플라즈마 디스플레이에도 적용 가능하다. 이 때는 인터레이스 형식으로 입력되는 필드 내에서 인접하는 복수 라인의 하위 SF 데이터를 공통화하게 되며, 1 프레임에 합성된 화상 신호에서는 수직 방향의 거리가 떨어져서 화상의 상관성은 낮아진다. 이 때문에, 종래의 순차 주사의 플라즈마 디스플레이와 비교하여, 동일 데이터로 하는 라인수를 2 라인 정도로 적게 하고, 또한 동일 데이터로 하는 서브 필드를 발광량이 작은 것에 제한함으로써, 화질의 열화를 눈에 띄지 않도록 할 수 있다.

다음에, 도 16, 도 17을 이용하여, 도 11의 제어 비트 평활화 회로(200) 내의 처리 회로(202)의 구성 및 동작에 대하여 설명한다.

도 16은 인접 2 라인의 신호이고 처리 회로(202)에 입력되는 신호 P1, P2의 화소 진폭과, 처리 출력 O1, O2의 화소 진폭을 모식적으로 나타낸 것이다.

입력 화소와의 변환에 의한 오차가 가장 적으며 또한 원하는 하위 비트를 인접하는 화소에서 공통으로 하기 위하여 입력 신호의 평균치 f0과, 차분에 기초하는 값 f1을 하기 수학식 1, 수학식 2에서 구한다.

다음에, f1의 하위 n 비트가 0이 되도록 변환(양자화)하고 f1'로 한다. 이 f1'를 이용하여 출력 신호 O1, O2를 하기의 수학식 3, 수학식 4에 따라 구해진다.

f1'의 하위 n 비트는 0이기 때문에, f0와 가산 혹은 감산하여 얻어지는 O1, O2의 하위 n 비트는 f0의 하위 n 비트가 그대로 같은 값으로 하여 출력된다. 즉, O1, O2의 하위 n 비트를 같은 데이터로 할 수 있다. 엄밀하게는 하위로부터 자리올림이나 자리내림이 없는 상태에서는 가산과 감산은 같은 결과(2를 법으로 하는 연산(modulus 2))이 되기 때문에, 하위 n+1 비트의 데이터를 O1, O2로 같게 하는 변환을 할 수 있다. 이 때의 출력 O1, O2의 평균치 (O1+O2)/2의 값은 항상 입력 P1, P2의 평균치 f0과 같아지며, 인접하는 2 라인 등 복수 라인의 평균 신호 레벨을 동일하게 유지할 수 있다. 또한, 하위 비트를 공통으로 함으로써 생기는 오차는 O1, O2 양자와 같게 (|f1-f1'|)씩 분산되기 때문에, 특정한 화소에 변환 오차가 집중하지 않고 입력 화상과 변환 후의 화상의 2승 평균 오차를 최소로 할 수 있다. 또, f1=f1'로 한 경우에는 오차없이 P1=O1, P2=O2가 되는 것은 분명하며, f1 내지 f1'로의 양자화 회로(207)에 의한 양자화 특성에 의해 하위 몇비트를 공통화할지가 결정된다.

다음에 도 17을 이용하여 처리 회로(202)의 구성에 대하여 설명한다.

도 17에서, 참조 번호 205, 208은 가산 회로, 참조 번호 206, 209는 감산 회로, 참조 번호 207은 외부로부터의 제어 신호 CB에 의해서 특성이 변화하는 양자화 회로, 참조 번호 202는 처리 회로이다. 처리 회로에 입력된 수직 방향으로 인접한 화소 P1, P2는 가산 회로(205)와 감산 회로(206)에 입력된다. 가산 회로(205)에서는 P1, P2의 가산을 행하고 수학식 1에 나타낸 바와 같이 평균치 f0이 산출된다. 감산 회로(206)에서는 P1-P2의 감산 처리를 행하고, 수학식 2에 나타낸 바와 같은 차분에 기초하는 값 f1이 구해진다. f1은 양자화 회로(207)에 입력되며 f1'로 변환된다. 양자화 회로(207)는 제어 신호 CB에 의해서 지정되는 하위의 비트가 "0"이 되도록 처리한다. 제어 신호 CB에 의해 원하는 하위 비트가 0으로 변환된 신호 f1'는 가산 회로(205)에서 생성된 f0와, 가산 회로(208)에서 가산되며, 변환 출력 O1로서 출력된다. 또한, 감산 회로(209)에서 f0 내지 f1'가 감산되어 변환 출력 O2로서 출력된다. 이상과 같은 구성에 의해, 화질 열화를 최소한으로 남기고, 더구나 2 라인의 하위 비트 데이터를 공통화할 수 있다. 또, 1/2의 연산 처리는 하위 비트를 잘라 버림으로써 실현 가능하기 위해서 도시는 하지 않았지만, 수학식 1, 수학식 2에 도시한 바와 같이, 가산 회로(205) 및 감산 회로(206)의 출력으로 1/2로 하는 형태라고 하면 좋다. 또한 연산 과정에서의 반올림 오차 등을 저감하기 위해서, 가산 회로(208), 감산 회로(209)의 출력부에서 1/2로 하는 형태여도 좋다. 또, 이 양자화 회로(207)의 양자화 특성은 제어 신호 CB에 의해 제어되고 있으며, 외부로부터의 CB의 설정에 의해 하위의 어느 비트 또는 몇개의 비트를 공통화하는지를 제어하는 것이 가능하다.

여기서 나타낸 2 라인의 평균 신호 레벨 f0은 화상의 수직 방향의 저주파 성분이며, 2 라인의 차분에 기초하는 값 f1은 수직 방향의 고주파 성분이라고 생각할 수 있다. 양자화 회로(207)에 의해 하위 비트에 상당하는 서브 필드에 대해서는 수직 방향의 고주파 성분 f1이 "0"이 되며, f0의 저주파 성분만으로 구성되게 된다. 이에 따라, 하위 서브 필드는 수직 해상도가 f0만인 저주파 성분으로 제한되며, 어드레스 기간의 데이터수를 추출하고 동일 데이터로 동시에 어드레스할 수 있다.

이상과 같이, 복수의 수직 주파수 성분으로 분할하고, 양자화의 수단에 의해 가감산하는 비트를 선택하고 재합성함으로써, 원하는 비트에 상당하는 특정한 서브 필드의 해상도 정보를 제한하고, 이에 따라 어드레스 기간을 단축화할 수 있게 된다. 이것이 본 발명의 특징이다.

이상은 인접하는 2 라인의 신호에 대한 처리이지만 또한 인접, 비인접을 막론하고 복수의 라인에서 하위 서브 필드에 상당하는 데이터를 공통화할 수 있게 된다.

이하에, 4 라인에 확장한 경우의 처리 회로(202)의 구성에 대하여 설명한다. 도 18은 4 라인에 확장한 경우의 처리 회로(202)의 구성예이다. 또, 도 11에 도시한 비트 평활화 회로(200)는 2 라인의 신호가 동시에 참조할 수 있도록 한 것이지만, 본 도 18에 도시하는 처리 회로(202)는 1 필드 내에서 연속하는 4개의 라인의 화소를 동시에 참조할 수 있는 비트 평활 회로(도시하지 않음)의 내부에 설치되고 있다.

도 18에서, 참조 번호 210은 수직 방향으로 연속하는 화소 P1, P2, P3, P4를 4개의 주파수 성분 f0, f1, f2, f3으로 변환하는 4차의 아다마르 변환 회로, 참조 번호 211은 f0, f1', f2', f3'의 4개의 주파수 성분으로부터 출력 화소 O1, O2, O3, O4에 역 변환을 행하는 4차의 아다마르역 변환 회로, 참조 번호 207은 주파수 성분 f1을 f1'로 변환하는 양자화 회로, 참조 번호 212는 주파수 성분 f2를 f2'로 변환하는 양자화 회로, 참조 번호 213은 주파수 성분 f3을 f3'로 변환하는 양자화 회로이다.

수직 방향으로 연속하는 화소 P1, P2, P3, P4는 아다마르 변환 회로(210)에서 f0, f1, f2, f3의 4개의 주파수 성분으로 분해된다. f0이 4개의 화소의 평균(직류 성분)이며, f1, f2, f3으로 높은 주파수 성분을 나타내고 있다. 이 후, f1, f2, f3은 각각 양자화 회로(207, 212, 213)에 입력되며, 제어 신호 CB에 의해 정해진 양자화 특성에 의해 양자화가 행해진다. 도 18에 도시한 예에서는 f1'의 하위 2 비트가 "0"이 되도록 f2', f3'의 하위 4 비트가 "0"이 되도록 양자화된다.

아다마르역 변환 회로(211)에서는 이들의 주파수 성분 f0 및 양자화된 f1', f2', f3'로부터 출력 화소를 생성하여 출력한다.

아다마르역 변환 회로(211)에 의한 출력 화소 O1, O2, O3, O4의 출력 연산 과정은 이하의 수학식 5 ∼ 수학식 8로 나타낸다.

도 18에 도시한 구성에서는, f2에 대한 양자화 회로(212)와 f3에 대한 양자화 회로(213)의 양자화 회로(213)의 양자화 특성은 같게 설정되어 있으며, f2', f3' 모두 하위 4 비트가 0이 되도록 변환된다. 이에 따라 (f2'+f3') 및 (f2'-f3')의 연산 결과도 하위 4 비트가 "0"이 된다. 또한, f1'는 하위 2 비트가 "0"이 되도록 변환되고 있다. 이들의 조건으로부터, 출력 화소 O1 ∼ O4는 f0과 f1', (f2'+f3') 혹은 (f2'-f3')의 가감산에 의해 산출되기 때문에, 적어도 하위 2 비트는 f0의 하위 2 비트의 값이 그대로 출력되며 4개의 화소에서 하위 2 비트의 데이터가 같아진다.

다음에 O1과 O2를 비교하면, (f0+f1')로부터 하위 4 비트 "0"인 (f2'+f3')를 가산 혹은 감산한 것이니기 때문에, 하위의 4 비트 외에, 하위 비트로부터의 자리올림, 자리내림이 발생하지 않은 가감산이 되는 하위 5 비트째까지가 동일한 데이터가 된다. 마찬가지로 O3과 O4를 비교하면 (f0-f1')로부터 하위 4 비트 "0"인 (f2'-f3')를 가산 혹은 감산한 것이므로 하위의 4 비트 외에, 하위 비트로부터의 자리올림, 자리내림이 발생하지 않은 가감산이 되는 하위 5 비트째까지가 동일한 데이터가 된다. 즉, 도 18에 도시하는 양자화 특성의 설정에 의해 하위 5 비트로부터 하위 3 비트까지는 O1과 O2, O3과 O4의 2 라인 단위로 같은 데이터가 되며, 하위 2 비트와 하위 1 비트는 O1 ∼ O4까지 전부 같은 데이터로 할 수 있다.

이상과 같은 처리에 의해, 하위 2 비트에 상당하는 2개의 서브 필드는 동일 데이터에 의한 4 라인 동시 어드레스, 하위 5 비트로부터 3 비트까지 상당하는 3개의 서브 필드에서는 동일 데이터에 의한 2 라인 동시 어드레스를 행할 수 있다. 이에 따라, 하위의 5비트 ∼ 3비트에 상당하는 서브 필드의 어드레스 기간을 1/2로, 하위 2 비트, 1 비트의 어드레스 기간을 1/4로 단축할 수 있다.

또, 입출력의 진폭 레인지를 같게 하기 위해서는 1/4의 연산 처리가 필요하지만, 도 17에서 도시한 구성예와 마찬가지로 연산 데이터의 유효 비트의 설정에 의해 특수한 하드웨어없이 실현할 수 있기 때문에 생략하고 있다. 이를 위한 구성으로서는, 직교 변환 회로(210)의 출력단으로f0 ∼ f3을 1/4로 하는 구성이어도 좋으며 또는 출력 화소 O1 ∼ O4의 진폭을 1/4로 하는 구성이어도 좋다.

도 17, 도 18에 도시한 처리 기술은 직교 변환(아다마르 변환)을 이용한 화상 데이터의 압축·복호(압축된 신호를 신장 처리하는 것)의 과정과 일치하고 있으며, 직류 성분(f0)에 비교하여 고주파 성분(f2, f3)만큼 대략적으로 양자화하는 수법과 유사하다. 즉 종래에서부터의 화상 압축으로 축적된 양자화 비트 배분의 노하우를 적용하고 화질 열화가 거의 눈에 띄지 않도록 변환할 수 있다.

또한, 직교 변환을 이용한 화상 압축 방식에 의해 압축되며, 기록 전송된 화상 신호를 다시 복호하여 표시하는 경우에는 미리 어드레스 기간의 압축 처리를 행하는 것으로 누락하는 정보가 압축 전송의 과정에서 저감되기 때문에, 실질적으로 화질 열화가 적은 표시를 실현할 수 있다.

이상과 같이 입력 신호를 복수의 해상도 정보로 분할하고 특정한 서브 필드의 해상도 정보를 제한함으로써 어드레스 기간을 단축할 수 있다.

이상과 같이 4개의 수직 주파수 성분으로 분할하고, 양자화 수단에 의해 가감산하는 비트를 선택하고, 재합성함으로써 원하는 비트에 상당하는 특정한 해상도 정보를 제한할 수 있으며 이것에 의해서 어드레스 제어 기간을 단축할 수 있다. 또한, 제한하는 서브 필드나 해상도의 제한 범위는 제어 신호 CB에 의해서 각 주파수 성분의 양자화 특성을 변화시키는 것으로 제어할 수 있다.

이 때, 복수로 분할된 주파수 성분으로부터의 화소의 재 합성은 수학식 3, 수학식 4 및 수학식 5 ∼ 수학식 8에 도시한 바와 같이, 계수가 "1"과 "-1"의 선형 결합에 의해서 이루어질 수 있다. 이에 따라, 양자화 수단에 의해 선택한 비트가 직접 출력 화소에 반영되며, 소망 비트에 상당하는 특정한 서브 필드의 해상도 정보를 제한하는 것이 용이해진다. 또, 실제로는 입출력의 진폭 레인지를 같이 하기 위하여 1/2 또는 1/4과 같은 계수가 걸리기 때문에, 출력 화소의 합성이 각 주파수 성분의 계수가 "K", "-K"의 2종류의 선형 결합이면, 양자화 특성의 설정에 의해 소망 비트에 상당하는 특정한 서브 필드의 해상도 정보의 제한 설정이 용이해진다. 따라서, 상기 아다마르 변환에 한하지 않고 2종의 계수 "K", "-K"에 의한 선형 결합이면 다른 직교 변환이어도 좋다.

본 발명에 따르면, 필요한 휘도에 따라서 어드레스 기간을 단축하고 이 시간을 휘도· 계조·의사 윤곽 등의 화질의 개선에 할당할 수 있다.

또한, 발광량이 비교적 작은 하위 서브 필드에 대하여 데이터수를 추출하여 표시함으로써 화질 열화를 저감시킬 수 있다.

또한, 가장 발광량이 작은 서브 필드를 제외한 하위 서브 필드에 대하여 데이터수를 추출하여 표시하도록 구성함으로써 디서나 오차 확산 처리 등의 의사 중간 계조 표현을 행할 수 있다.

또한, 고휘도 표시를 실현하는 경우에는 보다 많은 서브 필드에 대하여 데이터수를 추출하여 서스테인 기간을 많이 할당하여 표시하고 또한 저휘도 고정밀한 표시를 행하는 경우에는 데이터 추출을 행하는 서브 필드를 줄이거나 또는 상기 서브 필드를 완전히 없앰으로써, 화상 내용이나 사용자의 목적에 알맞은 화질로 할 수 있다.

또한, 입력 화상 신호를 수직 주파수 성분으로 분할하고, 표시 해상도 정보를 제한하여 점등 화소를 제어하는 시간을 짧게 함으로써, 화질 열화의 눈에 띄기 어려운 고화질인 표시를 실현할 수 있다.

본 발명은 그 정신 또는 주요한 특징으로부터 일탈하지 않고, 상기 실시예의 다른 형태에서도 실시하는 것이 가능하다. 따라서, 상기 실시예는 모든 점에서 본 발명의 단순한 일 예시에 지나지 않으며 한정적으로 하면 안된다. 본 발명의 범위는 특허 청구의 범위에 의해서 기재되고 있다. 또한, 이 특허 청구의 범위의 균등 범위에 속하는 변형이나 변경은 전부 본 발명의 범위 내이다.

Claims

표시부의 화소 점등에 의해 화상 표시를 행하는 표시 장치에 있어서,

입력 화상 신호를 입력 처리하는 입력 신호 처리 회로와,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와,

상기 입력 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부를 구동하는 구동 회로를 구비하고,

상기 제어 회로에 의해 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소 선택 시간을 단축한 상태로 상기 표시부를 상기 구동 회로에 의해 구동하고 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제어 회로는, 상기 표시 해상도 정보를 복수의 주파수 성분으로 분할한 것을 선택 처리하여 합성함으로써, 상기 표시 해상도 정보를 제어하는 구성인 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 제어 회로는 상기 선택 처리한 주파수 성분에 계수 K, -K를 곱하여 가산하는 구성인 것을 특징으로 하는 표시 장치.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서,

입력 화상 신호를 서브 필드 변환 등 처리하는 화상 신호 처리 회로와,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와,

상기 화상 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 회로를 구비하고,

상기 제어 회로에 의해 소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소를 선택하는 어드레스 기간을 단축한 상태에서 상기 표시부를 상기 구동 회로에 의해 구동하여 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제어 회로는 발광량이 최소의 최하위 서브 필드를 포함하는 1개 또는 복수의 서브 필드에 대하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제어 회로는, 발광량이 최소의 최하위 서브 필드를 제외하는 1개 또는 복수의 하위 서브 필드에 대하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제어 회로는, 상기 어드레스 기간을 단축화하는 서브 필드의 수를 표시 장치 외부로부터의 설정에 의해 제어 가능한 구성인 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제어 회로는, 상기 표시 해상도 정보를 복수의 주파수 성분으로 분할한 것을 선택 처리하여 합성함으로써 상기 표시 해상도 정보를 제어하는 구성인 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 제어 회로는 상기 선택 처리한 주파수 성분에 계수 K, -K를 곱하여 가산하는 구성인 것을 특징으로 하는 표시 장치.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서,

상기 화소가 복수의 라인형으로 배열된 표시부와,

입력 화상 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 회로와,

상기 표시부의 복수 라인에서 서브 필드 데이터의 비트 데이터를 같아지도록 제어하는 평활화 회로와,

상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 회로와,

상기 화상 신호 처리 회로, 상기 평활화 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 회로를 구비하고,

상기 표시부의 복수 라인을, 소정의 서브 필드에서의 어드레스 기간을 제어하고 또한 상기 비트 데이터를 같게 한 상태로 구동하여 화상 표시를 행하도록 한 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 복수 라인은, 동일 데이터에 의해 동시에 어드레스되는 구성인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제어 회로는, 발광량이 최소의 최하위 서브 필드를 포함하는 1개 또는 복수의 서브 필드에서 동일 데이터에 의해 동시에 어드레스하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제어 회로는, 발광량이 최소인 최하위 서브 필드를 제외하는 1개 또는 복수의 하위 서브 필드에서 동일 데이터에 의해 동시에 어드레스하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 복수 라인은, 그 조합이 필드 또는 프레임 단위로 변화하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 복수 라인은, 그 조합이 1 필드 내의 서브 필드에서 서로 다른 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 어드레스 기간이 제어되는 서브 필드의 수를 표시 장치 외부로부터 제어 가능한 구성인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 어드레스 기간이 제어되는 라인의 수를 표시 장치 외부로부터 제어 가능한 구성인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 복수 라인은 라인인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 평활화 회로에서의 상기 복수 라인의 신호 처리가, 서브 필드 데이터를 복수의 수직 주파수 성분으로 분할하고 선택 처리 후에 합성하는 신호 처리인 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 평활화 회로는, 상기 분할한 주파수 성분에 계수 K, -K를 곱하여 가산하는 구성인 것을 특징으로 하는 표시 장치.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치에 있어서,

제1 라인형 전극과 제2 라인형 전극이 교차형으로 배치되며 상기 교차부에 상기 화소가 형성되는 표시부와,

입력 화상 신호를 서브 필드 데이터로 변환하는 변환 회로와,

상기 표시부의 상기 제2 라인형 전극의 복수 라인에서 상기 서브 필드 데이터의 비트 데이터를 갖추어지도록 제어하는 평활화 회로와,

상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간 길이를 제어하는 제어 회로와,

상기 변환 회로, 상기 평활화 회로 또는 상기 제어 회로의 출력에 기초하여 상기 표시부를 구동하는 구동용 신호를 형성하고, 적어도 상기 제1 라인형 전극의 구동에 의해 상기 화소를 어드레스하고, 상기 어드레스한 화소를 상기 제2 라인형 전극의 구동에 의해 점등시키는 구동 회로를 구비하고,

상기 표시부의 상기 제2 라인형 전극의 상기 복수 라인을, 소정의 서브 필드에서의 어드레스 기간을 제어하고 또한 상기 비트 데이터를 같게 한 상태에서 구동하여 화상 표시를 행하도록 한 것을 특징으로 하는 표시 장치.
표시부의 화소 점등에 의해 화상 표시를 행하는 표시 방법이고,

입력 화상 신호를 입력 처리하는 입력 신호 처리 스텝과,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 스텝과,

상기 입력 신호 처리 스텝 및 상기 제어 스텝에 의해 형성한 출력에 기초하여 상기 표시부를 구동하는 구동 스텝을 구비하고,

상기 표시 해상도 정보를 제한하고, 상기 표시부의 점등 화소 선택 시간을 단축한 상태에서 상기 표시부를 구동하고, 상기 입력 화상 신호에 대응한 화상을 상기 표시부에 표시하도록 하는 것을 특징으로 하는 표시 방법.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 방법에 있어서,

입력 화상 신호를 서브 필드 변환 등 처리하는 화상 신호 처리 스텝과,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 스텝과,

상기 화상 신호 처리 스텝 및 상기 제어 스텝으로 형성한 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 스텝을 구비하고,

소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 어드레스 기간을 단축한 상태에서 상기 표시부를 구동하고, 상기 입력 화상 신호에 대응한 화상을 표시하도록 한 것을 특징으로 하는 표시 방법.
복수의 라인형으로 배열된 표시부의 화소를 어드레스하여 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 방법이고,

화상 신호를 입력 처리하는 스텝과,

상기 처리한 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 스텝과,

상기 복수의 라인에서 서브 필드 데이터의 비트 데이터를 같아지도록 제어하는 평활화 스텝과,

상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 스텝과,

상기 화상 신호 처리 스텝, 상기 평활화 스텝 및 상기 제어 스텝에 의해 형성한 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 스텝을 구비하고,

상기 표시부의 복수 라인을, 소정의 서브 필드에서 어드레스 기간을 제어하고 또한 상기 비트 데이터를 같게 한 상태에서 구동하여 화상 표시를 행하는 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 복수 라인은, 동일 데이터에 의해 동시에 어드레스되는 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 제어 스텝은, 발광량이 최소인 최하위 서브 필드를 포함하는 1개 또는 복수의 서브 필드에서 동일 데이터에 의해 동시에 어드레스하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 제어 회로는, 발광량이 최소인 최하위 서브 필드를 제외하는 1개 또는 복수의 하위 서브 필드에 있어서 동일 데이터에 의해 동시에 어드레스하여 상기 어드레스 기간을 단축하는 구성인 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 복수 라인은, 그 조합이 1필드 또는 프레임 단위로 변화하는 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 복수 라인은, 그 조합이 1필드 내의 서브 필드로 서로 다른 것을 특징으로 하는 표시 방법.
제23항에 있어서, 상기 어드레스 기간이 제어되는 서브 필드의 수를 표시 장치 외부로부터 제어 가능하게 한 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 어드레스 기간이 제어되는 라인의 수를 표시 장치 외부로부터 제어 가능하게 한 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 복수 라인이 라인인 것을 특징으로 하는 표시 방법.
제24항에 있어서, 상기 평활화 스텝에서는, 상기 복수 라인의 신호 처리를, 비트 데이터를 복수의 수직 주파수 성분으로 분할 후 선택적으로 합성하여 행하는 것을 특징으로 하는 표시 방법.
표시부의 화소 점등에 의해 화상 표시를 행하는 표시 장치를 구동하기 위한 표시 장치 구동용 회로에 있어서,

입력 화상 신호를 입력 처리하는 입력 신호 처리 회로와,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와,

상기 입력 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부를 화소를 점등시키도록 구동하는 구동 회로를 구비하고,

상기 제어 회로가 상기 표시 해상도 정보를 제한하고, 상기 구동 회로에 의한 상기 표시부의 점등 화소 선택 시간을 단축하도록 하는 것을 특징으로 하는 표시 장치 구동용 회로.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치를 구동하기 위한 표시 장치 구동용 회로에 있어서,

입력 화상 신호를 서브 필드 변환 등을 처리하는 화상 신호 처리 회로와,

상기 표시부에 표시하는 화상의 표시 해상도 정보를 제어하는 제어 회로와,

상기 화상 신호 처리 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등하는 구동 회로를 구비하고,

상기 제어 회로에 의해 소정의 서브 필드에서의 상기 표시 해상도 정보를 제한하고, 상기 구동 회로에 의한 상기 표시부의 어드레스 기간을 단축하도록 한 것을 특징으로 하는 표시 장치 구동용 회로.
어드레스된 표시부의 화소를 점등시켜서 화상 표시를 행하는 서브 필드 방식의 표시 장치를 구동하기 위한 표시 장치 구동용 회로에 있어서,

입력 화상 신호를 각 서브 필드의 점등·비점등을 나타내는 서브 필드 데이터로 변환하는 화상 신호 처리 회로와,

상기 표시부의 복수 라인에서 서브 필드 데이터의 비트 데이터를 갖추어지도록 제어하는 평활화 회로와,

상기 비트 데이터를 같게 한 서브 필드의 어드레스 기간을 제어하는 제어 회로와,

상기 화상 신호 처리 회로, 상기 평활화 회로 및 상기 제어 회로의 출력에 기초하여 상기 표시부의 화소를 어드레스하여 점등시키는 구동 회로를 구비하고,

상기 표시부의 복수 라인의 구동용 출력으로서, 소정의 서브 필드에서의 어드레스 기간이 제어되며 또한 상기 비트 데이터가 갖추어진 구동용 출력이 얻어지 도록 한 것을 특징으로 하는 표시 장치 구동용 회로.