KR100446935B1 - 표시장치 및 표시방법 - Google Patents

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Abstract

본 발명은 표시장치 및 표시방법에 관한 것으로서, 상위서브필드군과 하위서브필드군으로 구성하고 하위 서브필드군중에 독립제어(SF)를 적어도 하나 설치하고 그외 하위 서브필드군을 2라인 동시에 동일데이터로 어드레스한다. 상기에 의해 어드레스제어기간을 단축화하고, 이 잉여시간을 이용하여 고휘도화 다계조화 혹은 의사윤곽방해저감을 실행하고 표시화상의 해상도 정보량을 제한하고, 총합적인 화질을 향상시킨 표시장치 및 표시방법을 제공하는 기술이 제시된다.

Description

표시장치 및 표시방법{DISPLAY IMAGE DISPLAYING METHOD}
본 발명은 표시장치 및 표시방법에 관하것으로, 특히 서브필드방식에 의해 계조표현을 실행하고 각각의 서브필드로 라인별 데이터를 순차로 출력하여 표시하는 표시장치 및 표시방법에 관한 것이다.
최근 종래로부터 이용되고 있던 브라운관(CRT) 표시장치를 대체하여 박형으로 경량이며, 화면굴곡이 적은 지자기의 영향을 덜받는 액정과 플라즈마를 이용한 플랫 판넬 디스플레이가 이용되고 있다. 특히 자발광형에 의한 광시각을 구비하고대형판넬이 비교적 용이하게 작성이 가능한 플라즈마 디스플레이가 영상신호의 표시장치로 주목되고 있다.
일반적으로 플라즈마 디스플레이는 발광과 비발광의 중간계조표시가 곤란하기 때문에 중간계조를 표시하기 위해서는 서브필드방식으로 불리우는 방식이 이용되고 있다. 이 서브필드방식에서는 1필드의 시간폭을 복수의 서브필드로 분할하고 각각의 서브필드에 고유의 발광중량을 할당하고 각 서브필드의 발광과 비발광을 제어하는 것에 의해 1 필드의 휘도의 계조를 표현하고 있다.
현재 플라즈마 디스플레이의 주류가 되고 있는 어드레스 서스테인 분리방식에서는 하나의 서브필드는 방전셀의 상태를 초기화하는 리셋기간 방전셀의 점등 비점등을 제어하는 어드레스 제어기간, 발광량을 결정하는 서스테인기간등을 제어하는 제어펄스로 구성되어 있다. 이들 제어펄스는 안정한 발광제어를 실현하기위하여 소정의 시간폭보다 짧게하는 것은 불가능하다.
상기 어드레스 제어기간에서는 라인별 점등 비점응을 제어하는 데이터에 의거하여 어드레스 처리가 실행되기 때문에 고해상도의 판넬에서는 라인수가 증가하기 위해서 보다 많은 시간이 필요해진다. 이로 인하여 1필드기간내에 구성이 가능한 서브필드의 수가 제한되거나 충분한 휘도를 구할수 없는 문제가 있었다.
예를들면 어드레스, 제어처리에 1라인당 2㎲ 필요한 표시판넬을 이용하여 수직해상도 1000라인의 고정밀 판넬을 실현하도록 할 때에는 1 서브필드당 2㎳(=2㎲×1000라인)의 어드레스제어기간이 필요해진다. 일반적으로 영상신호를 쇠화시킬 필요 없이 표시하기 위해서는 256계조(8비트)정도 필요해지지만 약 16.6㎳dml 1필드기간에 8서브필드를 구성하도록 하면 서스테인기간에 할당되는 시간은 거의 없어져 버린다. 이와 같이 1필드의 기간의 대부분을 서브필드별 어드레스제어기간으로 할당해버리는 경우가 되기 때문에 판넬발광에 기여하는 서스테인기간을 충분하게 확보할 수 없는 문제가 있었다.
또한, 서브필드수를 제한한 경우 예를들면 6서브필드 64계조로 제한한 경우에는 충분한 계조수가 표현불가능하고 고화질의 표시장치를 실현하는 것이 곤란하였다.
또한, 서브필드방식에 의한 계조표시 고유의 문제로서 동화상의 화질을 솨화시켜버리는 의사윤곽방해가 있다. 이 의사윤광방해를 저감시키기 위해서는 서브필드수를 증가시켜서 1필드내의 발광분포와 발광 중심을 제어하는 수법이 이용되고 있다. 표현가능한 계조수가 동일한 조건에서는 서브필드수가 많은 만큼 제어가느한 발광패턴이 증가하기 때문에 의사윤곽방해를 저감하는 효과는 커진다. 따라서 충분한 서브필드수가 구해지지 않는 경우에는 이 의사 윤곽방해에 의해 동화상표시시 화질이 현저하게 쇠화해버리는 문제가 있었다.
또한 종래의 표시장치에서는 기본적으로는 입력된 신호를 충실하게 표시하는 것에 계속되어 있고 일부에 계조수의 부족을 보충하기 위하여 디서와 오차확산처리 혹은 평균휘도의 제어등 인간의 시각특성을 고려하여 고화질을 구하는 수법도 이용되고 있지만 신호의 진폭을 제어하는 정도였다.
공지기술로서 일본국특개평11-24628호공보[플라즈마 디스플레이 판넬의 계조표시방법]에는 하위비트에 상당하는 서브필드에서는 건너뛰는 주상에 의해 어드레스 제어시간을 단축하는 수법 및 건너뛰는 주사대신으로 주사전극을 2개 동시에선택하여 기입동작하는 방식이 개시되어 있지만 구체적인 신호의 생성방법을 나타나고 있지 않다.
영상신호의 각 라인은 1화면의 수직방향에 샘플링한 데이터이고 뛰어넘은 주사에 의해 샘플링데이터를 제거할 때에는 회귀하는 방해저감을 위하여 사전에 수직해상도를 반감시켜둘 필요가 있다. 상기에 의해 수직해상도는 반감하는 것이 되고 해상도감이 떨어진 화상이 되어 왔다.
또한, 사전에 수직해상도를 반감시키지 않고 샘플링데이터를 제거할 경우에는 회귀하는 방해에 의해 고주파수 성분의 신호가 저주파수로 변환되어 매우 큰 화질쇠화의 요인이 되어 왔다.
본 발명의 목적은 인간의 시각특성과 영상신호의 총계적인 성질을 적극적으로 이용하여 필요에 응하여 표시화상의 해상도 정보량을 제한하여 총합적인 화질을 향상시킨 표시장치 및 표시방법을 제공하는 것이다.
본 발명의 다른 목적은 필드의 시간내에 점유하는 총어드레스 제어기간을 개선하여 충분한 서브필드수를 확보하고 계조표현 의사윤곽방해의 대책 또한 고휘도표시의 실현을 가능하게 한 표시장치 및 표시방법을 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여 다음과 같은 수단을 채용하였다.
소정의 서브필드에 있어서 2라인이 동시에 동일데이터로 어드레스 처리하는 것에 의해 어드레스제어기간을 단축화하여 이 시간을 휘도 계조 의사윤곽등의 화질개선에 할당하도록 한 것이다.
또한, 최상위 서브필드를 포함한 상위 서브필드는 종래와 같이 1라인별 어드레스 처리로 하고 비교적 발광중량이 작은 하위 서브필드군에 대해서 2라인이 동시에 동일데이터로 어드레스 처리하도록 구성한 것이다.
또한, 하위서브필드군의 1부에 종래와 같이 라인별 독립한 어드레스 처리하는 서브필드를 설치하는 구성으로 한 것이다.
또한, 입력영상신호를 수직주파수 성분으로 분할하고 선택적으로 재합성하는 구성에 의해 서브필드단위에서의 표시해상도 정보를 제한하는 구성으로 한 것이다.
또한, 2라인이 동시에 동일데이터로 어드레스 처리하는 SF가 존재하는 경우에는 표시신호의 2라인의 평균값이 입력신호의 2라인의 평균값과 가능한 비등하도록 구성한 것이다.
도 1 은 AC3 전극형 플라즈마 디스플레이의 방전셀과 전극의 배치를 나타내는 모식도이다.
도 2 는 어드레스 제어기간에 있어서 Y서스테인전극 및 어드레스전극에 인가되는 전압의 파형도이다.
도 3 은 1 필드를 5개의 서브필드로 구성한 경우의 필드구성을 나타내는 모식도이다.
도 4 는 1필드가 복수의 서브필드로 구성되는 본 발명에 의한 필드구성의 한 실시예를 나타내는 모식도이다.
도 5 는 1필드가 복수의 서브필드로 구성되는 본 발명에 의한 필드구성의 다른 실시예를 나타내는 모식도이다.
도 6 은 어드레스제어기간에 있어서 Y서스테인전극 및 어드레스전극에 인가되는 전압의 한 실시예를 나타내는 파형도이다.
도 7 은 본 발명에 의한 표시장치의 한실시예를 나타내는 블록도이다.
도 8 은 도 7에 나타나는 제어비트 평활화 회로의 한 실시예를 나타내는 블록도이다.
도 9 는 도 8의 처리회로의 한 실시예를 나타내는 블록도이다.
도 10 은 도 9의 단자 O1, O2, Q1및 Q2에 출력되는 신호의 비트의 상태를 나타내는 도이다.
도 11 은 추가독립비트에 의한 화질쇠화저감의 원리를 설명하는 도이다.
도 12 는 도 9의 독립비트부가회로의 한 실시예를 나타내는 블록도이다.
도 13 은 독립비트부가회로의 논리동작을 나타내는 도이다.
도 14 는 도 12의 하위비트처리회로의 한 실시예를 나타내는 블록도이다.
도 15 는 독립비트부가회로의 논리동작을 나타내는 도이다.
<주요부분을 나타내는 도면부호의 설명>
SF1 ~ SF 5 : 서브필드 10 : 리셋기간
20 : 어드레스 제어기간 21a ~ 21c : 1/2 어드레스제어기간
31 ~ 35 : 서스테인기간
이하 본 발명에 의한 실시형태를 몇개의 실시예를 이용하여 도를 참조하여 설명한다.
도 1은 AC3의 전극형 플라즈마디스플레이의 방전셀과 전극의 배치를 나타낸 모식도이다.
동도에 있어서, 5101, 5102, 5103, 5104 는 X서스테인전극, 5201, 5202, 5203, 5204는 Y서스테인전극, 5300, 5301은 어드레스전극이다. 각 어드레스전극 5300, 5301은 배면판, X서스테인전극 5101 ~ 5104 및 Y서스테인전극 5201 ~ 5204는 전면판상에 형성되어 있고 X서스테인전극 및 Y서스테인전극의 전극쌍과 어드레스전극의 교점에 화소가 형성된다. 이들 전극간의 방전에 의해 동도에 나타나는 바와 같이 판넬상에 화소 5410, 5411, 5420, 5421, 5430, 5431, 5440, 5441이 형성된다.
이하, 본 발명과 대비하기 위하여 나타낸 도 2의 종래기술에 관한 어드레스 제어기간에 있어서의 Y서스테인전극(5201 ~ 5204) 및 어드레스전극(5300 ~ 5301)의 인가전압을 이용하여 라인별 점등, 비점등제어에 대해서 설명한다.
도 2는 어드레스제어기간에 있어서 Y서스테인전극 및 어드레스전극에 인가되는 전압의 파형도이다. 도에 나타나는 바와 같이 Y1서스테인전극(5201), Y2서스테인전극(5202) Y3서스테인전극(5203), Y4서스테인전극(5204)의 순서로 스캔펄스가 인가되고 라인별 점등, 비점등을 제어하는 어드레스펄스가 A0어드레스전극(5300), A1어드레스전극(5301)에 인가된다.
상기에서 시각(T1)에서는 Y1서스테인전극(5201)에 스캔펄스가 인가되어 있으므로 제 1 라인의화소(5410, 5411)의 점등 비점등이 제어된다. 본 예에서는 A0어드레스전극(5300) 및 A1어드레스전극(5301) 모두 어드레스전압이 인가되어 있으므로 A0어드레스전극(5300)-Y1서스테인전극간(5201), A1어드레스전극(5301)-Y1서스테인전극(5201)간에서 어드레스방전이 발생하고 여기에 계속하여 서스테인기간에서의발광이 가능하도록 벽전하가 형성된다. 이후 시각(T2)에서는 제 2 라인의 화소(5420)와 화소(5421), 시각(T3)에서는 제 3 라인의 화소(5430)와 화소(5431), 시간(T4)에서는 화소(5440)와 화소(5441)의 점등 비점등을 제어하는 어드레스처리가 각각 실행된다. 이와같은 라인별 어드레스처리에 의해 필요에 따라서 셀내의 벽전하가 형성되고 계속하여 서스테인기간에 있어서 발광이 제어된다.
이하 본 발명과 대비하기 위하여 나타낸 도 2의 종래기술에 관한 1필드가 5개의 서브필드(SF1, SF2, SF3, SF45, SF5)로 구성된 필드구성에 대해서 설명한다.
도 3의 1 필드를 5개의 서브필드로 구성한 경우의 필드구성을 나타내는 모식도이다. 도에 있어서 10은 각 서브필드에 있어서 방전셀의 상태를 초기화하는 리섹기간, 20은 각 서브필드에 있어서 각 화소의 점등 비점등을 제어하는 어드레스 제어기간, 31, 32, 33, 34, 35는 각각의 서브필드에 있어서의 발광량을 결정하는 서스테인기간이다. 이 서스테인기간(31 ~ 35)에서는 어드레스제어기간(20)에 있어서 발광가능하도록 벽전하가 형성된 방전셀에 대해서 서스테인펄스수에 응한 발광이 실행된다. 서브필드방식에서는 계조표현을 실현하기 위하여 각 서브필드(SF1 ~ SF 5)에는 각각에 대응한 발광중량이 할당되어 잇다. 여기에서는 각 서브필드(SF 1 ~ SF 5)의 서스테인기간(31, 32, 33, 34, 35)에 있어서의 서스테인펄스수는 개략 16:8:4:2:1의 발광중량이 되도록 구성되어 있다. 이것에 의해 서브필드(SF 1 ~ SF 5)중 어느하나도 발광하지 않는 계조 0로부터 전체의 서브필드(SF 1 ~ SF5)가 발광하는 계조(31)(= 16 + 8 + 4 + 2 + 1)까지의 계조를 표현하는 것이 가능하다. 여기에서 표시가능한 최대휘도(계조 31)는 서브필드(SF1 ~ SF5)의 각 서스테인기간(31, 32, 33, 34, 35)에 있어서의 서스테인펄스수의 합계에서 결정되기 때문에 1필드내의 어드레스제어기간(20)등의 발광에 기여하지 않는 시간이 길어지면 휘도가 충분하게 확보할 수 없고 양호한 화질을 생산하는 것이 불가능하다. 또한 어드레스 제어기간(20)은 표시라인수에 비례한 시간을 필요로 하고 또한 1서브필드에 하나의 어드레스 제어기간이 필요해지는 것이다. 이로 인하여 고해상도의 표시판넬을 실현하도록 하는 경우에는 충분한 서브필드수가 확보할 수 없고 표시계조수가 부족하거나 휘도가 저하하고 화질이 쇠화해버리는 문제가 있다.
도 4는 1필드가 복수의 서브필드로 구성되는 본 발명에 의한 필드구성의 한 실시예를 나타내는 모식도이고 도 3에 나타나는 종래의 프레임구성에 비하여 서브필드(SF1 ~ SF5) 가운데 발량중량이 비교적 작은 SF2, SF4, SF5의 어드레스제어 기간을 절반으로 설정한 필드구성을 나타내고 있다. SF 1 및 SF 3의 어그레스제어기간은 도 3에 나타나는 종래의 어드레스 제어기간과 동일하다.
도에 있어서 21a ~ 21c는 서브필드(SF2, SF4, SF5)의 어드레스제어기간이도 3에 나타나는 것에 비하여 절반의 기간에 설정된 어드레스 제어기간이다. 또한 그 외의구성은 도 3에 나타나는 동일부호의 구성에 대응한다. 서브필드(SF 1, SF 3)에서는 도 3에 나타나는 경우와 동일하게 리셋기간(10)에 있어서 방전셀을 초기화하고 어드레스제어기간(20)에 있어서 라인별 점등 비점등 화소가 선택처리된다. 서스테인기간(31, 33)에서는 어드레스제어기간(20)에서 선택된 화소를 각각의 발광중량에 따라서 발광시킨다. 서브필드(SF2, SF4, SF5)에서는 리셋기간(10)에 연결하는 어드레스제어기간(21)에서는 근접하는 2라인이 동시에 어드레스처리를 실행하도록 하는 것에 의해 데이터간 삭제에 의해 단축화되어 1라인당 절반의 시간으로 어드레스제어처리를 실행한다.
이하 도 6을 이용하여 2라인의 Y서스테인전극의 점등, 비점등을 동시에 제어하여 어드레스제어기간을 절반의 시간으로 하는 처리에 대해서 설명한다.
도 6은 본 발명에 의한 표시장치의 어드레스제어기간에 있어서 Y서스테인전극 및 어드레스 전극에 인가되는 전압의 한 실시예를 나타내는 파형도이다. 도에 나타나는 바와 같이 Y1서스테인전극(5201) 및 Y2서스테인전극(5202)에는 동시에 스캔펄스가 인가되는 것에 의해 2라인이 동시에 동일데이터에 의해 어드레스 처리가 실행된다. Y1서스테인전극(5201), Y2서스테인전극(5202)에 연속하여 Y3서스텡인전극(5203) 및 Y4서스테인전극(5204)이 동시에 어드레스 처리된다. 이와 같이 2라인씩 동시에 스캔펄스를 인가하여 어드레스처리를 실행하는 것에 의해 1화면의 총라인의 스캔에 필요한 시간을 절반으로 단축하는 것이 가능하다.
또한 도 4에 나타나는 예에서는 2라인이 동시에 어드레스처리로 하였지만 2라인에 한정하는 경우 없이 3라인 혹은 4라인 동시처리를 하여도 용이하고 이 때 필요한 어드레스시간은 1/3 혹은 1/4로 단축하는 것이 가능하다.
본 발명의 특징은 본래 발광중량이 큰 서브필드를 포함한 상위서브필드군과 이 이외의 하위 서브필드군의 2개로 분리하고 상위 서브필드군에 대해서는 종래와 동일하게 라인별로 어드레스처리를 실행하고 비교적 발광중량이 작은 하위 서브필드군에 대해서 어드레스 처리기간을 1/2로 단축하는 것이다. 또한, 하위 서브필드군 가운데 하나 의서브필드에 대해서는 독립제어 서브필드로서 종래와 동일하게 라인별로 어드레스처리를 실행하는 구성으로 하는 것이다.
도 4에 나타나는 실시예에서는 상위서브필드군은 [SF1], 하위서브필드군은 [SF2, SF3, SF4, SF5]이고 독립제어서브필드는 [SF3]이다. 상위 서브필드군은 무엇보다도 발광중량이 큰 서브필드를 포함하는 상위서브필드이고 [SF1, SF2]를 상위 서브필드군으로 하여도 용이하고 이 경우에는 하위 서브필드군은 [SF3, SF4, SF5]가 된다. 또한 하위 서브필드군의 가장 발광중량이 큰 서브필드를 제거한 서브필드를 독립제어서브필드로서 설정한다. 예를들면 SF4, SF5등을 독립제어서브필드로서 설정하는 것이 가능하다. 또한, 하위 서브필드군의 가장 발광중량이 큰 서브필드를 독립제어필드로서 설정한 경우에는 이 독립제어서브필드까지가 상위 서브필드군으로 볼 수 있고 이 경우에는 하위 서브필드에 독립제어 서브필드가 없는 경우와 동등하다.
또한, 2라인이 동시 어드레스 처리에 의해어드레스 처리기간을 1/2/로 하는 구성 이외에도 3라인 혹은 4라인을 동시에 어드레스 처리하고 어드레스 처리기간을 1/3 혹은 1/4로 단축화시키도록 구성하여도 용이하다.
상기와 같이 하위서브필드에 있어서 복수라인을 동시에 어드레스처리하는 것에 의해 발광중량이 작은 하위서브필드의 수직해상도 정보는 손실되지만 화상평탄부의 평탄한 표시는 큰 문제없이 표시하는 것이 가능하다. 또한 발광중량이큰 사위 서브필드에 의해 에이지부의 신호가 재현되기 때문에 대부분의 화질이 쇠화는 경우 없이 고휘도의 화상표시가 가능해진다.
또한, 상세는 다음에 설명하지만 본 발명의 특징인 독립제어서브필드를 새롭게 설치하는 것에 의해 신호레벨의 완만함에 변화하는 영역에 있어서도 화질쇠화가 적은 표시가 가능해진다.
이상 기술한 바와 같이 특정 서브필드에 있어서 복수라인을 동시에 어드레스제어하는 것으로 1필드내에서 직접 발광에 기여하지 않는 어드레스 제어기간을 단축하고 그 기간에 상당하는 기간을 서스테인기간(31, 32, 33, 34, 35)에 할당하여고휘도화하는 것이 가능하다. 또한 단축화 된 어드레스 기간에 의한 잉여시간을 이용하여 새로운 서브필드를 추가하고 고화질화를 도모하는 것이 가능하다.
도 5는 1필드가 복수의 서브필드로 구성되는 본 발명에 의한 필드구성의 다른 실시예를 나타내는 모식도이고 도 3에 나타나는 종래의 프레임구성에 비하여 최고휘도(각SF의 서스테인기간의 총합계)는 동등하게 유지한 상태로 서브필드(SF6)를 증가한 구성으로 이루어져 있다. 동도에 있어서 21d로부터 21f는 서브필드(SF3, SF5, SF6)의 어드레스제어기간이 도 3에 나타는 것에 비하여 절반의 기간으로 설정된 어드레스 제어기간, 36은 추가한 서브필드(SF6)의 서스테인기간이다. 그 외의 구성은 도 3에 나타나는 동일부호의 구성에 대응한다.
도에 있어서, 서브필드(SF1, SF2, SF4)에서는 도 3의 경우와 동일하게 리셋기간(10)에 있어서 방전셀을 초기화하고 어드레스제어기간(20)에 있어서 라인별로 점등 비점등 화소의 선택처리를 실행한다. 서스테인기간(31, 32, 34)에서는 어드레스제어기간에서 선택된 화소를 각각의 발광중량에 따라서 발광시킨다.
서브필드(SF3, SF5, SF6)에서는 리셋기간(10)에 이어서 어드레스 제어기간(21)에서는 2라인이 동시에 어드레스 처리를 실행하는 것에 의해 절반의 시간으로 어드레스처리를 실행하고 2라인별 비등한 데이터에 의해 점등 비점등의 제어가 실행된다. 여기에 이어서 서스테인기간(33, 35, 36)에서 어드레스 처리로 선택된 라인발광이 실행된다. 즉, 사위서브필드군은 [SF1, SF2], 하위서브필드군은 [SF3, SF4, SF5, SF6]로 독립제어서브필드는 SF4이다.
이와 같이 본 실시예에 의하면 서브필드(SF3, SF5, SF6)의 어드레스 제어기간(21)을 절반의 시간으로 하는 것에 의해 1필드기간내에 6개의 서브필드(SF1 ~ SF6)를 구성하는 것이 가능하다. 이 서스테인기간(31, 32, 33, 34, 35, 36)의 발광비율을 32:16:8:4:2:1로 설정하는 것에 의해 64계조의 표시를 실행하는 것이 가능하다. 또한, 본 실시예에서는 서브필드(SF 6)의 어드레스 기간과 리셋기간이 새롭게 증가하지만 서브필드(SF3, SF5, SF6)의 어드레스제어기간을 절반의 시간으로 처리하는 것이 가능하기 때문에 1필드기간내의 전체의서스테인기간의 총계는 도 3에 나타난 종래의 구성과 거의 비등하다고 할 수 있다. 상기에 의해 종래의 방식과 거의 비등한 휘도를 유지한 상태로 표시계조수를 증가시키는 것이 가능한 고화질의 표시장치를 실현하는 것이 가능하다.
또한, 본 실시예에서는 발생빈도는 낮지만 정보량이 많은 에이지부의 신호는 최상위 서브필드를 포함하는 상위서브필드를 라인별로 독립으로 제어하는 것에 의해 바르게 표현하는 것이 가능하므로 전체로서 어드레스 제어기간을 단축한 것에의한 화질쇠화를 보다 작게할 수 있다. 이것을 고 계조표현의 경우에 적용하면 예를들면 256계조 표현이 가능한 128:64:32:16:8:4:2:1의 발광비율을 구비하는 SF 1 ~ SF6의 8개의 서브필드에 있어서 SF1 ~ SF3을 상위서브필드군으로 하고 SF4 ~ SF8은 하위서브필드군 SF5를 독립제어서브필드로 하여 표시를 실행하는 구성으로 하며 용이하다. 즉, SF4, SF6, SF7, SF8의 서브필드를 2라인 동일데이터에 의해 표시하고 최상위서브필드를 포함하는 사위 서브필드(SF1, SF2, SF3)에 부가하여 SF5을 독립제어서브필드로 하여 종래와 동일하게 라인별 어드레스제어를 실행하는 구성으로 하면 용이하다.
또한, 본 실시예의 응용예로서 필요에 따라서 어드레스 제어기간을 전체를 단축화하지 않는 고해상도이지만 저휘동의표시모드와 보다 다수의서브필드에 대해서 어드레스 제어기간을 단축화시키기 위하여 해상도는 낮지만 고휘도 표시모드를 필요에 따라서 절환하도록 구성하여도 용이하다. 예를들면, 컴퓨터등의 모니터로서 사용할 때에는 어드레스 제어기간을 전체 단축화하지 않는 고해상도의 표시로 하고 비디오신호의 표시시에는 서브필드(SF1 ~ SF8)의 8개 가운데 2개의 서브필드(SF5, SF6)를 2라인이 동일데이터에 의해 표시시켜 고휘도 표시를 실행하도록 절환하는 구성으로 하여도 용이하다.
또한, 표시장치가 위치하고 있는 주변의휘도와 유우져설정 영상신호의 레벨에 따라서 2개의 서브필드의 어드레스제어기간을 단축화하는 모드로부터 3개의 서브필드의 어드레스의 단축화, 4개 5개로 단축화하는 서브필드를 증가시켜서 휘도조정의 범위를 확대하는 구성으로 하여도 용이하다.
계산기 시뮬레이션을 이용한 주관평가실험에 의해 256계조 표현이 가능한 8개의서브필드 가운데 어떤 SF에 대해서 어드레스압축을 적용하면 화질쇠화가 작은 화상이 표시가 가능한가를 검토한 결과 이하의 결과를 구하였다.
어드레스 압축 SF수 : 1 [0, 0, 0, 0, 0, 0, 0, 1]
어드레스 압축 SF수 : 2 [0, 0, 0, 0, 0, 0, 1, 1]
어드레스 압축 SF수 : 3 [0, 0, 0, 0, 0, 1, 1, 1]
어드레스 압축 SF수 : 4 [0, 0, 0, 1, 0, 1, 1, 1]
어드레스 압축 SF수 : 5 [0, 0, 1, 0, 1, 1, 1, 1]
어드레스 압축 SF수 : 6 [0, 1, 1, 0, 1, 1, 1, 1]
어드레스 압축 SF수 : 7 [1, 1, 1, 0, 1, 1, 1, 1]
또한, 상기 표현은 좌로부터 MSB(Most significan Bit)에 대응하는 상위서브필드, 우가 LSB(Least Significant Bit)에 대응하는 하위 서브필드를 표시하고 있고 2라인 동시어드레스에 의한 어드레스 시간의 단축화를 실행하는 서브필드를 "1"로 나타내고 통상 라인단위인 어드레스에 의해 표시를 실행하는 서브필드를 "0"을 나타내고 있다. 즉, 좌로부터 서브필드(SF1, SF2, SF3 .....SF8)로 한 경우 예를들면 어드레스 압축(SF)수가 5에서는 SF3, SF5, SF6, SF7, SF8로 어드레스시간의 단축화를 실행하고 있다.
또한, 상기 어드레스 압축 SF수 : 4[0, 0, 0, 1, 0, 1, 1, 1]을 실현하기 위해서는 상위 3 서브필드(SF 1 ~ SF 3)까지를 상위서브필드군, 하위 5서브필드(SF 4 ~ SF8)를 하위 서브필드군으로 하여 하위로부터 4개째의 서브필드(SF5)를 독립제어로 하면 용이하다.
동일하게 어드레스 압축 SF수 : 6 [0, 1, 1, 0, 1, 1, 1, 1]을 실현하기 위해서는 상위 1 서브필드(SF 1)를 상위서브필드군으로 하고 하위 7 서브필드 (SF 2 ~ SF 8)을 하위서브필드군으로 하고 하위로부터 5번째의 서브필드(SF 4)를 독립제어로 하면 용이하다.
주관평가실험에서도 하위로부터 4에서 5비트번째에 상당하는 서브필드를 독립제어하는 것으로 양호한 화질로 표시가 실행하는 것이 확인되어 있고 이 현상은 이하의 화상의 성질에서도 설명하는 것이 가능하다. 일반적으로 자연화상을 대상으로 한 경우 근접화소의 차분정보의 진폭발생분포, 즉 상하근접하는 2개의 화소의 진폭의 차는 라플러스분포가 되는 것이 알려져 있다. 이것은 제로근방에 작은 진폭의 발생빈도가 매우 높게 집중하고 있고 진폭이 큰 차분정보가 발생하는 빈도는 작다는 특징을 구비하고 있다. 즉 상하 근접하는 2개의 화소에 착목한 경우에는 2개의 차분이 제로(동일한 레벨)이지만 매우 작은 차인 경우가 다수인 것을 나타내고있다. 그런데 일반적으로 소정범위의 레벨의 신호가 지속하도록 평탄부에 있어서는 매우 작은 레벨차가 근접하는 2개의 화소에 있어도 시각적으로 인식되지 않고 큰 방해가 되기 어렵다. 그 반면 화면전체가 완만한 변화를 나타내는 경우에는 본래 가지고 있는 소진폭의 레벨차가 하위 비트데이터 공통화 처리에의해 제로가 되고 라인의 베어링(2라인별 단차)로서 인식되어 방해가 된다. 상기에 레벨차가 눈에띄기 시작하는 레벨근방의 소진폭 차분을 재현하는 것에 의해 효과적으로 화질쇠화를 개선하는 것이 가능하다. 실제 최하위비트에 상당하는 서브필드로부터 서서히 2라인 동일데이터로 동시에 어드레스하는 서브필드를 증가할 때 4에서 5비트번째에 상당하는 서브필드까지 2라인 동시 어드레스 처리가 일어나면 사람의 피부등의 유연한 레벨변화를 하는 영역에 있어서 2라인의 신호레벨이 거의비등해가는 것에 의해 라인베어링과 레벨단차가 현저하게 눈에 띄는 경우가 주관평가 실험에서 확인되고 있다.
상기에서 상기 소진폭의 차이성분을 독립서브필드를 이용하는 표현하는 것에 의해 화질쇠화를 대폭으로 저감시키는 것이 가능하다. 앞서 나타낸 바와 같이 이 독립서브필드는 발광중량이 작은 서브필드에서도 표시오차를 저감시키는 효과는 있지만 본래 미소한 레벨차를 근소한 오차로 표현이 가능하게 되어도 시각적인 개선효과는 작다. 따라서 하위에서 4에서 5비트번째에 상당하는 서브필드를 독립제어하는 것으로 눈에 띄기 쉬운 소진폭의 오차를 저감가능한 양호한 화질표시가 가능해진다.
필요에 따라서 어드레스 제어기간을 전체단축화하지 않는 표시모드와 보다 다수의 서브필드에 대해서 어드레스 제어기간을 단축화시키는 표시모드를 필요에 따라서 절환하도록 구성할 때에는 이 추가하는 독립서브필드의 위치를 단축화시키는 서브필드수에 따라서 변화시키는 구성으로 하여도 용이하다. 이와 같이 하는 것으로 어느 설정에 있어서도 단축화하지 않는 라인단위로 제로가 가능한 서브필드를 최적으로 배치하고 고화질의 표시를 실행하는 것이 가능하다.
다음으로 상기 각 실시예에 관한 서브필드구성을 적용한 표시장치의 구성에대해서 도 7을 이용하여 설명한다.
도 7은 본 발명에 의한 표시장치의 한 실시예를 나타내는 블록도이다.
동도에 있어서 101, 102, 103은 각각 R, G, B의 아날로그 영상신호를 디지털신호로 변환하는 A/D 변환회로, 2는 A/D변환된 2진 디지털신호를 서브필드의 발광 비발광을 나타내는 서브필드;데이터로 변환하는 서브필드 변환회로 (200)은 서브필드변환회로(2)내부에 설치되어 있고 2라인 동시어드레스에 의해 어드레스 제어기간의 단축을 실행하는 서브필드에 대응하는 제어비트의 평활화처리를 실행하는 제어비트 평활화회로; 3은 화소단위로 나타내는 서브필드 데이터를 서브필드단위의 순차형으로 변환하는 서브필드순차변환회로; 301은 서브필드순차변환회로(30)내에 설치된 비트단위에서의 면 순차를 실현하기 위한 프레임메모리; 4는 서브필드단위의 면 순차형식에 변환된 신호에 구동에 필요한 펄스를 추가삽입하여 표시디바이스를 구동하기 위한 전압(혹은 전류)으로 변환하는 구동회로; 5는 서브필드방식에 의해 계조표현이 실행되는 표시판넬; 6은 입력영상신호의 타이밍정보인 도트클록(CK), 수평동기신호(H) 및 수직동기신호(V)등으로 각 블록에 필요한 제어신호를 생성하는 제어회로이다.
상기에서 입력된 R, G, B의 각 신호는 A/D변환회로(101, 102, 103)에 의해 디지털신호로 변환된다. 이 디진털신호는 일반적으로 2진수 표기에 의거하는 것이고 각 비트가 2의 곱인 중량을 가지고 있다. 구체적으로는 b0, b1, .....b6, b7의 8비트의 신호에 양자화 할때에는 최하위비트 b0가 1의 중량을 가지고 b1이 2, b2가 4, b3이 8, ....b7이 128의 중량을 가지고 있다. 이들 디지털신호는 서브필드변환회로(2)에서 서브필드의 발광 비발광을 나타내는 서브필드 데이터로 변환된다.
이 서브필드데이터는 표시를 실행하는 서브필드의 수에 대응한 비트수 정보로 이루어지고 8서브필드에 의해 표시를 실행할 때에는 S0, S1,.....S7의 8비트의 신호로 구성된다. 또한, 비트S0는 선두의 서브필드 SF1의 발광기간에 그 화소가 발광하는 가의 여부를 나타내고 있고 동일하게 S1, S2, ....의 순서로 서브필드(SF2, SF3)의 발광 비발광에 대응하고 있다.
또한, 제어비트평활화회로(200)에서는 어드레스 제어기간의 압축을 실행하는 서브필드에 대응하는 제어비트의 평활화처리를 실행한다. 이것은 2라인동시에 동일제어비트로 어드레스를 실행하기 때문에 페어가 되는 1라인상에 서브필드 데이터혹은 1라인아래의 서브필드 데이터에 해당하는 제어비트가 동일한 데이터가 되도록 변환하는 처리이다. 또한, 이 서브필드제어비트 평활화처리의 설명은 후 기술한다.
다음으로 이 서브필드 데이터는 서브필드순차 변환회로(3)에 입력되고 서브필드 순차변환회로(3)내부에 설치된 프레임메모리(301)에 화소단위로 기입이 실행된다. 프레임메모리(3010로부터 독출은 서브필드 단위로 면순차로 독출이 실행된다. 즉 서브필드(SF1)에서 발광의 유무를 나타내는 비트(S0)가 1필드분 독출된 후 서브필드(SF 2)의 발광의 유무를 나타내는 비트(S1)가 독출되고 이하 순서로 S2, S3....S7의 순서로 독출되고 어드레스 데이터로서 출력되는 것에 의해 각 서브필드가 구성된다. 이때 어드레스 제어기간의 압축을 실행하는 서브필드에서는 2라인에 1라인이 삭제되고 절반의 라인수의 데이터가 어드레스 데이터로서 독출된다. 상기 후 구동회로(4)에서 표시소자를 구동하기에 필요한 신호변환 펄스의 삽입등이 실행되고 매트릭스 디스플레이판넬(5)이 구동된다.
또한, 어드레스제어기간의 어드레스 데이터와 동시에 출력되는 스캔펄스는 통상 라인단위로 어드레스 처리를 실행하는 서브필드에서는 도 2에 나타난 타이밍이고 2라인동시에 어드레스처리하여 제어기간을 압축한 서브필드에서는 도 6에서 나타난 타이밍으로 출력된다. 또한, 도 6은 어드레스제어기간에 있어서 Y서스테인전극 및 어드레스전극에 인가되는 전압의 파형도이다.
상기와 같이 구성하는 것에 의해 소정의 서브필드의 어드레스 제어기간을 단축화시키는 것이 가능하고 어드레스 제어기간을 단축화에 의한 제승시간을 서스테인 펄스기간에 할당하여 고휘도화를 도모하거나 서브필드수를 증가하여 표시계조수를 증가하거나 의사윤곽방해가 강해지는 등에 의해 고화질의 표시장치를 실현하는 것이 가능하다. 또한, 프레임 메모리(301)에는 전체의 데이터가 기입되고 독출단계에서 어드레스제어기간의 압축을 실행할 때에 2라인에 1라인이 삭제되는 구성으로 하였지만 기입단계에서 삭제되는 구성이어도 용이하다. 상기에 의해 메모리용량을 저감할 수 있고 동일용량의 메모리에 있어서도 보다 고해상도 혹은 다계조의 표시가 가능하다.
또한, 서브필드수를 증가시키는 혹은 2승과 다른 발광중량을 할당하여 의사윤곽방해저감의 처리를 실행하는 경우에는 서브필드변환회로(2)에 있어서, 입력영상신호레벨로부터 서브필드 발광 팬턱으로의 변환이 실행된다. 예를들면, 8비트에서 입력되는 영상신호를 10서브필드로 표시를 실행하는 경우에는 8비트의 입력신호로부터 10비트의 서브필드 데이터에게 변환이 조합되어 논리회로 혹은 룩업테이블등에 의해 실행된다.
다음으로 제어비트평활회로(200)의 구성에 대해서 도 8을 이용하여 설명한다.
도 8은 도 7에 나타나는 제어비트평활화회로의 한 실시예를 나탄내는 블록도이다.
동도에 있어서 201은 서브필드 데이터를 1라인 지연시키기 위한 라인메모리, 202는 2개의 입력(P1, P2)에 대해서 제어신호(CB)로 지정된 비트데이터가 비등해지도록 변환하여 출력(Q1, Q2)으로서 출력하는 처리회로, 203은 처리회로(202)의출력(Q1)을 1라인 지연시키기 위한 라인회로 204는 라인단위에서 2개의 입력(a, b)을 절환하여 출력하는 절환회로이다.
상기에서 각 서브필드의 발광 비발광을 비트 데이터에 대응시킨 서브필드데이터(S)는 라인메모리(201)와 처리회로(202)의 입력(P1)에 입력된다. 라인메모리(201)에서 1라인 지연한 서브필드 데이터는 처리회로(202)의 입력(P2)에 입력되어 있다. 처리회로(202)에서는 입력(P1)에서 서브필드데이터와 입력(P2)에서 1라인 지연한 서브필드 데이터에 의해 현재의 라인과 1라인전의 상하에 근접하는 2개의 화소의 서브필드 데이터에대해서 소정의 비트데이터가 비등해지도록 변환이 실행된다. 이와 같은 변환처리를 실시된 서브필드 데이터는 출력(Q1, Q2)으로서 처리회로(202)로부터 출력된다. 처리회로(202)의출력(Q1, Q2)은 화면상에서 수직으로 근접하는 화소의 서브필드데이터이기 때문에 출력(Q1)을 라인메모리(203)에서 1라인 지연시켜 절환회로(204)를 라인별로 절환하여 2라인의 신호를 순차화하는 것으로 소정의 비트데이터가 2라인 동일값을 취하는 서브필드 데이터(D)에 변환하는 것이 가능하다.
또한, 상기 처리회로(202)에서 비등한 비트데이터가 되도록 처리하는 비트의 위치는 제어신호(CB)에 의해 결정되어 있고 어떤 서브필드의 어드레스제어기간을 단축화하는가를 설정가능하도록 되어 있다. 또한, 어드레스 기간의 단축화를 전체가 실행되지 않는 경우의 설정도 이 제어신호(CB)에 의해 실행되고 이때 처리회로(202)는 입력(P1)을 그 상태로 출력 Q1로서 출력하고 입력P2를 그 상태에서 출력Q2로서 출력한다.
또한, 도 8에 관한 상기 설명에서는 각 서브필드의 발광 비발광을 비트데이터에 대응시킨 서브필드데이터(S)를 라인메모리(201)와 처리회로(202)의 입력(p1)에 입력하는 구성이었지만 A/D변환회로로부터 입력되는 자연 2진수의 신호를 S로하여 입력하고 소망의 서브필드에 상당하는 비트데이터가 근접하는 2라인으로 비등해지도록 처리하고 제어비트 평활화회로(200)의 출력(D)을 각 서브필드의 점등 비점등을 나타내는 서브필드발광제어신호로 변환하는 구성에 있어서도 용이하다. 처리회로(202)의 가장 간단한 구성은 입력(P1)의 소정의 비트데이터를 그 상태로 입력(P2)의 동일위치의 비트데이터로서 출력하는 것이다. 상기에 의해 양자의 비트데이터를 비등하게하는 것이 가능하다. 혹은 역으로 입력(P2)의 소정의 비트데이터를 입력(P1)의 동일위치의 비트데이터로서 출력하여도 용이하다.
또한, 입력신호와의 오차가 작아지도록 어느 한 방법을 선택하는 경우도 용이하다. 이 이외의 구성에 있어서도 제어신호(CB)로 지정된 비트데이터가 출력(Q1, Q2)으로 비등해지고 또한 변환에 따른 입력신호와의 차가 작이지도록 고려된 것으로 하면 용이하다. 이 때 필요에 따라서 제어신호(CB)에서 지정된 비트이외의 신호를 변환에 따른 입력신호와의 차이가 작아지도록 변경하는 구성에 있어서도 용이하다.
그런데, 상하에 근접하는 하위 n비트의 데이터를 무조건으로 동일하게 한 경우 표시데이터가 크게 변화하고 대폭의 화질쇠화를 생성하는 경우가 있고 이것을 방지하기 위하여 무엇인가의 처리가 필요하다. 예를들면 근접하는 상측 화소데이터가 레벨16, 하측화소데이터가 레벨 15인 경우에 2의승의 발광중량에 의한 서브필드표현에서는 레벨16은 [1, 0, 0, 0, 0](상위 SF에서 순서로 1은 발광 SF, 소등 SF)로 나타내고 레벨15는 [0, 1, 1, 1, 1]로 나타낸다. 이 때 하위4비트에상당하는 서브필드를 넘어서는 조작의 요령에 따라서 2라인에 1라인의 할당으로 삭제한 동일데이터인 경우가 제안된다. 이 경우 상측 화소 16 [1, 0, 0, 0, 0]의 하위 4SF [ 0, 0, 0, 0]으로 하측화소 15 [0, 1, 1, 1, 1]의 하위 4SF [1, 1, 1, 1]를 교환하는 형이 된다. 이 결과 표현되는 레벨은 [0, 0, 0, 0, 0]이 되고 본래 15레벨의 화소가 0레벨이 되어 버린다.
또한 역으로 하측화소 15 [0, 1, 1, 1, 1]의 하위 4SF [ 1, 1, 1, 1]을 이용하여 상측화로 16 [1, 0, 0, 0, 0]의 하위 4SF를 교환하여 동일하게 하도록 하면 본래 16레벨상의 화소가 31레벨 [1, 1, 1, 1, 1]이 되어 버린다.
본 발명의 제 1 특징은 이와 같은 극단의 레벨의 변동과 플리커(Flicker)의 발생을 억제하기 위하여 하위 서브필드의 공통화하는 복수의 라인신호를 참조하여 처리하는 것에 의해 화질쇠화가 작아지고 또한 소정의 서브필드 데이터가 동일해지도록 처리하는 신호처리회로를 구비한 것이다.
또한, 본 발명의 제 2 특징은 공통화되는 하위 서브필드군안에 독립제어서브필드를 설치하는 것으로 화질을 개선하는 것이다.
다음으로 도 8에 나타나는 제어비트평활화회로(200)내부에 설치된 처리회로(202)의동작 및 구성의 일례에 대해서 도 9를 이용하여 설명한다.
도 9는 도 8의 처리회로의 한 실시예를 나타내는 블록도이다.
도 9에 있어서 205, 208은 가산회로, 206, 209는 감산회로, 207은 외부포부터 제어신호(CB)에 의해 특성이 변화하는 양자화회로, 210은 독립비트부가회로, 202는 처리회로이다.
처리회로(202)에 입력된 수직방향으로 근접한 화소(P1, P2)는 가산회로(205)와 감산회로(206)에 입력된다. 가산회로(205)에서는 P1, P2의 가산을 실행하고(수학식 1)에서 나타나는 바와같이 평균값(f0)이 산출된다. 감산회로(206)에서는 P1-P2의 감산처리를 실행하고(수학식 2)에서 나타나는 바와 같이 차분에 의거하여 값(f1)이 산출된다.
f0 = (P1 + P2)/2
f0 = (P1 - P2)/2
f1은 양자화회로(207)에 입력되고 f1'으로 변환된다. 양자화회로(207)은 제어신호(CB)에 의해 지정되는 하위의 비트가 "0"이 되도록 처리를 실행한다.
제어신호(CB)에 의해 소망의 하위비트가 0으로 변환된 신호 f1'은 가산회로(205)에서 생성된 f0와 가산회로(208)에서 가산되고 변환출력(O1)로서 출력한다. 또한 감산회로(209)에 있어서 f0에서 f1'가 감산되어 변환출력(O2)으로서 출력한다.
상기 가산회로(208) 및 감산회로(209)에 의한 연산은(수학식 3), (수학식 4)로 나타난다.
O1 = f0 + f1'
O2 = f0 - f1'
f1'의 하위 n비트는 0이기 때문에 f0과 가산 혹은 감산하여 구해지는 O1, O2의 하위 n비트는 f0의하위 n비트가 그 상태로 비등한 값으로 하여 출력된다. 즉 O1, O2의 하위 n비트를 비등한 데이터를 하는 것이 가능하다. 엄밀하게는 하위로부터 캐리와 값이 없는 상태에서의 가산과 감산은 비등한 산출결과(2를 규칙으로 하는 연산)이 되기 때문에 하위 n+1비트의데이터를 O1, O2로 비등하게 변환하는 것이 가능하다. 이 때의 출력(O1, O2)의 평균갑(O1 + O2)/2의 값은 항상 입력(P1, P2)의 평균값(f0)과 비등해지고 항상 근접하는 2라인의 평균신호레벨을 동일하게 유지하는 것이 가능하다. 또한 하위비트를 공통으로 하는 것에 의해 발생하는 오차는 O1, O2 양자에 비등도록(｜f1 - f1'｜) 분산되기 때문에 특정한 화소로 변환오차가 집중되지 않고 입력화상과 변환후의 화상의 2승평균오차를 최소로 하는 것이 가능하다.
또한 f1 = f1'로 한 경우에는 오차없이 P1 = O1, P2 = O2가 되는 것이 확실하고 f1으로부터 f1'에로 양자화회로(207)에 의한 양자화특성에 의해 하위 몇비트를 공통화할 것인가가 결정된다.
이상의 처리에 의해 하위 서브필드군에 상당하는 하위비트 전체가 근접하는 2라인으로 비등하게 변환 된 후 O1, O2는 독립비트부가회로(210)에 입력되고 소망하는 독립비트가 부가되어 Q1, Q2로서 출력된다.
또한 양자화회로(207)에서는 양자화처리의 과정으로 f1을 f1'로 변환할 때 변환오차에 의거하여 정보(EQ. RU)가 후단계의 독립비트 부가회로(210)의 동작을 제거하기 위하여 출력되어 있다. EQ, RU의 상세 및 독립비트부가회로(210)의 동작에 대해서 후 기술한다.
이상과 같은 구성에 의해 하위 서브필드군에 상당하는 비트데이터를 화질쇠화를 최소로 하며 또한 근접하는 2라인의 하위 비트 데이터간에서 공통화하는 것이 가능하다. 또한 2분의 1의 연산처리는 하위비트를 버리는 것에 의해 실현이가능하기 때문에 명확하게 도시되어 있지는 않지만 (수학식 1), (수학식 2)에 나타나는 바와 같이 가산회로(205) 및 감산회로(206)의 출력에서 2분의 1로 하는 형태로 하면 용이하다. 또한 연산과정에서의 사사오입 오차등을 저감하기 위하여 가산회로(208) 감산회로(209)의 출력부에서 2분의 1로 하는 형태에 있어서도 용이하다. 또한 이 양자화회로(207)의 양자화특성은 제어신호(CB)에 의해 제어되어 있고 외부로부터 CB의 설정에 의해 하위 몇비트를 공통화하는 것을 제어하는 것이가능하다.
상기에서 나타난 2라인의 평균신호레벨(f0)은 화상 수직방향의 저주파성분이고 2라인 차분에 의거하는 값(f1)은 수직방향의 고주파성분으로 판단하는 것이 가능하다. 양자화회로(207)에 의해 하위비트에 상당하는 서브필드에 대해서는 수직방향의 고주파성분(f1)이 "0"이 되고 f0의 저주파성분만으로 구성되는 것이 된다. 상기에 의해하위서브필드는 수직해상도가 f0만의 저주파성분에 제한되고 어드레스제어기간의 데이터수를 삭제하여 (동일데이터로 동시에 어드레스)표시하는 것이 가능하다.
이상과 같이 복수의 수직주파수 성분으로 분할하여 양자화수단에 의해 가감산하는 비트를 선택하여 재합성하는 것에 의해 소망하는 비트에 상당하는 특정한 서브필드의 해상도정보를 제한하는 것이 가능하다. 상기에 의해 어드레스제어기간을 단축화하는 본 발명의 제 1 의 특징을 구하는 것이 가능 하다.
다음으로 본 발명의 제 2 특징인 독립제어서브필드의 부가와 그 효과에 대해서 도 10 및 도 11을 이용하여 설명한다.
도 10(A) ~ (D)는 도 9의 단자 O1, O2, Q1 및 Q2에 출력되는 신호의 비트의 상태를 나타내는 도이다. 도에 있어서 전체에서 k비트(도는 k= 8의 열) 좌측이 MSB(비트 k-1), 우측이 LSB(비트 0)를 나타내고 있다.
도 10(A)는 가산회로(208)의 출력(O1), 동도(B)는 감산회로(209)의 출력(O2)를 나타내고 있다. 하위 n비트(도는 n=5의 열)는 지금까지 설명한 바와 같이 양자화회로(207)의 설정에 의해 O1, O2에서 공통화되도록 처리되어 있다.
또한, 동도(C), (D)는 도 9에 나타난 독립비트 부가회로(210)의 출력(Q1, Q2)를 나타내고 있고 비트(α)가 독립비트로서 추가되어 있다. 이 비트(α)의 위치는 비트 0으로부터 비트(n-2)의 어느 하나에 설정되어 있다. (도 10에서는 α=3, 하위 4비트째) 도 11은 추가독립비트에 의한 화질쇠화저감의 원리를 설명하는 도이다. 동도(A)는 도 9에 나타난 처리회로(202)에 입력되는 수직방향으로 근접하는 입력화소(P1, P2)를 나타내는 것이고 유연한 경사를 갖는 신호의 일부이다. 동도(b)는 도 9에 나타난 가산회로(208)의 출력(O1), 감산회로(209)의 출력(O2)을나타내는 것이고 양자화회로(207)의 처리에 의해 f1'이 제로로 양자화되는 것에 의해 O1, O2와 함께 P1, P2의 평균값(f0)으로 변환되어 있다. 동도 (C)는 독립비트부가회로(210)의 출력(Q1, Q2)를 나타내고 있고 독립비트의 추가에의해 Q1, Q2는 동일한 레벨이 아니고 2의 α승에 상당하는 레벨의 차를 가지는 것이 가능하다. 변환에 따른 2승평균차를 최소로 하기 위해서는 동도(C)에 나타나는 바와 같이 2의 α승의 차를 1/2씩 Q1, Q2로 비등하게 분배하는 구성으로 하면 용이하고 상기에 의해 Q1, Q2의 평균값은 P1, P2의 평균값 f0으로 비등해진다.
이상과 같은 처리에 의해 표시출력신호(Q1, Q2)를 P1, P2의 본래의 화상에 근접한 레벨로 하는 것이 가능하고 화질쇠화를 억제하는 효과가 있다. 또한 이 독립제어비트(α)의 장소에 대해서는 외부로부터 제어신호(CB)에 의해 제어가 가능한 구성으로 되어 있고 2라인이 동시에 동일데이터에 의해 어드레스하는 서브필드와 1라인 단위로 독립적으로 제어하는 서브필드의 구성을 최적으로 설정하고 항상 화질쇠화가 작은 화상을 표시하는 것이 가능하다.
다음으로 도 9에 나타나는 독립비트부가회로(210)의 구체적인 구성예에 대해서 도 12를 이용하여 설명한다.
도 12는 도 9의 독립비트부가회로의 한 실시예를 나타내는 블록도이다.
도 12에 있어서 211은 논리반전회로, 212a, 212b는 절환회로, 212c는 버스절환회로, 213은 하위비트처리회로, 210은 독립비트부가회로이다. 동도의 O1[n]은 화소 O1의 비트(n)(하위로부터 n+1 비트째, 단, n=0을 포함) 단독의 신호를 나타내고 있고 O1[n:m]은 화소의 O1의 비트(n)에서 비트(m)까지 n-m+1개의 버스신호를 나타내고 있다. 다른 신호명에 대해서도 동일하다. 입력된 O1, O2의 화소신호 가운데 O1[k-1 :α+1](상기 경우 n=k-1, m=α-1이다.) O2[k-1:α+1]의 상위 독립비트는 그 상태로 Q1, Q2의 상위 비트 Q1[k-1:α+1], Q2[k-1:α+1]로서 출력된다. 도 9에 나타난 양자화회로(207)는 f1에서 f1'에 양자화처리를 실행할 때 발생하는 오차량에 의해 변환하는 2종류의 제어신호(EQ, RU)를 출력하고 있고 이 2개의 신호는 독립비트부가회로(210)에 입력되어 있다.
제어신호(EQ)는 f1으로부터 f1'에로 변환오차가 비교적 작은 경우에 "1"이 되는 논리회로로 구체적으로는 이하의 (수학식 5) 의 조건을 만족할 때 "1"이 되고 다른 경우에 "0"이 된다.
+δ > (f1'-f1) > -δ
그러나, (0 < δ<[2의 α승])
또한 제어신호(RU)는 f1으로부터 f1'에게 변환오차가 비교적 크고 또한 f1'가 커지도록 변환될 때 "1"가 되는 논리회로로 구체적으로는 이하의 (수학식 6)의 조건을 만족할 때 "1"가 되고 다른 경우에는 "0"이 된다.
-δ
그러나, (0 < δ< [2의 α승])
또한, δ는 독립제어비트를 추가할 것인가의 한계치가 되지만 독립제어비트에 의해 변화하는 미소한 레벨은 [2의 (α-1)승]이기 때문에 양자화오차(δ) 가[2의 (α-1)승] 일때 최대의 효과를 얻을 수 있다. 따라서 δ는 (0 < δ< [2의 α승])의 어느하나라도 용이하지만 과도한 승의 보정을 방지하는 의미에서 [2의 (α-2)승]에서 [2의 (α-1)승]의 범위가 바람직하다.
또한, 구체적인 일례를 기술하면 δ= [2의 (α-1)승] ×0.7이다. 도 12에 있어서 EQ = "1"(이 경우 RU = 0)인 경우에는 절환회로(212a, 212b)는 "H"측에 절환되어 있고 공통화된 비트(O1, O2[α:0])는 그 상태로 절환회로(212a, 212b, 212c)를 매개하여 Q1의 하위비트Q1[α:0], Q2의 하위비트 Q1[α:0]으로서 출력된다. 이것은 양자화회로(207)에서의 변환오차가 작은 경우에는 독립비트의 부가를 실행하지 않고 그 상태로 출력하는 것을 나타내고 있다.
또한, 동도에 있어서 EQ = "0", RU = "1"인 경우에는 절환회로(212a ~ 212C)는 "L"측으로 절환하고 있지만 RU(="1")이 반전회로(211)에서 반전되고 절환회로(212a)를 매개하여 Q1[α]="0"을 출력한다. 또한 RU(="1")은 그 상태로 절환회로(212b)를 매개하여 Q2[α]="1"의 독립비트로서 출력한다. 또한, 이것에 의해 하위의 Q1[α-1:0]은 하위 비트처리회로(213)에서 처리된 신호가 절환회로(212c)를 매개하여 출력된다. 또한 본 하위비트처리회로(213)의 동작상세에 대해서는 후 기술한다.
EQ = "0", RU = "1"인 경우는 f1'가 f1에 비교하여 크게 변환된 경우이고 이 때에는 f0 + f1'에 의거하여 산출되는 O1은 원래화상(P1)에 의해 크게 변환되고 f0-f1'에 의거하여 산출되는 O2는 원래화상(P2)보다 작게 변환되어 있다. 상기에서 독립비트로서 Q1[α]는 "0", Q2는 [α]는 "1"로 하는 것으로 원래 화상과의 오차가 작아지도록 하는 것이 가능하다.
동도에 있어서 EQ = "0", RU = "1"의 경우에는 절환회로(212a ~ 212c)는 "L"측으로 절환되어 있지만 RU(="0")이 반전회로(211)에서 반전되고 절환회로(212a)를 매개하여 Q1[α]="1"을 출력한다. 또한 RU(="0")는 그 상태로 절환회로(212b)를 매개하여 Q2[α]="0"의 독립비트로서 출력된다. 또한 이것보다 하위의 Q1[α-1:0]은 하위 비트처리회로(213)에서 처리된 신호가 절환회로(212c)를 매개하여 출력된다.
EQ="0", RU="0"인 경우는 f1'이 f1에 비교하여 작게 변환된 경우이고 이 때에는 f0+f1'를 의거하여 산출되는 O1은 원래의 화상(P1)보다 작게변환되고 f0-f1'에 의거하여 산출되는 O2는 원래 화상(P2)보다 크게 변환되어 있다. 여기에서 독립비트로서 Q1[α]는 "1", Q2[α]는 "0"으로 하는 것으로 원래화상과의 오차가 작아지도록 수정하는 것이 가능하다.
이상 기술한 바와 같이 동작에 의해 양자화회로(207)로부터 제어신호(EQ, RU)에 의거하여 독립비트Q1[α], Q2[α]를 원화상과의 오차가 작아지도록 수정하고 화질쇠화를 저감시키는 것이 가능하다.
또한, 도 12에 나타난 독립비트부가회로(210)의 제어신호(EQ, RU)에 대한 진리값도면을 도 13에 나타낸다.
도 13은 독립비트부가회로의 논리동작을 나타내는 도이다. 도 13에 나타나고 있는 O1[α], O2[α]는 입력 O1[α], O2[α]가 그 상태로 O1[α], O2[α]로서 출력되는 것을 나타내고 있다. 또한 도 13에 있어서 "1"는 Q1, Q2를 조금씩 증가하는 것을 나타내고 "0"은 Q1, Q2를 그 상태로 변화하지 않는 것을 나타내고 있다.
또한, 독립제어비트 Q1[α], Q2[α] 를 조작할 때에는 동일신호(0,0) 혹은 (1,1)인 O1[α], O2[α]를 Q1[α], Q2[α] 로서 (0, 1) 혹은 (1, 0)과 같이 변환한다. 이때에는 Q1, Q2의 평균치가 O1,O2의 평균치에 비교하여 [2의(α-1)승] 증가하기 때문에 하위비트처리회로(213)에서 보정을 실행하는 구성으로 되어 있다. 또한 하위비트처리회로(213)의 진리값도는 도 15에 나타나는 바와 같이 뒤에 설명한다.
또한, 제어신호(EQ)는 양자화회로(207)에서 양자화오차가 ±δ의 범위내인 경우 EQ="1"이 되는 신호이고 제어신호(EQ)는 양ㅇ자화 오차가 +δ이상의 값인 경우 RU="1"이 되는 신호이다. 이로 인하여 EQ="1", RU="1"이 되는 경우는 없기 때문에 도 13에서는 입력금지로 되어 있다.
또한, 이 독립비트의 위치(α)는 도 9에 나타나는 제어신호(CB)에서 제어되고 있다. 또한, 이 α값에 연동하여 독립제어비트를 추가할 것인가의 한계치 δ도 설정되는 구성으로 되어 있다.
다음으로 도 12에 나타난 하위비트처리회로(213)의동작에 대해서 도 14의 블록도 및 도 15의 진리값도를 이용하여 설명한다.
도 14는 도 12의 하위비트처리회로의 한 실시예를 나타내는 블록도이다. 도 14에 있어서 214는 배타적논리합(EXOR)회로, 215는 논리반전회로, 216a~216d는 절횐회로, 213은 하위 비트처리회로이다. 신호의 버스표현 및 각 비트의 표현은 도 12와 동일하다. 본 하위 비트처리회로(213)는 지금가지 설명한 바와 같이 동일신호(0, 0),(1, 1)인 O1[α], O2[α] 가 Q1[α], Q2[α] 로서 (0, 0),(1, 1)과 같이 변환될 때 Q1, Q2의 평균값이 O1,O2의 평균갑(입력 P1, P2의 평균과도 비등하다)에 비교하여 [2(α-1)승] 증감하는 것을 보정하는 목적으로 설치되어 있다. 또한 본 하위비트처리회로(213)에서 취급하는 α-1이하의 하위비트는 O1과 O2, Q1과 Q2 로 비등한 값으로 변환되기 때문에 1계통의 처리회로에 의해 처리를 실행하는 것이 가능하다. 표기를 간략화하기 위해 O1[α-1]과 O2[α-1](양자는 비등하다)는 O1[α-1]로 나타내고 Q1[α-1]과 Q2[α-1](양자도 비등하다)는 Q1[α-1]로 나타낸다. 또한 O1[α]과 O2[α]도 비등하게 변환되어 있기 때문에 대표로 하여 O[α]로 표현한다.
동작에 대해서 도 15의 진리값도를 이용하여 이하 설명한다.
도 15는 독립비트부가회로의 진리동작을 나타내는 도이다. 도에 있어서 O[α] "1", O[α-1]이 "0"이고 Q1[α], Q2[α]를 독립하여 (1,0)혹은 (0,1)로 변환시킨 경우 O1[α]과 O2[α] 모두 "1"의 상태에서 Q1[α], Q2[α]의 어느한쪽이 "0"이 되기 때문에 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 감소한다. 이것을 보정하기 위하여 Q1[α-1]를 (O[α-1]=)"0"에서 "1"로 변환한다. 상기에 의해 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 증가시키는 것이 가능하고 전체에서는 Q1, Q2의 평균값을 O1, O2의 평균값(입력P1, P2의 평균에도 비등하다)와 비등하게 하는 것이 가능하고 화질쇠화를 저감시키는 것이 가능하다.
동일하게 O[α]가 "0", O[α-1]이 "1"이고 Q1[α], Q2[α]를 독립으로 (1, 0) 혹은 (0, 1)로 변환시킨 경우 O1[α]과 O2[α] 모두 "0"의 상태에서 Q1[α],Q2[α]의 어느한쪽이 "1"이 되기 때문에 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 증가한다. 이것을 보정하기 위하여 Q1[α-1]를 (O[α-1]=)"1"에서 "0"로 변환한다. 상기에 의해 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 감소시키는 것이 가능하고 전체에서는 Q1, Q2의 평균값을 O1, O2의 평균값(입력P1, P2의 평균에도 비등하다)와 비등하게 하는 것이 가능하다.
또한, O[α]가 "0", O[α-1]이 "0"이고 Q1[α], Q2[α]를 독립으로 (1, 0) 혹은 (0, 1)로 변환시킨 경우 O1[α]과 O2[α] 모두 "0"의 상태에서 Q1[α], Q2[α]의 어느한쪽이 "1"이 되기 때문에 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 증가한다. 이것을 보정하기 위하여 Q1[α-1]를 (O[α-1]=)"1"에서 "0"로 변환하면 용이하지만 이미 O[α-1]이 "0"이 되어 있기 때문에 단순하게 비트조작으로 [2의(α-1)승]을 감소할 수 없다. 여기에서, [2의 (α-1)승] 감소원리에 가능한 한 가깝게 하기 위하여 O[α-2:0]의 전체의 비트를 "0"으로 변환한다. 상기에 의해 Q1, Q2의 평균값을 O1,O2의 평균값(입력P1, P2의 평균과도 비등하다)에 가능한 가깝게 하는 것이 가능하다.
동일하게 O[α]가 "1", O[α-1]이 "1"이고 Q1[α], Q2[α]를 독립으로 (1, 0) 혹은 (0, 1)로 변환시킨 경우 O1[α]과 O2[α] 모두 "1"의 상태에서 Q1[α], Q2[α]의 어느한쪽이 "0"이 되기 때문에 Q1, Q2의 평균값은 [2의 (α-1)승]만큼 감소한다. 이것을 보정하기 위하여 Q[α-1]를 "0"에서 "1"로 변환하면 용이하지만 이미 O[α-1]이 "1"이 되어 있기 때문에 단순하게 비트조작으로 [2의(α-1)승]을 가산하는 것은 불가능하다. 여기에서, [2의 (α-1)승] 가산하는 처리를 대신하여Q[α-2:0]의 전체의 비트를 "1"으로 변환한다. 상기에 의해 Q1, Q2의 평균값을 O1,O2의 평균값(입력P1, P2의 평균과도 비등하다)에 가능한 가깝게 하는 것이 가능하다.
이상과 같은 동작에 의해 독립비트 Q1[α], Q2[α]를 조작한 경우에도 항상 Q1, Q2의 평균값을 O1, O2의 평균값(입력 P1, P2의 평균에도 비등하다)을 개략 비등하게 하는 것이 가능하고 상기에 의해 화질쇠화를 저감시키는 것이 가능하다.
구체적인 회로의 한 구성예는 도 14에 나타나는 바와 같이 O[α] 와 O[α-1] 이 비등하거나 비등하지 않는가를 배타적논리합(EXOR)(214)에서 검출한다. O[α] 와 O[α-1] 이 일치하지 않는 경우 배타적논리합(EXOR)(214)의 출력은 "H"가 되고 절환회로(216a ~ 216d)의 전체는 도 14에 나타나는 " H"측으로 절환되어 있다. 이 때에는 O[α-1] 이 논리반전회로(215)에 의해 반전되고 절환회로(216a)를 매개하여 Q[α-1] 로서 출력된다. 또한 O[α-2:0]의 하위 비트는 그 상태로 절환회로(216b ~ 216d)를 매개하여 Q[α-2:0]로서 출력된다.
O[α] 와 O[α-1] 가 비등한 경우에는 배타적논리합(EXOR)(214) 출력은 "L"이 되고 절환회로(216a ~ 216d)의 전체는 도 14에 나타나는 "L"측으로 절환된다. 상기에 의해 Q[α-1] 의 전체의 신호는 절환회로(216a ~ 216d)를 매개하여 O[α-1]과 비등한 값으로 출력된다.
이상과 같은 구성에 의해 도 15에 나타나는 진리값도가 실현가능한 것은 명확하고 이와 같은 하위 비트처리회로(213)에 의해 독립제어비트를 조작할 때에도 표시되는 Q1, Q2의 평균값을 원화상(P1, P2)의 평균값과 개략 비등하게 하는 것이가능 하다.
또한, 도 4, 도5 및 도 10에 나타난 실시예에서는 하위 서브필드군안에서 독립으로 제어되는 서브필드는 하나였지만 하나에 한정되지 않고 복수의 서브필드를 독립으로 제어하는 구성도 용이하다. 또한, 본 실시예에 의거하여 비트 4에서 5에 상당하는 서브필드를 독립제어하고 최하위 SF에 상당하는 비트를 독립제어하는 것에 의해 오차확산에 의한 정립형성 노이즈의 입자를 종래와 동등하게 세밀하게 제어하는 구성도 용이하다.
본 발명에 의하면 소정의서브필드의 어드레스 제어기간을 단축화하고 이 시간을 휘도 계조 의사윤곽등의 화질의 개선에 할당하는 것이 가능하다.
또한, 최상위 서브필드를 포함한 상위 서브필드는 종래와 같이 1라인별 어드레스처리하고 비교적 발광중량이 작은 하위 서브필드군에 대해서 2라인 동시에 동일데이터로 어드레스 처리하는 구성에 의해 화질쇠화를 저감시키는 것이 가능하다.
또한, 하위 서브필드군의 1부에 1라인별로 독립한 어드레스 처리하는 서브필드를 설치하는 것에 의해 표시화질을 또한 개선하는 것이 가능하다.
또한, 고휘도표시를 실현하는 경우에는 보다 다수의 서브필드에 대해서 데이터수를 빼서 서스테인기간을 다수 할당하여 표시하고 저휘도라도 고정밀 미세화의 표시를 실행하는 경우에는 데이터삭제를 실행하는 서브필드를 감소하고 혹은 전체를 삭제하는 것에 의해 화상내용과 사용자의 목적에 적합한 화질을 실현하는 것이 가능하다.
또한, 입력영상신호를 수직주파수 성분으로 분할하고 표시해상도 정보를 제한하여 점등화소를 제어하는 시간을 단축하는 것에 의해 화질쇠화가 두드러지 어려운 고화질의 표시를 실현하는 것이 가능하다.
또한, 2라인동시에 동일데이터로 어드레스 처리하는 SF가 존재하는 경우에는 표시신호의 2라인 평균치가 입력신호의 2라인 평균치와 가능한 한 비등해지도록 구성하는 것에 의해 어드레스기간의 압축에 따른 변환오차를 거의 비등하게 분산시키는 것이 가능하고 화질쇠화를 적게하는 것이 가능하다.
이상 기술한 바와 같이 본 발명에 의하면 소정의 서브필드의 어드레스 제어기간을 단축화하고 이 시간을 휘도 계조 의사윤곽등의 화질 개선에 할당하는 것이가능하다.
또한, 어드레스 제어기간을 단축하여도 최상위 서브필드를 포함한 상위 서브필드는 종래와 같이 1라인별 어드레스 처리로 하고 비교적 발광중량이 작은 하위 서브필드군에 대해서 2라인이 동시에 동일데이터로 어드레스 처리하는 구성에 의해 화질쇠화를 저감시키는 것이 가능하다.
또한, 2라인이 동시에 동일데이터로 어드레스처리하는 SF가 존재하는 경우에는 표시신호의 2라인의 평균값이 입력신호의 2라인의 평균값과 가능한 한 비등해지도록 구성하는 것에 의해어드레스기간의압축에 따른 변환오차를 거의 비등하게 분산시키는 것이 가능하고 화질쇠화를 작게하는 것이 가능하다.

Claims (24)

  1. 표시부의 화소를 복수의 서브필드로 분할하여 점등시켜서 화상을 표시하기 위하여 복수라인을 동시에 어드레스 처리하는 제 1 서브필드와 각 라인을 독립으로 어드레스 처리하는 제 2 서브필드를 설치하고,
    상기 제 1 서브필드의 동시에 어드레스처리되는 복수라인의 수직방향의 화소를 동일한 표시정보가 되도록 하고, 제 2 서브필드에서는 상기 표시 정보와 원화상의 표시정보와의 차이가 미리 정해진 값보다 큰 경우에는 상기 표시정보에 독립비트를 부가한 구성으로 하는 것을 특징으로 하는 표시장치.
  2. 어드레스된 표시부의 화소를 점등시켜 화상표시를 실행하는 서브필드방식의표시장치에서 발광중량이 최소인 최하위서브필드를 포함하고 복수라인을 동시에 어드레스처리하는 서브필드의 표시해상도 정보를 제한하는 제한회로 및 각 라인이 독립으로 어드레스 처리되는 서브필드의 표시해상도 정보의 제한을 해제하는 독립비트부가회로를 구비하고, 입력화상신호를 서브필드 변환등 처리하는 화상신호처리회로와, 상기 화상신호처리회로의 출력에 의거하여 상기 표시부의 화소를 어드레스 하고 점등하는 구동회로를 구비하고,
    상기 표시해상도정보를 제한한 서브필드에 대해서 상기 표시부의 점등화소를 선택하는 어드레스 기간을 단축한 상태에서 상기 표시부를 상기 구동회로에서 구동하여 상기 입력화상신호에 대응한 화상을 표시하도록 한 것을 특징으로 하는 표시장치.
  3. 청구항 2에 있어서,
    상기 제한회로는 상기 표시해상도 정보를 복수의 주파수로 분할한 것을 선택처리하여 합성하는 것에 의해 상기 표시해상도를 제한하는 구성인 것을 특징으로 하는 표시장치.
  4. 청구항 3에 있어서,
    상기 제한회로는 상기 선택처리한 주파수 성분에 각각 비등한 계수를 가감승산하는 구성인 것을 특징으로 하는 표시장치.
  5. 청구항 2에 있어서,
    상기 제한회로 및 상기 독립비트부가회로는 어드레스기간을 단축하는 서브필드, 표시해상도 정보의 제한을 해제하는 서브필드를 표시장치외부로부터 설정에 의해 제어가 가능한 구성인 것을 특징으로 하는 표시장치.
  6. 청구항 2에 있어서,
    상기 독립비트부가회로는 상기 복수라인을 동시에 어드레스처리하는 서브필드에서 어드레스기간을 단축할 때 대응이 되는 라인에 있어서 입력신호의 2라인의 평균값과 표시신호의 2라인의 평균값이 개략비등해지도록 변환하는 것을 특징으로하는 표시장치.
  7. 청구항 2에 있어서,
    표시해상도 정보의 제한이 해제되는 서브필드는 표시실계조수를 (8비트) 256계조로 정규화할 때 하위로부터 4비트에서 5비트째의 계조표시에 상당하는 서브필드인 것을 특징으로 하는 표시장치.
  8. 청구항 2에 있어서,
    상기 독립비트부가회로는 상기 제한회로의 출력과 원화상의 표시해상도 정보와의 차이가 미리 정해진 값보다 큰 경우에 상기 제한회로의 출력에 독립비트를 부가하는 구성인 것을 특징으로 하는 표시장치.
  9. 청구항 2에 있어서,
    상기 독립비트부가회로는 상기 제한회로의 출력과 원화상의 표시해상정보와의 차이가 미리 정해진 값보다 큰 경우에 상기 제한회로의 출력에 독립비트가 부가되고 상기 차이가 상기 미리 정해진 값 이하의 경우에는 상기 독립비트가 부가되지 않는 구성인 것을 특징으로 하는 표시장치.
  10. 어드레스된 표시부의 화소를 점등시켜 화상표시를 실행하는 서브필드방식의표시장치에 있어서,
    상기 화소가 복수의 라인상태로 배열되는 표시부와, 발광중량이 최소인 최하위서브필드를 포함하고 복수라인을 동시에 어드레스 처리하는 서브필드의 표시수직해상도 정보를 제한하는 제한회로 및 각 라인이 독립으로 어드레스 처리되는 서브필드의 표시 수직해상도 정보의 제한을 해제하는 독립비트 부가회로를 구비하고, 입력화상신호를 각 서브필드의 점등·비점등을 나타내는 서브필드데이터로 변환하는 화상신호처리회로와,
    상기 비트데이터를 정렬하는 서브필드의 어드레스기간을 단축하는 제어회로와,
    상기 화상신호처리회로 및 상기 제어회로의 출력에 의거하여 상기 표시부의화소를 어드레스하고 접등시키는 구동회로를 구비하고,
    상기 표시부의 복수라인을 동시에 어드레스처리하는 서브필드에 있어서의 어드레스기간을 단축하고 또한 상기 비트데이터를 정렬한 상태에서 구동하여 화상표시를 실행하도록 한 것을 특징으로 하는 표시장치.
  11. 청구항 10에 있어서,
    상기 제한회로는 상기 표시 수직해상도 정보를 복수의 주파수로 분할 한 것을 선택처리하여 합성하는 것에 의해 상기 표시 수직해상도를 제한하는 구성인 것을 특징으로 하는 표시장치.
  12. 청구항 11에 있어서,
    상기 제한회로는 상기 선택처리한 주파수성분에 각각 비등한 계수를 가감승산하는 구성인 것을 특징으로 하는 표시장치.
  13. 청구항 10에 있어서,
    상기 제한회로 및 상기 독립비트부가회로는 어드레스기간을 단축하는 서브필드, 상기 표시 수직해상도 정보의 제한을 해제하는 서브필드를 표시장치외부로부터 설정에 의해 제어가 가능한 구성인 것을 특징으로 하는 표시장치.
  14. 청구항 10에 있어서,
    상기 독립비트부가회로는 상기 복수라인을 동시에 어드레스처리하는 서브필드에서 어드레스기간을 단축할 때 대응이 되는 라인에 있어서, 입력신호의 2라인의 평균값과 표시신호의 2라인의 평균값이 개략 비등해지도록 변환하는 것을 특징으로 하는 표시장치.
  15. 청구항 10에 있어서,
    상기 표시 수직해상도 정보의 제한이 해제되는 서브필드는 표시실계조수를 (8비트) 256계조로 정규화할 때 하위로부터 4비트에서 5비트째의 계조표시에 상당하는 서브필드인 것을 특징으로 하는 표시장치.
  16. 청구항 10에 있어서,
    상기 제한회로는 근접하는 복수라인의 입력신호를 참조하여 처리하는 구성인 것을 특징으로 하는 표시장치.
  17. 청구항 10에 있어서,
    상기 제한회로는 근접하는 2라인의 입력신호를 참조하여 처리하는 구성인 것을 특징으로 하는 표시장치.
  18. 청구항 10에 있어서,
    상기 독립비트부가회로는 상기 제한회로의 출력과 원화상의 표시 수직 해상도정보와의 차이가 미리 정해진 값보다 큰 경우에 상기 제한회로 출력에 독립비트를 부가하는 구성인 것을 특징으로 하는 표시장치.
  19. 청구항 10에 있어서,
    상기 독립비트부가회로는 상기 제한회로의 출력과 원화상의 표시 수직해상도 정보와의 차이가 미리정해진 값보다 큰 경우에 상기 제한회로의 출력에 독립비트가 부가되고 상기 차이가 상기 미리 정해진 값 이하의 경우에는 상기 독립비트가 부가되지 않는 구성인 것을 특징으로 하는 표시장치.
  20. 어드레스된 표시부의 화소를 복수의 서브필드로 분할하여 점등시켜 화상을 표시하기 위하여 복수라인을 동시에 어드레스처리하는 제 1 서브필드와 각 라인을독립으로 어드레스 처리하는 제 2 서브필드를 설치하는 스텝과,
    상기 제 1 서브필드의 동시에 어드레스처리되는 복수라인의 수직방향의 화소를 동일한 표시 해상도 정보가 되도록 하는 스텝과, 제 2 서브필드에서는 상기 표시해상도 정보와 원화상의 해상도 정보와의 차이가 미리 정해진 값보다 큰 경우에는 상기 표시해상도 정보에 독립비트를 부가하는 스텝을 구비하는 것을 특징으로 하는 표시방법.
  21. 어드레스된 표시부의 화소를 점등시켜 화상표시를 실행하는 서브필드방식의표시방법으로 발광중량이 최소인 최하위 서브필드를 포함하고 복수라인을 동시에 어드레스 처리하는 서브필드의 표시 해상도정보를 제한하고, 각 라인을 독립으로 어드레스처리되는 서브필드의 표시해상도 정보에 독립비트를 부가하여 상기 제한을 해제하고, 입력화상신호를 서브필드 변환등 처리하는 화상신호처리스텝과,
    상기 화상신호처리스텝의 출력에 의거하여 상기 표시부의 화소를 어드레스하고 점등하는 구동스텝을 구비하고,
    상기 표시해상도 정보를 제한한 서브필드에 대해서 상기 표시부의 점등화소를 선택하는 어드레스 기간을 단축한 상태에서 상기 표시부를 구동하여 상기 입력화상신호에 대응한 화상을 표시하도록 한 것을 특징으로 하는 표시방법.
  22. 어드레스된 표시부의 화소를 점등시켜 화상표시를 실행하는 서브필드방식의표시방법으로 발광중량이 최소인 최하위 서브필드를 포함하고 복수라인을 동시에 어드레스 처리하는 서브필드의 표시 수직해상도 정보를 제한하고, 각 라인을 독립으로 어드레스처리되는 서브필드의 표시 수직해상도 정보에 독립비트를 부가하여 상기 제한을 해제하고, 입력화상신호를 각 서브필드의 점등·비점등을 나타내는 서브필드데이터로 변환하는 화상신호처리스텝과,
    상기 비트데이터를 정렬하는 서브필드의 어드레스기간을 단축하는 제어스텝과,
    상기 화상신호처리스텝의 출력에 의거하여 상기 표시부의 화소를 어드레스하고 점등시키는 구동스텝을 구비하고,
    상기 표시부의 복수라인을 동시에 어드레스처리하는 서브필드에 있어서의 어드레스기간을 단축하고 또한 상기 비트데이터를 정렬한 상태에서 구동하여 화상표시를 실행하도록 한 것을 특징으로 하는 표시방법.
  23. 청구항 22에 있어서,
    상기 표시 수직해상도 정보를 제한하는 경우 근접하는 복수 라인의 입력신호를 참조하여 처리하는 것을 특징으로 하는 표시방법.
  24. 청구항 22에 있어서,
    상기 표시 수직해상도 정보를 제한하는 경우 근접하는 2라인의 입력신호를 참조하여 처리하는 것을 특징으로 하는 표시방법.
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