KR100217279B1 - Pdp-tv시스템의 계조처리를 위한 메인클럭 분리적용 방법. - Google Patents

Pdp-tv시스템의 계조처리를 위한 메인클럭 분리적용 방법. Download PDF

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Abstract

본발명은 PDP-TV 시스템에 관한 것으로서, PDP 계조처리를 위한 신호처리에 관한 것이다. PDP 계조처리를 효율적으로 하기 위해서는 1 필드를 복수개의 서브필드로 나누어서 하나의 서브필드에서는 전 화면 소거(Erasing mode, 제1과정), 데이터 기입 및 주사(Writing and Scan, 제2과정) 및 방전유지(Discharge Sustain mode, 제3과정)를 반복적으로 행한다.
상기의 제2과정에서는 1라인, 3㎲ 동안 데이터를 한번에 24개(8bits×3(r,g,b))씩 107번에 다보내야 하므로 시스템 전체에서 20㎱(50㎒)의 빠른 주파수가 메인클럭의 주기가 된다. 이와 같이 시스템 전체에 빠른 주파수의 신호가 사용되므로 노이즈(glitch) 문제와 많은 수의 로직을 사용해야 했다. 본 발명에서는 상기와 같이 상기의 전구간(제1과정, 제2과정, 제3과정)에서 빠른 주파수를 사용하던 것을 빠른 주파수가 필요한 구간(제2과정 중)에서만 20㎱를 인에이블 신호로 처리하고, 전체구간을 제어하는 타이밍 콘트롤러의 메인클럭은 느린 주파수(2㎒)를 사용하므로서 시스템의 글리치를 최소화 하고, 또한 전체 로직수를 줄여 최적설계를 하기 위한 방법을 제시하고 있다.

Description

PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법
본 발명은 PDP-TV 시스템에 관한 것으로, PDP-TV 시스템에서 화면표시를 위한 계조처리를 위한 구동방법에 관한 것이다.
일반적으로 평판 디스플레이기의 구동방법은 CRT의 구동방법과는 다르다. 특히, 계조처리에 관한 방법에 있어서, CRT의 경우는 전자총이 한 화소씩 순차적으로 주사하는 방식을 채용하며 계조처리는 아날로그 방식에 의해 구동되는 간단한 구동회로로 이루어져 있으며, 구동 속도가 수십 ㎱(nano sec)로서 매우 빠른 편이나 HDTV와 같이 화소수가 수백만개로 늘어날 경우 수백만 화소의 구동을 한 화소씩 주사하는 방식으로 구현하기는 매우 어렵다. 그러나 PDP의 경우에는 한 화소씩 주사하는 방식이 아니라 기체 방전의 강한 비선형성(strong nonlinearity)특성을 이용한 행구동(matrix driving)방식을 이용한다. 비선형성이란 기체 방전의 하나의 특징으로서, 기체 방전 현상이 기체의 이온화 과정을 통한 전리에 의한 것이므로 이러한 이온화 반응이 충분히 일어날 수 있는 방전 전압 이상의 전압이 인가될 때만 방전이 일어나며, 그 이하의 전압에 대해서는 방전이 일어나지 않는 기체 방전의 하나의 특성이다. PDP는 일반적으로 일정한 전압을 갖는 연속적인 펄스에 의해 구동되며, 계조 표시는 아날로그 방식이 아니라 디지털 방식에 의해 구현된다.
PDP의 계조처리를 위한 구동방법은 메모리에 저장되는 1필드의 영상데이터를 1라인 분량의 Odd 라인 데이터의 독취후 Even 라인 데이터의 독취가 반복적으로 수행하는 것이 일반적이다. 이 경우 1 필드를 여러개의 서브필드(256 계조 - 8 서브필드)로 나누고 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터 인터페이스부로 제공하는 방법으로 이루어져 있다. 여기에서 1개의 서브필드의 구동방법은 다음과 같은 구동순서로 행하고 있다.
즉, 하나의 서브필는 방전 소거를 위한 동작 모드로서 AC PDP의 경우 변전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거한다. 즉, 이전 서브필드의 방전 유지 후에 선택된(방전한) 화소에 남아있는 벽전하(Wall charge)를 소거하기 위해, 가시적이지 않을 만큼의 짧은 시간동안에 전 화소에 벽전하를 기입시키고, 다음에 전 화소를 소거하여 남아있는 벽전하를 모두 소거시킴으로써 PDP를 초기화 하는 전 화면 소거동작(Erasing mode)과, 라인 주사 전극에 순차적으로 주사 펄스를 쉬프트시키면서 데이터 기입 전극을 통해 해당 데이터를 라인 단위로 기입하여 방전시키고자 하는 화소에 선택적으로 벽전하를 형성시키는 초기 방전 형성을 위하여 필요한 데이터 기입 및 주사동작(Data writing and scan mode)과, 기체방전의 기억 기능 특성을 이용하여 선택 펄스 보다 낮은 전압의 유지펄스에 의해 방전이 유지되는 방전유지 동작(Discharge sustain)을 반복 수행하는 것으로 이루어진다.
상기와 같은 서브필드의 구동방법에 있어서, 상기의 데이터 기입 및 주사구간에서는 1라인 동안은 3㎲가 사용되므로 이 시간에 많은 데이터 처리가 가능하게 하기 위해서 신호 하나가 20㎱인 신호가 필요하게 된다. 이 때문에 상기의 1 서브필드의 전 구간 및 시스템 전체에서 상기의 빠른 주파수가 사용되고 있다. 그 결과 데이터 처리의 노이즈(glitch) 문제와 시스템 전체에 많은 수의 로직을 사용하여야 하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점에 착안하여 그 문제을 해소하고자 한 것으로, 1개의 서브필드의 구동방법에 있어서 시스템 전구간에 일률적으로 빠른 주파수를 사용하지 않고, 전체 시스템에는 느린 주파수를 사용하고 빠른 주파수가 필요한 상기의 데이터 기입 및 주사동작 구간에서만 빠른 주파수를 사용할 수 있도록 제어 주파수 클럭을 분리 적용시키는 방법을 제공하는데 있다.
도 1은 PDP-TV 시스템의 전체 구성도
도 2는 도2의 요부인 메모리부의 상세 블록도
도 3은 칼라 PDP의 표시수치와 1라인 분량의 데이터 관계도
도 4는 본 발명의 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용방법이 적용되는 하나의 서브필드의 구동과정에 대한 설명도
* 도면의 주요 부분에 대한 부호의 설명
1 : AV부 2 : ADC부
3 : 메모리부 4 : 데이터 인터페이스부
5 : 타이밍 콘트롤부 6 : 어드레스 구동 IC
7 : 유지/주사 구동 IC 8 : 고전압 구동회로부
9 : AC/DC 전환부 10 : 데이터 재배열부
20 : 어드레스 생성부 30 : 콘트롤 클럭 생성기
이하, 첨부된 도면을 참고로 하면서 본 발명의 실시예를 상세히 설명하고자 한다. 우선, 본 발명의 이해를 돕고자 PDP-TV 시스템의 구동방법을 개략적으로 설명하기로 한다. AC형 PDP-TV 시스템은 도 1에서 개략적으로 도시한 구성으로 이루어져 있다. 안테나를 통해 수신되는 복합영상신호는 AV(Audio-Video)부(1)에서 아날로그 처리되고 ADC(Analog-to-Digital Conveter)부(2)에서 일정한 데이터로 디지탈화된다. 이 영상 데이터는 다시 메모리부(3)와 데이터 인터페이스부(4)를 통해 PDP 계조처리 특성에 부합되는 데이터 스트림(Data stream)의 형태로 어드레스 드라이버 IC(6)에 제공된다.
또한 타이밍 콘트롤부(5)와 고압구동회로부(8)는 어드레스, 유지/주사 구동 IC(Sustain Driver IC)(7)에서 필요로 하는 고압 콘트롤 펄스를 출력하고, AC/DC 변화부(9)는 교류전원을 입력으로 하여 전체시스템에서 필요로 하는 모든 DC전압을 생성, 공급한다. 이상의 구성에 대해서 각각의 블록별로 좀더 상세히 설명하기로 한다. AV부(1)에서는 NTSC 복합신호를 입력받아 아날로그 R, G, B와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(2)에 공급한다. 이 APL은 PDP-TV 시스템의 밝기 개선을 위해 사용된다. NTSC 복합영상신호는 비월주사(Interlaced scanning) 방식으로 1프레임이 Odd/Even의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다.
ADC부(2)는 아날로그 R, G, B신호를 입력으로 받아 디지털 테이타로 변환하여 메모리부(3)로 출력해 주며, 이때 이 디지털 데이타는 PDP-TV시스템의 밝기 개선을 위해 변환된 형상의 영상데이타이다. ADC부(2)는 증폭부, 클럭생성부, 샘플링 영역설정부, 그리고 데이터 맵핑부로 나뉜다. 증폭부는 아날로그 R, G, B 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다.
클럭생성부는 샘플링 클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다. PLL은 입력동기신호의 위상과 Loop에서 출력된 가변펄스의 위상을 비교하는 PD(Phase Detector), VCXO(Voltage Controlled Crystal Oscillstor)의 콘트롤전압을 출력하는 LF(Loop Filter), 콘트롤전압에 의해 발진하는 VCXO, 그리고 VCXO의 출력을 분주하여 위상비교펄스를 출력하는 PC(Programmable Counter)로 구성되어, 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직 직선성이 보장되지 않는다.
샘플링 영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다.Odd/Even 필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 선택된 라인마다, 최소 853개의 샘플링 클럭이 존재할 수 있는 시간이 되어야 한다.
데이터 맵핑부는 A/D 컨버터에서 출력된 R, G, B 데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, A/D컨버터에서 출력된 R,G,B데이터를 1:1 맵핑하여 개선된 R,G,B 데이터 형태로 메모리부(3)에 제공한다.
메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열 할 필요가 있다. 또한, 비월주사(Interlaced scanning)방식으로 입력되는 영상데이터를 순차주사(Progresive scanning)방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다.
도 2는 상기와 같은 기능을 수행하는 메모리부(3)의 블록다이어그램이다. 즉, 메모리부는 크게 데이터 재배열부(10), 어드레스 생성부(20)로 나눌 수 있고, 그밖에 콘트롤 클럭 생성기(30)와 2개의 프레임 메모리 및 데이터 선택기로 구성되어 있다. 데이터 재배열부(10)는 쉬프트 레지스터 A,B, D-FF MUX.(D 플립플롭 과 멀티플렉서), 그리고 3상태 버퍼 A,B로 구성되어, ADC부(2)에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열 한다. 제 1 쉬프트 레지스터가 8개 샘플의 영상 데이터를 로드(Load)하는 동안, 제 2 쉬프트 레지스터에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(MSB, 8 Bits)로부터 최하위 비트(LSB, 8 Bits)까지 순차적으로 쉬프트하면서 출력된다.
ADC부(2)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해 제 1, 제 2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드(Load)와 쉬프트(Shift) 동작을 반복하도록 한다. D-FF MUX 는 이들 중 쉬프트 모드에서 출력되는 동일한 가중치(Weight)의 데이터(Recordered Data)를 선택하여 3상태 버퍼로 공급한다.
한 장의 영상 데이터(853×3(RGB)×480×8Bits≒10Mbit)를 저장할 수 있는 프레임 메모리 또한, 2개를 마련하여 이들이 프레임 단위로 기입(Write), 독취(Read)동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다. 그러므로 3상태 버퍼 A,B는 D-FF MUX로부터 제공되는 재배열된 영상 데이터를 기입 모드에 있는 프레임 메모리로 연결시켜주는 역할을 한다.
이하에서는 어드레스 생성부(20)에 관하여 설명하기로 한다. 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르게 된다. 즉, 메모리에 저장된 1필드의 영상 데이터는 1라인 분량의 Odd 라인 데이터 독취후 Even 라인 데이터 독취를 반복 수행하게 된다. 또한, PDP 계조처리상 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터 인터레이스부로 제공하여야 하므로, 기입순서와는 구조적으로 아주 다른 독취순서를 갖게된다. 그러므로 설계한 메모리맵 구성에 따른 기입 어드레스 생성기와 독취 어드레스 생성기가 필요하며, 어드레스 선택기는 프레임 메모리 A,B의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 한다. 콘트롤 클럭 생성기(30)에서는 수직, 수평동기신호(H, Vsync) 및 메인 클럭을 입력으로 하여 기입/독취 어드레스 클럭 및 메모리부(3)를 구동하는데 필요한 그 밖의 모든 로직 콘트롤 펄스를 생성, 공급한다. 데이터 선택기는 프레임 메모리 A, B 중 독취 모드에서 출력되는 영상 데이터를 선택하여 데이터 인터페이스부(4)에 제공한다.
데이터 인터레이스부(4)는 메모리부(3)로부터 넘어오는 R,G,B 데이터를 임시 저장하였다가 어드레스 구동 IC(6)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다. 도 4는 상기의 기능을 설명해주는 블록 다이어그램이다.
메모리부(3)에서 출력되는 R,G,B 화소 배치에 맞게 배열되어 어드레스 구동 IC(6)에 공급되어야 하며, 이 때문에 데이터 인터페이스부(4)가 필요하다. 디스플레이 사이즈는 853×3(r,g,b)×480이며, 데이터 인터페이스부(4)에서는 1라인 분량(853×3=2559 bits)의 데이터를 임시 저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2 라인 분량(2559×2=5118 bits)의 임시 저장장소가 필요하다.
도 3은 칼라 PDP의 디스플레이 사이즈와 1라인 분량의 데이터 관계를 도시한 것이다. 임시 저장영역의 데이터 입출력과정은 메모리부(3)로부터 R,G,B 각각 8bits씩 총 24bits의 데이터가 차례로(107회) 제1 임시 저장영역에 입력되면서(24bits×107=2598bits), 이와 동일한 시간 간격으로 제2 임시 저장영역의 이전 1라인 분량의 데이터가 어드레스 구동 IC(6)에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 제1, 제2 임시 저장영역에서 교대로 일어나게 된다. 즉, 제1 임시 저장영역가 입력모드, 제2 임시 저장영역이 출력모드로 동작한 후, 그 다음에는 제1 임시 저장영역이 출력모드, 제2 임시 저장영역이 입력모드가 되는 동작을 반복한다.
데이터 인터페이스부(4)는 임시저장된 영상 데이터를 어드레스 구동 IC로 출력할 때, 각 구동 IC에 1bit의 데이터, 총 48bits의 영상 데이터를 스트림 형태로 제공한다. 이와 같이 데이터가 구동 IC에 차례로(75회) 입력되면서, 병렬로 쉬프트되면 1라인 분량(48bits×75=3600 bits)의 영상 데이터가 어드레스 구동 IC에 모두 로드되게 된다. 이 과정은 다른 임시 저장영역의 입력 모드 동작시간과 동일해야 하므로 입력모드는 출력모드에 비해 2배의 주파수로 동작되어야 한다.
고압구동회로부(8)는 타이밍 콘트롤러부(5)에서 출력되는 각종 로직레벨의 콘트롤 펄스에 따라, AC/DC 변환부(9)에서 공급되는 DC 고압을 조합하여 어드레스, 유지/주사 구동 IC(7)에서 필요로 하는 콘트롤 펄스를 생성하여 PDP를 구동할 수 있도록 한다. 또한 데이터 인터페이스부(4)로부터 어드레스 구동 IC(6)로 제공되는 데이터 스트림도 적당한 전압레벨로 높여 패널에 선택적 기입이 가능하도록 한다.
PDP 계조처리를 위한 구동방법은 전술한 바와 같이 우선 1필드(60Hz)를 몇 개의 서브필드(64계조 : 6 서브필드, 256계조 : 8 서브필드)로 나누고, 각 서브필드에 해당하는 영상 데이터를 어드레스 구동 IC를 통하여 라인 단위로 패널에 기입한다. MSB 데이터가 기입되는 서브필드에서 LSB 서브필드 순으로 방전유지 펄스의 갯수를 적게하여, 이들의 조합에 따른 총 방전 유지 기간으로 계조처리를 하는 것이 일반적이다. 또한 모든 서브필드의 구동 순서는 전화면 기입 및 소거, 데이터 기입, 방전유지(화면표시)의 동작을 반복한다. 이 과정을 개략적으로 설명하면 다음과 같다.
a) 전 화면 소거(Erasing mode) : 방전 소거를 위한 동작 모드로서 AC PDP의 경우 변전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거한다.
이전 서브필드의 방전 유지 후에 선택된(방전한) 화소에 남아있는 벽전하(Wall charge)를 소거하기 위해, 가시적이지 않을 만큼의 짧은 시간동안에 전 화소에 벽전하를 기입시키고, 다음에 전 화소를 소거하여 남아있는 벽전하를 모두 소거시킴으로써 PDP를 초기화 한다.
b) 데이터 기입 및 주사 ; 선택동작이라 하기도 한다. 이는 초기 방전 형성을 위해서 필요한 구동 동작이다. PDP에서 일반적으로 사용되는 He+Xe, Ne+Xe의 penning 혼합기체의 경우 240Volt-280Volt의 전위를 인가해 준다. AC의 경우 제3전극을 도입하여 면 방전 형태에서의 유지전극과 유전체에 의한 기생 커패시터에 의해 야기되는 고전류를 감소시키며, 선택 동작과 유지동작을 분리시키는 구동 방식을 채용하고 있다.
실제의 적용에 있어서는 라인 주사 전극에 순차적(1~480)으로 주사 펄스를 쉬프트시키면서 데이터 기입 전극을 통해 해당 데이터를 라인 단위로 기입하여 방전시키고자 하는 화소에 선택적으로 벽전하를 형성시킨다.
c) 방전 유지(Discharge Sustain) ; 유지동작은 기체방전의 기억 기능 특성을 이용하여 선택 펄스 보다 낮은 전압의 유지펄스에 의해 방전이 유지되는 구동동작이다. AC PDP의 경우 벽전하(wall charge)에 의한 기억 기능 효과와 DC PDP의 경우 자기 하전 입자공급(self priming)효과를 이용한다. 이와 같이 기억 기능을 이용하여 선택동작과 유지동작을 분리할 수 있는 기억형 구동방식의 경우 고화질 표시소자를 구현하기 위한 고계조 표시의 경우에 PDP가 대형의 표시소자에 대해서도 휘도의 저하 없이 동작할 수 있는 구동방식을 제공한다.
방전유지 동작의 실제에 있어서는 방전 유지 구동부전극과 라인 주사 전극사이에 교번으로 유지 펄스를 인가하여 벽전하가 형성된 화소의 방전을 개시, 유지시킨다. 이 때, 기입되지 않은 화소가 기입된 주변 화소에 의해 영향을 받아, 오류방전을 일으킬 가능성이 있으므로, 유지 펄스 인가 후 마다 소폭소거를 행하여 정확한 방전이 이루어지도록 한다. AC/DC 변환부(9)에서는 교류전원(220V, 60Hz)을 입력으로 하여 전극 구동펄스를 조합하는데 필요한 고압과 그 밖의 PDP-TV 시스템을 구성하는 각 부에서 요구하는 DC전압을 생성, 공급한다.
이하에서는 상기의 PDP-TV 시스템의 구성중에서 PDP 계조처리를 위한 클럭처리에 관한 본 발명의 구성 및 작용에 대한 상세한 설명을 하기로 한다. 도 4는 PDP-TV 시스템의 계조처리를 위한 본 발명의 메인클럭 분리 적용 방법을 설명하기 위한 하나의 서브필드의 구동과정을 도시한 것이다. PDP 계조처리를 위하여, ADC부(2)에서 디지털 R,G,B 데이터와 샘플링클럭을 입력 받아 그 데이터를 재배열하여 데이터 인터페이스부(4)에 제공하기 위한 메모리부(3), 그리고 메모리부와 데이터 인터페이스부의 데이터 입출력을 제어하기 위한 메인클럭을 제공하는 타이밍 콘트롤러(5)로 구성된 PDP-TV 시스템에서, 본 발명의 구성은 상기의 메모리부(3)에 저장된 하나의 필드를 복수개의 서브필드로 나누고 각 서브필드에 해당하는 영상데이터를 어드레스 구동 IC(6)를 통하여 라인단위로 패널에 기입하고, 최상위(MSB) 데이터가 기입되는 서브필드에서 최하위(LSB) 서브필드의 순으로 방전유지 펄스의 개수를 적게하여 이들의 조합에 따른 총 방전유지 기간으로 PDP 계조처리하는 PDP-TV 구동방법에서 하나의 서브필드는, 이전 서브필드의 방전유지후에 남아있는 벽전하를 소거하기 위하여 전 화소를 소거하여 남아있는 벽전하를 소거시켜 PDP를 초기화 시키는 제 1 과정과, 데이터를 기입하고, 라인 주사 및 방전유지 구동부의 전극에 순차적으로 주사 펄스를 주사하기 위해 데이터를 기입 및 주사하는 제 2 과정과, 그리고 유지펄스(Sustain Pulse)를 PDP의 방전유지 구동부에 인가하여 벽전하가 형성된 화소의 방전을 개시, 유지시키는 제 3 과정으로 이루어진 PDP-TV 시스템의 계조처리 방법에 있어서, 상기의 제1과정, 제2과정 및 제3과정의 전구간에서는 느린 주파수 클럭을 사용하고, 상기의 제2과정의 서브필드부의 펄스부분(3㎲) 안에서는 빠른 주파수 클럭을 리셋 신호로 동작하게 하여 액티브 High에서는 동작하지 않게 하고, 액티브 Low에서만 동작하여 주사하게 하는 것을 특징으로 하는 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법이다.
상기의 제 2 과정에서 현재의 PDP-TV 시스템에서는 1.44㎳ 정도가 사용 된다. 이 시간 동안 480라인을 주사하려면 1 라인 동안 3㎲ 만큼이 사용된다. 그리고 이 시간 동안 한 라인에 해당하는 2559개(853×3(r,g,b))의 데이터를 한번에 24개씩(8 bits×3(r,g,b)) 107번에 모두 보내야 한다. 이 때 약간의 여유(margin)를 생각하여 150번까지 가능하게 하는 것이 바람직하다.
3㎲의 극히 짧은 시간에 150번이 가능하려면 신호 하나가 50MHz(20㎱)인 빠른 주파수가 필요하다. 이로 인해 제1, 2과정 시스템 전체에서도 20㎱가 기본 클럭의 주기가 된다. 동 화상의 표시는 인간의 시각계를 고려하여 1초에 60필드를 표현해야 한다. 따라서 한 필드에 배당되는 시간은 16.67(1sec/60 frames)ms가 된다. 이 경우 20㎱가 주기인 신호에서 데이터 내부를 구별하기 카운트한다면 2020(20,971,520)이 가능한 카운터가 필요하다. 이렇게 했을 경우 시스템 전체에 빠른 주파수의 신호가 사용됨으로 노이즈(glitch)문제와 많은 수의 로직을 사용하게 된다. 본 발명에서는 이와 같은 문제를 해결하기 위해서 클럭의 분리하는 방법을 이용하고 있다. 즉, 상기의 데이터 기입 및 주사구간에서 필요로 하는 50MHz(20㎱)에 해당하는 빠른 주파수 클럭을 사용하고 다른 전체 구간에서는 가능한한 최대한 빠른 주파수의 신호를 사용한다. 현재 50MHz를 제외한 가장 빠른 주파수의 신호는 2MHz이다. 따라서 전체 시스템에 관한 신호는 2MHZ 클럭을 쓰고, 50MHZ는 데이터 인터페이스부(4)의 데이터 입출력에만 사용한다. 이와 같이 메모리부(3)와 데이터 인터페이스부(4)의 데이터 입출력에 관한 제어신호를 분리 적용함으로써 전체 시스템에 필요한 카운터는 215(=32,768)으로 220에 비해 5bits가 줄어들어 노이즈(glitch)문제가 적어지고 사용되는 로직수도 적어진다.
상기한 바와 같이 데이터 기입 및 주사구간에서 한 라인주사에 필요한 데이터 처리량이 많고, 또한 빠르게 처리해야 한다는 점 때문에 50MHz의 빠른 주파수를 클럭으로 사용해야 하고, 이 때문에 전체 시스템에도 이 빠른 주파수를 메인클럭으로 사용하던 것을 본 발명에서는 메모리부(3)와 데이터 인터페이스부(4)의 데이터 입출력에 관한 제어신호를 분리하여 적용함으로써 전체 시스템에 필요한 카운터를 줄일 수 있어서카운터에서 발생하는 노이즈(glitch)를 최소화 할 수 있는 효과가 있고, 그로 인해서 시스템에 사용되는 로직수를 크게 줄일 수 있으므로 전체 로직설계를 단순화 할 수 있는 효과가 있다.

Claims (4)

  1. 하나의 필드를 복수개의 서브필드로 나누고 각 서브필드에 해당하는 영상데이터를 어드레스 구동 IC(6)를 통하여 라인단위로 패널에 기입하고, 최상위(MSB) 데이터가 기입되는 서브필드에서 최하위(LSB) 서브필드의 순으로 방전유지 펄스의 개수를 적게하여 이들의 조합에 따른 총 방전유지 기간으로 PDP 계조처리하는 PDP-TV 구동방법에서, 하나의 서브필드의 구동은 이전 서브필드의 방전유지후에 남아있는 벽전하를 소거하기 위하여 전 화소를 소거하여 남아있는 벽전하를 소거시켜 PDP를 초기화 시키는 제 1 과정과,
    데이터를 기입하고, 라인 주사 및 방전유지 구동부의 전극에 순차적으로 주사 펄스를 주사하기 위해 데이터를 기입 및 주사하는 제 2 과정과, 그리고
    유지펄스(Sustain Pulse)를 PDP의 방전유지 구동부에 인가하여 벽전하가 형성된 화소의 방전을 개시, 유지시키는 제 3 과정으로 이루어진 PDP-TV 시스템의 계조처리 방법에 있어서,
    상기의 제1과정, 제2과정 및 제3과정의 전구간에서는 느린 주파수 클럭을 메인클럭으로 사용하고, 상기의 제2과정의 서브필드부의 펄스부분(3㎲) 안에서는 빠른 주파수 클럭을 리셋 신호로 동작하게 하여 액티브 하이에서는 동작하지 않게 하고, 액티브 로우에서만 동작하여 주사하게 하는 것을 특징으로 하는 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법.
  2. 제 1 항에 있어서, 상기의 제2과정에서 사용되는 빠른 주파수가 50MHz(20㎱)인 것을 특징으로 하는 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법.
  3. 제 2 항에 있어서, 상기의 제1과정, 제2과정 및 제3과정의 전구간에서 사용되는 주파수가 2MHz인 것을 특징으로 하는 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법.
  4. 제 3 항에 있어서, 상기의 제 2 과정에서의 빠른 주파수 50MHz는 인터페이스 데이터 입출력에만 사용하는 것을 특징으로 하는 PDP-TV 시스템의 계조처리를 위한 메인클럭 분리 적용 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335728B1 (en) * 1998-03-31 2002-01-01 Pioneer Corporation Display panel driving apparatus
DE19835640A1 (de) * 1998-08-06 2000-02-10 Siemens Ag Rationaler Frequenzteiler
JP4020548B2 (ja) * 1999-11-11 2007-12-12 富士通株式会社 フリップフロップ制御回路、プロセッサおよびプロセッサの動作方法
JP2003005703A (ja) * 2001-06-22 2003-01-08 Pioneer Electronic Corp パネル駆動装置
US6919902B2 (en) 2002-06-03 2005-07-19 Seiko Epson Corporation Method and apparatus for fetching pixel data from memory
US7034887B2 (en) * 2002-07-15 2006-04-25 Seiko Epson Corporation Method and apparatus for flicker filtering interlaced display data
JP4136670B2 (ja) * 2003-01-09 2008-08-20 キヤノン株式会社 マトリクスパネルの駆動制御装置及び駆動制御方法
CN107316604B (zh) * 2017-08-22 2019-06-14 开源集成电路(苏州)有限公司 一种led显示屏单元板的并行总线装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50145269A (ko) * 1974-05-14 1975-11-21
US4006298A (en) * 1975-05-20 1977-02-01 Gte Laboratories Incorporated Bistable matrix television display system
US4017719A (en) * 1975-12-18 1977-04-12 Rca Corporation Binary rate multiplier with means for spacing output signals
US4156200A (en) * 1978-03-20 1979-05-22 Bell Telephone Laboratories, Incorporated High reliability active-standby clock arrangement
US4385293A (en) * 1979-12-10 1983-05-24 United Technologies Corporation Gray shade operation of a large AC plasma display panel
US4414544A (en) * 1981-06-12 1983-11-08 Interstate Electronics Corp. Constant data rate brightness control for an AC plasma panel
GB2229847A (en) * 1989-02-16 1990-10-03 Toshiba Lighting & Technology Colour image discharge display
JPH06282242A (ja) * 1993-03-25 1994-10-07 Pioneer Electron Corp ガス放電パネルの駆動方法
JPH07302061A (ja) * 1994-05-09 1995-11-14 Fujitsu General Ltd 映像の表示処理方法およびその装置
EP0755043B1 (en) * 1995-07-21 2009-09-02 Canon Kabushiki Kaisha Gray scale driver with luminance compensation

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