JP4163787B2 - 交流プラズマディスプレイ平板装置のタイミング制御装置及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は平板ディスプレイ装置（ＦＰＤ：Flat Panel Display)に関するものであり、より詳細にはＲＧＢストリップ形プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel) を使用した平板ディスプレイ装置のタイミング制御装置及びその制御方法に関するものである。
【０００２】
【従来の技術】
最近、テレビ需要がだんだん増加しながら消費者は大きな画面と設置が比較的簡単な薄いディスプレイ装置を要求するようになり、このような期待に応じるためには既存のＣＲＴは限界があった。それで、表示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転換がなされるようになり、最近国内外的に活発に研究が進められている。
【０００３】
このような平板ディスプレイ素子は、大きく、放射(emissive)素子と非放射素子に分けられる。放射素子は、よく能動発光素子といわれ、自体的に光を出す素子をいう。代表的には電界放出表示素子、蛍光表示形素子、電子発光形素子、プラズマディスプレイパネルなどがここに当たる。非放射素子は受動発光素子と言われ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】
現在卓上時計、計算機、ノートブックコンピュータなどの液晶表示素子を採用した商品が主流をなしている。しかし、この素子もパネル製造工程上の問題でテレビでの２１インチ級以上にはまだ限界を示しており、視野角が狭く、温度変化による応答速度に欠点がある。このような液晶表示素子の短所を補完できる次世代平板ディスプレイとしてプラズマディスプレイが最近新しく注目を浴びている。
【０００５】
ＰＤＰは蛍光灯と類似の原理であり、自体発光するために、まるでＣＲＴのように大画面であっても、明るさが均一で、コントラストが高く、視野角が略１４０度以上で２１〜５５インチ級の大画面表示装置であり、最も適合したものとして知られている。液晶表示素子に比べてパネル製造工程が比較的簡単で製作費用を減らすことができる長所を有する。しかし、未だにＰＤＰがＣＲＴに比べて製作費用が高いためにメーカではこれを減らすための研究が進行されている。
【０００６】
プラズマディスプレイは放電セルの構造的差異とこれによる駆動電圧の形式により大きくＤＣ形とＡＣ形で分類される。交流タイプは正弦波交流電圧またはパルス電圧で駆動され直流タイプは直流電圧で駆動される。構造的には交流タイプは誘電体層が電極を覆っているために、これが電流制限抵抗の役割をする反面、直流タイプは電極が放電空間にそのまま露出されて放電電圧が供給される間放電電流が流れる。交流タイプは電極が誘電体で被覆されており、イオン衝撃を受けないために直流タイプより寿命が長い。また、分極により誘電体表面に生じる壁電荷がセル内部に記憶機能を有する長所のために表示装置での応用がより多く活用されている。
【０００７】
カラーＰＤＰでは放電特性を向上させるために別の補助電極を具備して３極構造の形態になっている。すなわち、表示のための単位セル当たり３個の電極、すなわち、データ記入（書き込み）のためのアドレス電極、ラインを順次にスキャンしてセル放電を維持するための維持電極、放電維持を補助するバス電極で構成されている。
【０００８】
データ記入のためのアドレス電極数は水平解像度により決定される。例えば、ライン当たりサンプル数がＲＧＢそれぞれに対して８５３個である場合には総サンプル数は２５５９個になる。それで、アドレス電極数も２５５９個が要求される。アドレス電極の配列形態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反復的に配列される。
【０００９】
このように、数千個のアドレス電極がパネルの一側のみに配列された場合には電極駆動部の回路配置上空間的制約を受けるために、一般に１２８０個の奇数番目電極の駆動部はパネルの上端に配置し１２７９個の偶数番目の電極の駆動部はパネルの下端に配置する上下電極駆動方式を採択している（米国特許４，６９５，８３８号参照）。
【００１０】
一方、ＮＴＳＣ方式のテレビ信号をＰＤＰパネルに表示するためには、データ処理部では飛越走査方式を順次走査方式に変換し、ＰＤＰ階調処理のためのサブフィールド方式にデータを変換し、ＰＤＰパネルの上下アドレス電極を駆動するための電極駆動部にライン当たり１２８０個ずつのＲＧＢピクセルデータをアドレス電極配置に合わせて提供する必要がある。
【００１１】
通常に、ＰＤＰの映像データ処理部はディジタルＲＧＢサンプルデータを階調処理するためのサブフィールドデータに再配列するデータ再配列部、走査方式を変換するためのフレームメモリ部と、データインターフェース部と、タイミングコントロール部を含む。
【００１２】
タイミングコントロール部は各部のタイミングを制御するためにメインクロックを分周して各部のタイミング制御信号を発生する。
【００１３】
一般に、ＰＤＰでは階調表示のために毎フィールドごとに複数のサブフィールドに分けてピクセルデータを表示する。各サブフィールドは全画素記入及び消去、データ記入、放電維持の３工程に分けて駆動される。従って、大変短い時間、例えば、毎スキャンライン当たり３μｓの間２５５９個のピクセルデータを処理しなければならないためにシステムのメインクロックの周波数が大変高くなる。すなわち、ＰＤＰの解像度が３×８５３×４８０である場合にはデータ処理のためにメインクロックの周波数が５０ＭＨｚ程度が要求される。それで、タイミングコントロール部では１垂直期間の間に５０ＭＨｚをカウンティングして各種タイミング制御信号を発生する。従って、ＮＴＳＣ方式の場合には１垂直期間が１６．６７ｍｓであるためにこれを５０ＭＨｚにカウンティングするためには２０ビットカウンタが要求される。
【００１４】
【発明が解決しようとする課題】
しかしながら、このようなビット数が多いカウンタを使用する場合には下位席の出力に比べて上位席の出力にスキューが発生するために出力値のデコーディング時にグリッチ(glitch)が発生する問題があった。また、このようなノイズ問題を減らすためにすべての出力を同期させようとする場合にはカウンタの設計が複雑になる問題があった。
【００１５】
従って、本発明は以上のような従来技術の問題点を解決するためのものであり、本発明の目的はデータ記入時のみに高い周波数のクロック信号を使用し、残りの動作では相対的に低い周波数のクロック信号を使用することにより、タイミングコントローラのノイズが除去できてロジック構成が簡略化できるＡＣプラズマディスプレイパネル装置のタイミングコントローラ及びその制御方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明の装置は、
ａ）毎サブフィールド初期に第１の一定時間で全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間で複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに異なる時間で壁電荷が形成された画素の放電を開始し、開始された放電を維持させる工程とから構成される３段階に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置において、
データ処理のために、第１の周波数を有する第１クロック信号を発生するための第１クロック発生手段と、
システム駆動のために、前記第１の周波数より低い第２の周波数を有する第２クロック信号を発生するための第２クロック発生手段と、
垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングして、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する第１カウンタ手段と、
前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする第２カウンタ手段と、
前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする第３カウンタ手段と、
前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生するための第１制御信号発生手段と、
前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する第２制御信号発生手段とを具備することを特徴とする。
【００１７】
前記目的を達成するための本発明の方法は、
ａ）毎サブフィールド初期に第１の一定時間全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに互いに異なる時間に壁電荷が形成された画素の放電を開始し開始された放電を維持させる工程とから構成される３工程に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置のタイミング制御方法において、
ｉ）データ処理のために、第１の周波数を有する第１クロック信号と、システム駆動のために前記第１の周波数より低い周波数を有する第２クロック信号をそれぞれ発生する工程と、
ｉｉ）垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングし、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する工程と、
ｉｉｉ）前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする工程と、
ｉｖ）前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする工程と、
ｖ）前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生する工程と、
ｖｉ）前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する工程とを含むことを特徴とする。
【００１８】
前記第１クロック信号は５０ＭＨｚであり、第２クロック信号は２ＭＨｚであることが望ましい。前記第３カウンタ手段は前記ｃ）工程の互いに異なる時間のうち最小時間を単位時間にし、この単位時間の間前記第２クロック信号をカウンティングすることを繰り返すことが望ましい。前記第２制御信号発生手段は前記第２カウンタの出力をデコーディングし、前記ｂ）工程の第２一の定時間を前記複数のスキャンライン数で分割し、各分割された時間を単位時間にしてこの単位時間の間前記第１クロック信号をカウンティングすることが望ましい。
【００１９】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２０】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例をよるＰＤＰ−ＴＶ装置の構成と動作を説明する。図１に本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−ＴＶ構成では、大きく分けて、ＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに適合な形態で転換する映像処理部と処理された映像データをパネルディスプレイするための駆動回路部で構成される。
【００２１】
概略的にアンテナを通して受信される複合映像信号は音声及び映像信号処理部１０でアナログ処理されＡＤＣ１２で一定の映像データでディジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、メモリ部１４ｂ、データインターフェース部１４ｃを通してＰＤＰの階調処理特性に符合されるデータストリームの形態でアドレス電極駆動部２０，２２に提供される。
【００２２】
タイミングコントローラ部１６は垂直同期信号Ｖｓｙｎｃに応答して毎フィールド単位でデータ処理部１４と高電圧発生部１８にタイミング制御信号を提供する。より具体的な説明は後で述べる。
【００２３】
高電圧発生部１８はアドレス、スキャン及び維持電極駆動部２０，２２，２４，２６で必要とする高電圧制御パルスを出力し、電源部３０は交流電源ＡＣＶを入力にして全体システムに必要とするすべての直流電圧ＤＣＶを生成供給する。
【００２４】
音声及び映像信号処理部１０ではＮＴＳＣ複合映像信号の入力を受けてアナログＲＧＢと同期信号Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当する平均画面レベル（ＡＰＬ：Average Picture Level)を求めてＡＤＣ１２に提供する。
【００２５】
ＮＴＳＣ複合映像信号は飛越走査方式で１フレームが偶数と奇数の２フィールドで構成されており、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は６０Ｈｚの周波数を有する。複合映像信号から分離した音声信号はオーディオ増幅器を経て直接スピーカに出力する。
【００２６】
ＡＤＣ１２はアナログＲＧＢ信号を入力されディジタルデータに変換してデータ処理部１４に出力し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさの改善のために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化させるのに適切の信号レベルに増幅し、垂直及び水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロックを入力同期信号に同期されたクロックに使用するためにＰＬＬを使用してクロックを生成する。
【００２７】
ＰＬＬは入力同期信号の位相とループで出力された可変パルスの位相を比較して入力同期信号に同期されたクロックを出力する。もしも、入力同期信号に同期されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保障されない。
【００２８】
また、ＡＤＣ１２ではサンプリング領域の垂直位置と水平位置を設定する。垂直位置区間は入力信号のうち映像情報があるラインのみを設定し、水平位置区間は垂直位置に設定されたラインのうち映像情報がある時間のみを設定する。垂直位置区間と水平位置区間はサンプリングをする基準になる。垂直位置区間は次の＜表１＞に示すように２４０ラインずつ、総（計）４８０ラインが選択される。水平位置区間はラインごとに最小８５３個のサンプリングクロックが存在できる時間にならなければならない。
【００２９】
【表１】
【００３０】
また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさ特性に符合するデータにマッピングして出力する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベクタテーブルを具備して、ディジタル化されたＡＰＬデータにより最適のベクタテーブルを１：１マッピングして改善されたＲＧＢデータ形態でデータ処理部１４に提供する。
【００３１】
データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１フィールドの映像データを複数個のサブフィールドに再構成した後に最再上位ビットから最下位ビットまで再配列する必要がある。データ再配列部１４ａは並列で提供される映像データがフレームメモリの一つのアドレスに同一の加重値を有するビットで貯蔵されるように再配列する。
【００３２】
ここで、上部アドレス電極用データと、下部アドレス電極用データを区分するために、前記再配列されたＲ，Ｂに対してはそれぞれの８個の１ビットデータのうち、奇数番目４個の１ビットデータを上位ビットにし偶数番目４個の１ビットデータを下位ビットにして、前記再配列されたＧに対しては８個の１ビットデータのうち奇数番目４個の１ビットデータを下位ビットにして偶数番目４個の１ビットデータを上位ビットにする１ワードで構成する。
【００３３】
データ処理部１４のメモリ部１４ｂはまた、ＰＤＰ階調処理上１フィールドを８個のサブフィールドに分けて、各サブフィールドに該当する映像データを電極配列順番に合うように順にリードしてデータインターフェース部１６に提供する必要があるためにライト順番とは構造的に大変異なるリード順番を有する。
【００３４】
データインターフェース部１４ｃではメモリ部１４ｂで出力されるＲＧＢデータを表示部２８のＲＧＢ画素配置に合うように再配列してアドレス駆動ＩＣに供給する。すなわち、データインターフェース部１４ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時貯蔵して上部及び下部アドレス電極駆動部２０，２２で要求するデータ形態に合わせて提供する役割をする。
【００３５】
タイミングコントロール部１６では同期信号を入力して各部で必要とするクロック信号と制御パルスを発生して各部に提供する。より具体的な説明は後で述べる。
【００３６】
高電圧発生部１８はタイミングコントローラ部１６で出力される各種ロジックレベルの制御パルスにより直流高電圧を組合して上下部アドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動部２６で必要とする制御パルスを生成してＰＤＰが駆動できるようにする。上下アドレス電極駆動部２０，２２ではデータインターフェース部１４ｃから提供されるデータを適合な電圧レベルに高めて表示部２８に選択的記入が可能なようにする。
【００３７】
すなわち、本発明ではＰＤＰの階調処理のための駆動方法はまず、１フィールドをいくつかのサブフィールド（２５６階調−８サブフィールド）で分けて、各サブフィールドに該当する映像データを上下部アドレス電極駆動部２０，２２を通してライン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドでＬＳＢサブフィールド順に放電維持パルスの個数を少なくしてこれらの組合による総放電維持期間に階調処理をする。
【００３８】
同一のデータを偶数フィールドに２回にディスプレイして、ノンインターレーススキャンによる点滅(flickering)をなくす。分けられたサブフィールド駆動順番は次のようである。
ａ）全画素記入及び消去段階
以前サブフィールドの放電維持後に選択された画素に残っている壁電荷を消去するために可視的でない程度の短い第１の一定時間にすべての画素に壁電荷を記入させ、次にすべての画素を消去して残っている壁電荷をすべて消去させることによりＰＤＰを初期化させる。
【００３９】
ｂ）データ記入段階
第２の一定時間スキャン電極に順次にスキャンパルスをシフトさせながらアドレス電極を通して該当データをライン単位に記入して放電させようとする画素に選択的に壁電荷を形成させる。
【００４０】
ｃ）放電維持段階
維持電極とスキャン電極との間に代わり代わりに維持パルスを供給して壁電荷が形成された画素の放電を開始維持させる。このとき、記入されなかった画素が記入された周辺画素により影響を受けて間違い放電をおこす可能性があるために維持パルス供給後ごとに小幅消去を行って正確な放電がなされるようにする。放電維持段階は、サブフィールドの加重値により放電維持時間が異なる。例えば、ＭＳＢ値で構成されたサブフィールドの放電維持時間が最も長く、ＬＳＢ値で構成されたサブフィールドの放電維持時間が最も短く設定される。これらサブフィールドの放電維持時間は指数関数的に増加することが通常的であるが実験により視覚的に最も自然な階調表現になるように適切に調整される。
【００４１】
図２は本発明によるタイミングコントローラの望ましい一実施例の回路構成を示す。図２の一実施例は第１クロック発生器３２、第２クロック発生器３４、第１カウンタ３６、第２カウンタ３８、第３カウンタ４０、第１制御信号発生器４２、第２制御信号発生器４４を含む。
【００４２】
第１クロック発生器３２はデータ処理のために５０ＭＨｚの高い周波数を有する第１クロック信号ＣＬＫ１を発生する。第２クロック発生器３４はシステム駆動のために２ＭＨｚの低い周波数を有する第２クロック信号ＣＬＫ２を発生する。
【００４３】
第１カウンタ３６はシステム駆動のためのメインクロックを提供するために垂直同期信号Ｖｓｙｎｃにより初期化され１垂直期間を第２クロック信号ＣＬＫ２にカウンティングする。１垂直期間がＮＴＳＣ方式では１６．６７ｍｓであるためにこれを２ＭＨｚクロックにカウンティングするためには１６．６７ｍｓ／５００ｎｓ＝３３，３４０クロックが要求される。従って、第１カウンタは１６ビット２進カウンタで構成される。それで、５０ＭＨｚクロックでカウントする場合には２０ビット２進カウンタが要求されるが、本発明では１６ビット２進カウンタでロジック構成を減らすことができる。カウンタの出力値は予め設定されたデコーダにより組合され各サブフィールド区間のうち前記ａ）段階及びｂ）段階の第１及び第２一定時間を設定する第１パルス信号ｐ＿ｓｔａｔと前記ｃ）段階の互いに違う時間を設定する第２パルス信号ｐ＿ｖａｒｉでそれぞれ出力される。
【００４４】
第２カウンタ３８は前記第１パルス信号ｐ＿ｓｔａｔの上昇エッジで第２クロック信号ＣＬＫ２をカウントし始め下降エッジでリセットされる１１ビット２進カウンタで構成される。従って、第２カウンタ３８はａ）及びｂ）段階の第１の予定時間（例えば、１００μｓ）及び第２の一定時間（例えば、３μｓ×４８１スキャンライン数＝１４４３μｓをカウントしそのカウント値を出力する。
【００４５】
第３カウンタ４０は前記第２パルス信号ｐ＿ｖａｒｉの上昇エッジで第２クロック信号ＣＬＫ２をカウントし始め下降エッジでリセットされる５ビット２進カウンタで構成される。従って、第２カウンタ３８はｃ）段階の放電維持時間のうち最小単位時間（例えば、最小１０μｓ）を第２パルス信号のアクチブ区間で反復カウントしそのカウント値を出力する。すなわち、ＭＳＢサブフィールドの放電維持期間が１２８０μｓであるとこの放電維持期間の間第３カウンタは１２８回繰り返してカウントする。
【００４６】
第１制御信号発生器４２は前記第２及び第３カウンタ３８，４０から提供されるカウント値を入力する。入力されたカウント値は放電維持電極制御信号発生部４２ａ、スキャン電極制御信号発生部４２ｂ、アドレス電極制御信号発生部４２ｃにそれぞれ提供され各発生部ではこれらカウント値をデコーディングして各電極に対応するタイミング制御信号を生成する。生成されたタイミング制御信号は高電圧発生部１８に提供される。
【００４７】
第２制御信号発生器４４は第２カウンタ３８から提供されるカウント値を入力してロジック回路で具現されたデコーダ４４ａでデコーディングする。デコーダ４４ａではｂ）段階の第２の一定時間１４４３μｓに対応する第３パルス信号ｐ＿ｄａｔａを生成する。
【００４８】
また、第２制御信号発生器４４はデータインターフェース部１４ｃの入力制御のための１０７個のシフトパルスを発生するために３μｓの間５０ＭＨｚクロックを１５０個カウントできる８ビット２進カウンタ４４ｂを含む。カウンタ４４ｂでは第３パルス信号ｐ＿ｄａｔａの上昇エッジでカウントし始めて３μｓずつ総４８１回を繰り返してカウントする。カウンタ４４ｂのカウント出力はデコーダ４４ａに提供される。これにデコーダ４４ａではデータ処理部１４のデータ再配列部１４ａ、メモり部１４ｂ、データインターフェース部１４ｃで必要とする各種タイミング制御信号を発生する。
【００４９】
図３は本発明のタイミング制御方法を説明するための波形図を示す。図３を参照すると、１垂直期間は８個のサブフィールド駆動期間に分割され、各サブフィールド駆動期間はａ），ｂ），ｃ）段階の３段階に区分される。ａ）及びｂ）段階は毎サブフィールドごとに同一の時間で構成されるが、ｃ）段階は各サブフィールドごとに与えられた加重値により互いに異なる時間で構成される。図３に示した例では指数関数的に増加する放電維持期間を示す。
【００５０】
本発明ではタイミング制御装置のロジック構成を簡略化させ、グリッチ(glitch)ノイズを減少させるために低速クロックが要求されるａ）及びｃ）段階では２ＭＨｚのクロックを使用し、高速クロックが要求されるｂ）段階では５０ＭＨｚのクロックを使用する。
【００５１】
また、ｃ）段階では最小単位時間を繰り返してカウントする方式で長い時間をカウントし、ｂ）段階でも３μｓ単位に繰り返しカウントする方式で１４４３μｓをカウントすることにより、各カウンタのロジック設計が簡略化されノイズを減少させることができる。
【００５２】
図４は図２の第３カウンタの望ましい一実施例の回路構成を示し、図５は図４の各部波形図を示す。図２の第３カウンタ４０の望ましい実施例は５ビット２進カウンタ４０ａとデコーダ４０ｂを含む。カウンタ４０ａは２ＭＨｚのクロック信号をクロック入力して従属的に連結される５個のＤ形フリップフロップ（ＤＦＦ−ＤＦＦ５）で構成されデコーダ４０ｂの出力によりリセットされるように構成される。デコーダ４０ｂではカウンタ４４ａの出力が１９（１００１１）になると出力がロー状態になるロジック回路ＤＥＣと、第２パルス信号ｐ＿ｖａｒｉとロジック回路の出力Ｘを論理積するアンドゲートＧを含む。従って、アンドゲートＧではカウンタ４０ａの出力が１９になるか第２パルス信号ｐ＿ｖａｒｉがロー状態になるとリセット信号Ｒを発生する。
【００５３】
それで、カウンタ４０ａは２ＭＨｚクロック２０個ごとにリセットされ再び０から１９までをカウントすることを繰り返す。
【００５４】
従って、放電維持期間の最大時間、例えば、１２８０μｓを基準にカウンタを設計する場合には１２ビット２進カウンタを構成しなければならないが、本発明では５ビット２進カウンタで具現できるためにカウンタの設計を簡略化でき、ノイズ問題を低減できる。
【００５５】
【発明の効果】
以上で説明したように、本発明によるとタイミング制御装置の設計が簡略化できノイズを減少させられることによりＰＤＰ装置のコストをダウンさせることに寄与して製品の信頼性を向上させる長所がある。
【００５６】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。
【図２】本発明によるタイミングコントローラの望ましい一実施例の回路構成を示す。
【図３】本発明のタイミング制御方法を説明するための波形図を示す。
【図４】図２の第３カウンタの望ましい一実施例の回路構成を示す。
【図５】図４の各部タイミング図を示す。
【符号の説明】
１０ 映像信号処理部
１２ ＡＤＣ
１４ データ処理部
１４ａ データ再配列部
１４ｂ メモリ部
１４ｃ データインターフェース部
１６ タイミングコントローラ部
１８ 高電圧発生部
２０ 上部アドレス電極駆動部
２２ 下部アドレス電極駆動部
２４ スキャン電極駆動部
２６ 維持電極駆動部
２８ 表示部
３０ 電源部
３２ 第１クロック発生器
３４ 第２クロック発生器
３６ 第１カウンタ
３８ 第２カウンタ
４０ 第３カウンタ
４２ 第１制御信号発生器
４４ 第２制御信号発生器
【発明の属する技術分野】
本発明は平板ディスプレイ装置（ＦＰＤ：Flat Panel Display)に関するものであり、より詳細にはＲＧＢストリップ形プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel) を使用した平板ディスプレイ装置のタイミング制御装置及びその制御方法に関するものである。
【０００２】
【従来の技術】
最近、テレビ需要がだんだん増加しながら消費者は大きな画面と設置が比較的簡単な薄いディスプレイ装置を要求するようになり、このような期待に応じるためには既存のＣＲＴは限界があった。それで、表示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転換がなされるようになり、最近国内外的に活発に研究が進められている。
【０００３】
このような平板ディスプレイ素子は、大きく、放射(emissive)素子と非放射素子に分けられる。放射素子は、よく能動発光素子といわれ、自体的に光を出す素子をいう。代表的には電界放出表示素子、蛍光表示形素子、電子発光形素子、プラズマディスプレイパネルなどがここに当たる。非放射素子は受動発光素子と言われ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】
現在卓上時計、計算機、ノートブックコンピュータなどの液晶表示素子を採用した商品が主流をなしている。しかし、この素子もパネル製造工程上の問題でテレビでの２１インチ級以上にはまだ限界を示しており、視野角が狭く、温度変化による応答速度に欠点がある。このような液晶表示素子の短所を補完できる次世代平板ディスプレイとしてプラズマディスプレイが最近新しく注目を浴びている。
【０００５】
ＰＤＰは蛍光灯と類似の原理であり、自体発光するために、まるでＣＲＴのように大画面であっても、明るさが均一で、コントラストが高く、視野角が略１４０度以上で２１〜５５インチ級の大画面表示装置であり、最も適合したものとして知られている。液晶表示素子に比べてパネル製造工程が比較的簡単で製作費用を減らすことができる長所を有する。しかし、未だにＰＤＰがＣＲＴに比べて製作費用が高いためにメーカではこれを減らすための研究が進行されている。
【０００６】
プラズマディスプレイは放電セルの構造的差異とこれによる駆動電圧の形式により大きくＤＣ形とＡＣ形で分類される。交流タイプは正弦波交流電圧またはパルス電圧で駆動され直流タイプは直流電圧で駆動される。構造的には交流タイプは誘電体層が電極を覆っているために、これが電流制限抵抗の役割をする反面、直流タイプは電極が放電空間にそのまま露出されて放電電圧が供給される間放電電流が流れる。交流タイプは電極が誘電体で被覆されており、イオン衝撃を受けないために直流タイプより寿命が長い。また、分極により誘電体表面に生じる壁電荷がセル内部に記憶機能を有する長所のために表示装置での応用がより多く活用されている。
【０００７】
カラーＰＤＰでは放電特性を向上させるために別の補助電極を具備して３極構造の形態になっている。すなわち、表示のための単位セル当たり３個の電極、すなわち、データ記入（書き込み）のためのアドレス電極、ラインを順次にスキャンしてセル放電を維持するための維持電極、放電維持を補助するバス電極で構成されている。
【０００８】
データ記入のためのアドレス電極数は水平解像度により決定される。例えば、ライン当たりサンプル数がＲＧＢそれぞれに対して８５３個である場合には総サンプル数は２５５９個になる。それで、アドレス電極数も２５５９個が要求される。アドレス電極の配列形態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反復的に配列される。
【０００９】
このように、数千個のアドレス電極がパネルの一側のみに配列された場合には電極駆動部の回路配置上空間的制約を受けるために、一般に１２８０個の奇数番目電極の駆動部はパネルの上端に配置し１２７９個の偶数番目の電極の駆動部はパネルの下端に配置する上下電極駆動方式を採択している（米国特許４，６９５，８３８号参照）。
【００１０】
一方、ＮＴＳＣ方式のテレビ信号をＰＤＰパネルに表示するためには、データ処理部では飛越走査方式を順次走査方式に変換し、ＰＤＰ階調処理のためのサブフィールド方式にデータを変換し、ＰＤＰパネルの上下アドレス電極を駆動するための電極駆動部にライン当たり１２８０個ずつのＲＧＢピクセルデータをアドレス電極配置に合わせて提供する必要がある。
【００１１】
通常に、ＰＤＰの映像データ処理部はディジタルＲＧＢサンプルデータを階調処理するためのサブフィールドデータに再配列するデータ再配列部、走査方式を変換するためのフレームメモリ部と、データインターフェース部と、タイミングコントロール部を含む。
【００１２】
タイミングコントロール部は各部のタイミングを制御するためにメインクロックを分周して各部のタイミング制御信号を発生する。
【００１３】
一般に、ＰＤＰでは階調表示のために毎フィールドごとに複数のサブフィールドに分けてピクセルデータを表示する。各サブフィールドは全画素記入及び消去、データ記入、放電維持の３工程に分けて駆動される。従って、大変短い時間、例えば、毎スキャンライン当たり３μｓの間２５５９個のピクセルデータを処理しなければならないためにシステムのメインクロックの周波数が大変高くなる。すなわち、ＰＤＰの解像度が３×８５３×４８０である場合にはデータ処理のためにメインクロックの周波数が５０ＭＨｚ程度が要求される。それで、タイミングコントロール部では１垂直期間の間に５０ＭＨｚをカウンティングして各種タイミング制御信号を発生する。従って、ＮＴＳＣ方式の場合には１垂直期間が１６．６７ｍｓであるためにこれを５０ＭＨｚにカウンティングするためには２０ビットカウンタが要求される。
【００１４】
【発明が解決しようとする課題】
しかしながら、このようなビット数が多いカウンタを使用する場合には下位席の出力に比べて上位席の出力にスキューが発生するために出力値のデコーディング時にグリッチ(glitch)が発生する問題があった。また、このようなノイズ問題を減らすためにすべての出力を同期させようとする場合にはカウンタの設計が複雑になる問題があった。
【００１５】
従って、本発明は以上のような従来技術の問題点を解決するためのものであり、本発明の目的はデータ記入時のみに高い周波数のクロック信号を使用し、残りの動作では相対的に低い周波数のクロック信号を使用することにより、タイミングコントローラのノイズが除去できてロジック構成が簡略化できるＡＣプラズマディスプレイパネル装置のタイミングコントローラ及びその制御方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明の装置は、
ａ）毎サブフィールド初期に第１の一定時間で全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間で複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに異なる時間で壁電荷が形成された画素の放電を開始し、開始された放電を維持させる工程とから構成される３段階に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置において、
データ処理のために、第１の周波数を有する第１クロック信号を発生するための第１クロック発生手段と、
システム駆動のために、前記第１の周波数より低い第２の周波数を有する第２クロック信号を発生するための第２クロック発生手段と、
垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングして、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する第１カウンタ手段と、
前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする第２カウンタ手段と、
前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする第３カウンタ手段と、
前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生するための第１制御信号発生手段と、
前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する第２制御信号発生手段とを具備することを特徴とする。
【００１７】
前記目的を達成するための本発明の方法は、
ａ）毎サブフィールド初期に第１の一定時間全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに互いに異なる時間に壁電荷が形成された画素の放電を開始し開始された放電を維持させる工程とから構成される３工程に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置のタイミング制御方法において、
ｉ）データ処理のために、第１の周波数を有する第１クロック信号と、システム駆動のために前記第１の周波数より低い周波数を有する第２クロック信号をそれぞれ発生する工程と、
ｉｉ）垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングし、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する工程と、
ｉｉｉ）前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする工程と、
ｉｖ）前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする工程と、
ｖ）前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生する工程と、
ｖｉ）前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する工程とを含むことを特徴とする。
【００１８】
前記第１クロック信号は５０ＭＨｚであり、第２クロック信号は２ＭＨｚであることが望ましい。前記第３カウンタ手段は前記ｃ）工程の互いに異なる時間のうち最小時間を単位時間にし、この単位時間の間前記第２クロック信号をカウンティングすることを繰り返すことが望ましい。前記第２制御信号発生手段は前記第２カウンタの出力をデコーディングし、前記ｂ）工程の第２一の定時間を前記複数のスキャンライン数で分割し、各分割された時間を単位時間にしてこの単位時間の間前記第１クロック信号をカウンティングすることが望ましい。
【００１９】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２０】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例をよるＰＤＰ−ＴＶ装置の構成と動作を説明する。図１に本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−ＴＶ構成では、大きく分けて、ＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに適合な形態で転換する映像処理部と処理された映像データをパネルディスプレイするための駆動回路部で構成される。
【００２１】
概略的にアンテナを通して受信される複合映像信号は音声及び映像信号処理部１０でアナログ処理されＡＤＣ１２で一定の映像データでディジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、メモリ部１４ｂ、データインターフェース部１４ｃを通してＰＤＰの階調処理特性に符合されるデータストリームの形態でアドレス電極駆動部２０，２２に提供される。
【００２２】
タイミングコントローラ部１６は垂直同期信号Ｖｓｙｎｃに応答して毎フィールド単位でデータ処理部１４と高電圧発生部１８にタイミング制御信号を提供する。より具体的な説明は後で述べる。
【００２３】
高電圧発生部１８はアドレス、スキャン及び維持電極駆動部２０，２２，２４，２６で必要とする高電圧制御パルスを出力し、電源部３０は交流電源ＡＣＶを入力にして全体システムに必要とするすべての直流電圧ＤＣＶを生成供給する。
【００２４】
音声及び映像信号処理部１０ではＮＴＳＣ複合映像信号の入力を受けてアナログＲＧＢと同期信号Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当する平均画面レベル（ＡＰＬ：Average Picture Level)を求めてＡＤＣ１２に提供する。
【００２５】
ＮＴＳＣ複合映像信号は飛越走査方式で１フレームが偶数と奇数の２フィールドで構成されており、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は６０Ｈｚの周波数を有する。複合映像信号から分離した音声信号はオーディオ増幅器を経て直接スピーカに出力する。
【００２６】
ＡＤＣ１２はアナログＲＧＢ信号を入力されディジタルデータに変換してデータ処理部１４に出力し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさの改善のために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化させるのに適切の信号レベルに増幅し、垂直及び水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロックを入力同期信号に同期されたクロックに使用するためにＰＬＬを使用してクロックを生成する。
【００２７】
ＰＬＬは入力同期信号の位相とループで出力された可変パルスの位相を比較して入力同期信号に同期されたクロックを出力する。もしも、入力同期信号に同期されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保障されない。
【００２８】
また、ＡＤＣ１２ではサンプリング領域の垂直位置と水平位置を設定する。垂直位置区間は入力信号のうち映像情報があるラインのみを設定し、水平位置区間は垂直位置に設定されたラインのうち映像情報がある時間のみを設定する。垂直位置区間と水平位置区間はサンプリングをする基準になる。垂直位置区間は次の＜表１＞に示すように２４０ラインずつ、総（計）４８０ラインが選択される。水平位置区間はラインごとに最小８５３個のサンプリングクロックが存在できる時間にならなければならない。
【００２９】
【表１】
また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさ特性に符合するデータにマッピングして出力する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベクタテーブルを具備して、ディジタル化されたＡＰＬデータにより最適のベクタテーブルを１：１マッピングして改善されたＲＧＢデータ形態でデータ処理部１４に提供する。
【００３１】
データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１フィールドの映像データを複数個のサブフィールドに再構成した後に最再上位ビットから最下位ビットまで再配列する必要がある。データ再配列部１４ａは並列で提供される映像データがフレームメモリの一つのアドレスに同一の加重値を有するビットで貯蔵されるように再配列する。
【００３２】
ここで、上部アドレス電極用データと、下部アドレス電極用データを区分するために、前記再配列されたＲ，Ｂに対してはそれぞれの８個の１ビットデータのうち、奇数番目４個の１ビットデータを上位ビットにし偶数番目４個の１ビットデータを下位ビットにして、前記再配列されたＧに対しては８個の１ビットデータのうち奇数番目４個の１ビットデータを下位ビットにして偶数番目４個の１ビットデータを上位ビットにする１ワードで構成する。
【００３３】
データ処理部１４のメモリ部１４ｂはまた、ＰＤＰ階調処理上１フィールドを８個のサブフィールドに分けて、各サブフィールドに該当する映像データを電極配列順番に合うように順にリードしてデータインターフェース部１６に提供する必要があるためにライト順番とは構造的に大変異なるリード順番を有する。
【００３４】
データインターフェース部１４ｃではメモリ部１４ｂで出力されるＲＧＢデータを表示部２８のＲＧＢ画素配置に合うように再配列してアドレス駆動ＩＣに供給する。すなわち、データインターフェース部１４ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時貯蔵して上部及び下部アドレス電極駆動部２０，２２で要求するデータ形態に合わせて提供する役割をする。
【００３５】
タイミングコントロール部１６では同期信号を入力して各部で必要とするクロック信号と制御パルスを発生して各部に提供する。より具体的な説明は後で述べる。
【００３６】
高電圧発生部１８はタイミングコントローラ部１６で出力される各種ロジックレベルの制御パルスにより直流高電圧を組合して上下部アドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動部２６で必要とする制御パルスを生成してＰＤＰが駆動できるようにする。上下アドレス電極駆動部２０，２２ではデータインターフェース部１４ｃから提供されるデータを適合な電圧レベルに高めて表示部２８に選択的記入が可能なようにする。
【００３７】
すなわち、本発明ではＰＤＰの階調処理のための駆動方法はまず、１フィールドをいくつかのサブフィールド（２５６階調−８サブフィールド）で分けて、各サブフィールドに該当する映像データを上下部アドレス電極駆動部２０，２２を通してライン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドでＬＳＢサブフィールド順に放電維持パルスの個数を少なくしてこれらの組合による総放電維持期間に階調処理をする。
【００３８】
同一のデータを偶数フィールドに２回にディスプレイして、ノンインターレーススキャンによる点滅(flickering)をなくす。分けられたサブフィールド駆動順番は次のようである。
ａ）全画素記入及び消去段階
以前サブフィールドの放電維持後に選択された画素に残っている壁電荷を消去するために可視的でない程度の短い第１の一定時間にすべての画素に壁電荷を記入させ、次にすべての画素を消去して残っている壁電荷をすべて消去させることによりＰＤＰを初期化させる。
【００３９】
ｂ）データ記入段階
第２の一定時間スキャン電極に順次にスキャンパルスをシフトさせながらアドレス電極を通して該当データをライン単位に記入して放電させようとする画素に選択的に壁電荷を形成させる。
【００４０】
ｃ）放電維持段階
維持電極とスキャン電極との間に代わり代わりに維持パルスを供給して壁電荷が形成された画素の放電を開始維持させる。このとき、記入されなかった画素が記入された周辺画素により影響を受けて間違い放電をおこす可能性があるために維持パルス供給後ごとに小幅消去を行って正確な放電がなされるようにする。放電維持段階は、サブフィールドの加重値により放電維持時間が異なる。例えば、ＭＳＢ値で構成されたサブフィールドの放電維持時間が最も長く、ＬＳＢ値で構成されたサブフィールドの放電維持時間が最も短く設定される。これらサブフィールドの放電維持時間は指数関数的に増加することが通常的であるが実験により視覚的に最も自然な階調表現になるように適切に調整される。
【００４１】
図２は本発明によるタイミングコントローラの望ましい一実施例の回路構成を示す。図２の一実施例は第１クロック発生器３２、第２クロック発生器３４、第１カウンタ３６、第２カウンタ３８、第３カウンタ４０、第１制御信号発生器４２、第２制御信号発生器４４を含む。
【００４２】
第１クロック発生器３２はデータ処理のために５０ＭＨｚの高い周波数を有する第１クロック信号ＣＬＫ１を発生する。第２クロック発生器３４はシステム駆動のために２ＭＨｚの低い周波数を有する第２クロック信号ＣＬＫ２を発生する。
【００４３】
第１カウンタ３６はシステム駆動のためのメインクロックを提供するために垂直同期信号Ｖｓｙｎｃにより初期化され１垂直期間を第２クロック信号ＣＬＫ２にカウンティングする。１垂直期間がＮＴＳＣ方式では１６．６７ｍｓであるためにこれを２ＭＨｚクロックにカウンティングするためには１６．６７ｍｓ／５００ｎｓ＝３３，３４０クロックが要求される。従って、第１カウンタは１６ビット２進カウンタで構成される。それで、５０ＭＨｚクロックでカウントする場合には２０ビット２進カウンタが要求されるが、本発明では１６ビット２進カウンタでロジック構成を減らすことができる。カウンタの出力値は予め設定されたデコーダにより組合され各サブフィールド区間のうち前記ａ）段階及びｂ）段階の第１及び第２一定時間を設定する第１パルス信号ｐ＿ｓｔａｔと前記ｃ）段階の互いに違う時間を設定する第２パルス信号ｐ＿ｖａｒｉでそれぞれ出力される。
【００４４】
第２カウンタ３８は前記第１パルス信号ｐ＿ｓｔａｔの上昇エッジで第２クロック信号ＣＬＫ２をカウントし始め下降エッジでリセットされる１１ビット２進カウンタで構成される。従って、第２カウンタ３８はａ）及びｂ）段階の第１の予定時間（例えば、１００μｓ）及び第２の一定時間（例えば、３μｓ×４８１スキャンライン数＝１４４３μｓをカウントしそのカウント値を出力する。
【００４５】
第３カウンタ４０は前記第２パルス信号ｐ＿ｖａｒｉの上昇エッジで第２クロック信号ＣＬＫ２をカウントし始め下降エッジでリセットされる５ビット２進カウンタで構成される。従って、第２カウンタ３８はｃ）段階の放電維持時間のうち最小単位時間（例えば、最小１０μｓ）を第２パルス信号のアクチブ区間で反復カウントしそのカウント値を出力する。すなわち、ＭＳＢサブフィールドの放電維持期間が１２８０μｓであるとこの放電維持期間の間第３カウンタは１２８回繰り返してカウントする。
【００４６】
第１制御信号発生器４２は前記第２及び第３カウンタ３８，４０から提供されるカウント値を入力する。入力されたカウント値は放電維持電極制御信号発生部４２ａ、スキャン電極制御信号発生部４２ｂ、アドレス電極制御信号発生部４２ｃにそれぞれ提供され各発生部ではこれらカウント値をデコーディングして各電極に対応するタイミング制御信号を生成する。生成されたタイミング制御信号は高電圧発生部１８に提供される。
【００４７】
第２制御信号発生器４４は第２カウンタ３８から提供されるカウント値を入力してロジック回路で具現されたデコーダ４４ａでデコーディングする。デコーダ４４ａではｂ）段階の第２の一定時間１４４３μｓに対応する第３パルス信号ｐ＿ｄａｔａを生成する。
【００４８】
また、第２制御信号発生器４４はデータインターフェース部１４ｃの入力制御のための１０７個のシフトパルスを発生するために３μｓの間５０ＭＨｚクロックを１５０個カウントできる８ビット２進カウンタ４４ｂを含む。カウンタ４４ｂでは第３パルス信号ｐ＿ｄａｔａの上昇エッジでカウントし始めて３μｓずつ総４８１回を繰り返してカウントする。カウンタ４４ｂのカウント出力はデコーダ４４ａに提供される。これにデコーダ４４ａではデータ処理部１４のデータ再配列部１４ａ、メモり部１４ｂ、データインターフェース部１４ｃで必要とする各種タイミング制御信号を発生する。
【００４９】
図３は本発明のタイミング制御方法を説明するための波形図を示す。図３を参照すると、１垂直期間は８個のサブフィールド駆動期間に分割され、各サブフィールド駆動期間はａ），ｂ），ｃ）段階の３段階に区分される。ａ）及びｂ）段階は毎サブフィールドごとに同一の時間で構成されるが、ｃ）段階は各サブフィールドごとに与えられた加重値により互いに異なる時間で構成される。図３に示した例では指数関数的に増加する放電維持期間を示す。
【００５０】
本発明ではタイミング制御装置のロジック構成を簡略化させ、グリッチ(glitch)ノイズを減少させるために低速クロックが要求されるａ）及びｃ）段階では２ＭＨｚのクロックを使用し、高速クロックが要求されるｂ）段階では５０ＭＨｚのクロックを使用する。
【００５１】
また、ｃ）段階では最小単位時間を繰り返してカウントする方式で長い時間をカウントし、ｂ）段階でも３μｓ単位に繰り返しカウントする方式で１４４３μｓをカウントすることにより、各カウンタのロジック設計が簡略化されノイズを減少させることができる。
【００５２】
図４は図２の第３カウンタの望ましい一実施例の回路構成を示し、図５は図４の各部波形図を示す。図２の第３カウンタ４０の望ましい実施例は５ビット２進カウンタ４０ａとデコーダ４０ｂを含む。カウンタ４０ａは２ＭＨｚのクロック信号をクロック入力して従属的に連結される５個のＤ形フリップフロップ（ＤＦＦ−ＤＦＦ５）で構成されデコーダ４０ｂの出力によりリセットされるように構成される。デコーダ４０ｂではカウンタ４４ａの出力が１９（１００１１）になると出力がロー状態になるロジック回路ＤＥＣと、第２パルス信号ｐ＿ｖａｒｉとロジック回路の出力Ｘを論理積するアンドゲートＧを含む。従って、アンドゲートＧではカウンタ４０ａの出力が１９になるか第２パルス信号ｐ＿ｖａｒｉがロー状態になるとリセット信号Ｒを発生する。
【００５３】
それで、カウンタ４０ａは２ＭＨｚクロック２０個ごとにリセットされ再び０から１９までをカウントすることを繰り返す。
【００５４】
従って、放電維持期間の最大時間、例えば、１２８０μｓを基準にカウンタを設計する場合には１２ビット２進カウンタを構成しなければならないが、本発明では５ビット２進カウンタで具現できるためにカウンタの設計を簡略化でき、ノイズ問題を低減できる。
【００５５】
【発明の効果】
以上で説明したように、本発明によるとタイミング制御装置の設計が簡略化できノイズを減少させられることによりＰＤＰ装置のコストをダウンさせることに寄与して製品の信頼性を向上させる長所がある。
【００５６】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。
【図２】本発明によるタイミングコントローラの望ましい一実施例の回路構成を示す。
【図３】本発明のタイミング制御方法を説明するための波形図を示す。
【図４】図２の第３カウンタの望ましい一実施例の回路構成を示す。
【図５】図４の各部タイミング図を示す。
【符号の説明】
１０ 映像信号処理部
１２ ＡＤＣ
１４ データ処理部
１４ａ データ再配列部
１４ｂ メモリ部
１４ｃ データインターフェース部
１６ タイミングコントローラ部
１８ 高電圧発生部
２０ 上部アドレス電極駆動部
２２ 下部アドレス電極駆動部
２４ スキャン電極駆動部
２６ 維持電極駆動部
２８ 表示部
３０ 電源部
３２ 第１クロック発生器
３４ 第２クロック発生器
３６ 第１カウンタ
３８ 第２カウンタ
４０ 第３カウンタ
４２ 第１制御信号発生器
４４ 第２制御信号発生器
Claims (11)
- ａ）毎サブフィールド初期に第１の一定時間で全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間で複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに異なる時間で壁電荷が形成された画素の放電を開始し、開始された放電を維持させる工程とから構成される３段階に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置において、
データ処理のために、第１の周波数を有する第１クロック信号を発生するための第１クロック発生手段と、
システム駆動のために、前記第１の周波数より低い第２の周波数を有する第２クロック信号を発生するための第２クロック発生手段と、
垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングして、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する第１カウンタ手段と、
前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする第２カウンタ手段と、
前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする第３カウンタ手段と、
前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生するための第１制御信号発生手段と、
前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する第２制御信号発生手段とを具備することを特徴とするタイミング制御装置。 - 前記第１クロック信号は、５０ＭＨｚであり、第２クロック信号は２ＭＨｚであることを特徴とする請求項１に記載のタイミング制御装置。
- 前記複数のサブフィールドは、２５６階調を表示するために１フィールドに８個であることを特徴とする請求項２に記載のタイミング制御装置。
- 前記第３カウンタ手段は、前記ｃ）工程の互いに異なる時間のうち最小時間を単位時間にし、この単位時間の間前記第２クロック信号をカウンティングすることを繰り返すことを特徴とする請求項１に記載のタイミング制御装置。
- 前記第３カウンタ手段は、前記第２パルス信号の上昇エッジで前記第２クロック信号をカウントし始め、前記第２パルス信号の下降エッジでリセットするようにカウンティングするＮビットカウンタとを具えることを特徴とする請求項４に記載のタイミング制御装置。
- 前記第２制御信号発生手段は、前記第２カウンタの出力をデコーディングし、前記ｂ）工程の第２の一定時間を前記複数のスキャンライン数で分割し、各分割された時間を単位時間にしてこの単位時間の間前記第１クロック信号をカウンティングすることを繰り返すことを特徴とする請求項１に記載のタイミング制御装置。
- 前記第２制御信号発生手段は、前記第１クロック信号を入力し、前記ｂ）工程の第２の一定時間に対応する時間毎に、第３パルス信号の上昇エッジで前記第１クロック信号を繰り返しカウンティングするＭビットカウンタを具備することを特徴とする請求項６に記載のタイミング制御装置。
- 前記第３パルス信号は、前記第１パルス信号で前記ａ）工程の第１の一定時間を除いた第２の一定時間、アクチブ状態を維持するパルスであることを特徴とする請求項７に記載のタイミング制御装置。
- ａ）毎サブフィールド初期に第１の一定時間全画素に壁電荷を記入し、記入された壁電荷をすべて消去する工程と、
ｂ）毎サブフィールドごとに第２の一定時間複数のスキャンラインを順次にスキャンしながらライン単位にデータを記入し、放電しようとする画素に選択的に壁電荷を形成する工程と、
ｃ）毎サブフィールドごとに互いに異なる時間に壁電荷が形成された画素の放電を開始し開始された放電を維持させる工程とから構成される３工程に分けて毎フィールドごとに複数のサブフィールドをそれぞれ駆動する交流プラズマディスプレイ平板装置のタイミング制御方法において、
ｉ）データ処理のために、第１の周波数を有する第１クロック信号と、システム駆動のために前記第１の周波数より低い周波数を有する第２クロック信号をそれぞれ発生する工程と、
ｉｉ）垂直同期信号により初期化され、且つ前記第２クロック信号をカウンティングし、各サブフィールド区間のうち前記ａ）工程及びｂ）工程の各々の区間として、それぞれ前記第１の一定時間及び前記第２の一定時間を設定するための第１パルス信号と、前記ｃ）工程の区間として、当該毎サブフィールドごとに異なる時間を設定するための第２パルス信号とをそれぞれ発生する工程と、
ｉｉｉ）前記第１パルス信号のエッジに応じて、前記ａ）及びｂ）工程の双方の区間にて前記第２クロック信号をカウンティングする工程と、
ｉｖ）前記第２パルス信号のエッジに応じて、前記ｃ）工程の区間にて前記第２クロック信号をカウンティングする工程と、
ｖ）前記第２及び第３カウンタの出力をそれぞれ入力して、スキャン電極、維持電極、アドレス電極を駆動するためのタイミング制御信号を発生する工程と、
ｖｉ）前記第２カウンタの出力と前記第１クロック信号をそれぞれ入力して、前記データ処理のためのタイミング制御信号を発生する工程とを含むことを特徴とするタイミング制御方法。 - 前記ｉｖ）工程は、前記ｃ）工程の互いに異なる時間のうち最小時間を単位時間にし、この単位時間の間前記第２クロック信号をカウンティングすることを繰り返すことを特徴とする請求項９に記載のタイミング制御方法。
- 前記ｖｉ）工程は、前記第２カウンタの出力をデコーディングし、前記ｂ）工程の第２の一定時間を前記複数のスキャンライン数で分割し、各分割された時間を単位時間にしてこの単位時間の間前記第１クロック信号をカウンティングすることを繰り返すことを特徴とする請求項９に記載のタイミング制御方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-25972 | 1997-06-20 | ||
| KR97-25971 | 1997-06-20 | ||
| KR1019970025972A KR100217276B1 (ko) | 1997-06-20 | 1997-06-20 | Pdp-tv의 구동을 위한 방전유지 제어방법 |
| KR1019970025971A KR100217279B1 (ko) | 1997-06-20 | 1997-06-20 | Pdp-tv시스템의 계조처리를 위한 메인클럭 분리적용 방법. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124627A JPH1124627A (ja) | 1999-01-29 |
| JP4163787B2 true JP4163787B2 (ja) | 2008-10-08 |
Family
ID=26632852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13200598A Expired - Fee Related JP4163787B2 (ja) | 1997-06-20 | 1998-05-14 | 交流プラズマディスプレイ平板装置のタイミング制御装置及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4163787B2 (ja) |
| GB (1) | GB2326512B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005703A (ja) * | 2001-06-22 | 2003-01-08 | Pioneer Electronic Corp | パネル駆動装置 |
| EP1615196A1 (en) | 2004-07-09 | 2006-01-11 | Deutsche Thomson-Brandt Gmbh | Method and device for driving a display device with line-wise dynamic addressing |
| CN100373431C (zh) * | 2004-09-10 | 2008-03-05 | 南京Lg同创彩色显示系统有限责任公司 | 等离子显示器寻址方法及装置 |
| KR100862578B1 (ko) * | 2006-05-16 | 2008-10-09 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2229847A (en) * | 1989-02-16 | 1990-10-03 | Toshiba Lighting & Technology | Colour image discharge display |
| JPH07302061A (ja) * | 1994-05-09 | 1995-11-14 | Fujitsu General Ltd | 映像の表示処理方法およびその装置 |
| DE69638014D1 (de) * | 1995-07-21 | 2009-10-15 | Canon Kk | Grauskalasteuerschaltung mit Luminanzkompensation |
-
1998
- 1998-05-14 JP JP13200598A patent/JP4163787B2/ja not_active Expired - Fee Related
- 1998-05-21 GB GB9811012A patent/GB2326512B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9811012D0 (en) | 1998-07-22 |
| GB2326512B (en) | 2001-05-30 |
| GB2326512A (en) | 1998-12-23 |
| JPH1124627A (ja) | 1999-01-29 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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