JPH10333633A - データインターフェース装置 - Google Patents
データインターフェース装置Info
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- JPH10333633A JPH10333633A JP10121321A JP12132198A JPH10333633A JP H10333633 A JPH10333633 A JP H10333633A JP 10121321 A JP10121321 A JP 10121321A JP 12132198 A JP12132198 A JP 12132198A JP H10333633 A JPH10333633 A JP H10333633A
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Abstract
(57)【要約】 （修正有）
【課題】 平板ディスプレイ装置のデータインターフェ
ース装置を提供する。 【解決手段】 データインターフェース部１４ｃと入出
力制御部３６を具備し、データインターフェース部はピ
クセルデータを臨時貯蔵する貯蔵領域３８ａ，４０ａ
と、入力、出力選択制御信号に応じてピクセルデータを
貯蔵領域に入力する入力選択手段３８ｂ，４０ｂ及び貯
蔵領域から出力する出力選択手段３８ｃ，４０ｃを含む
一対の臨時貯蔵部３８，４０を具備し、入出力制御部は
タイミングコントロール部から第１、第２クロック信号
と第１、第２基準信号を入力して入力選択制御信号を発
生する第１、第２制御信号発生部４４，４６と、入出力
モード制御信号に応じて一対の臨時貯蔵部に交互に入出
力モードが進行されるように第１及び第２制御信号発生
部の制御信号を一対の臨時貯蔵部に提供する動作モード
制御部４２を具備する。
ース装置を提供する。 【解決手段】 データインターフェース部１４ｃと入出
力制御部３６を具備し、データインターフェース部はピ
クセルデータを臨時貯蔵する貯蔵領域３８ａ，４０ａ
と、入力、出力選択制御信号に応じてピクセルデータを
貯蔵領域に入力する入力選択手段３８ｂ，４０ｂ及び貯
蔵領域から出力する出力選択手段３８ｃ，４０ｃを含む
一対の臨時貯蔵部３８，４０を具備し、入出力制御部は
タイミングコントロール部から第１、第２クロック信号
と第１、第２基準信号を入力して入力選択制御信号を発
生する第１、第２制御信号発生部４４，４６と、入出力
モード制御信号に応じて一対の臨時貯蔵部に交互に入出
力モードが進行されるように第１及び第２制御信号発生
部の制御信号を一対の臨時貯蔵部に提供する動作モード
制御部４２を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は平板ディスプレイ装
置（ＦＰＤ：Flat Panel Display) に関するものであ
り、より詳細にはＲＧＢストリップ形プラズマディスプ
レイパネル（ＰＤＰ：Plasma Display Panel) を使用し
た平板ディスプレイ装置で映像データを処理してアドレ
ス電極駆動部にピクセルデータをインターフェースする
映像データ処理に関するものである。
置（ＦＰＤ：Flat Panel Display) に関するものであ
り、より詳細にはＲＧＢストリップ形プラズマディスプ
レイパネル（ＰＤＰ：Plasma Display Panel) を使用し
た平板ディスプレイ装置で映像データを処理してアドレ
ス電極駆動部にピクセルデータをインターフェースする
映像データ処理に関するものである。
【０００２】
【従来の技術】最近、テレビ需要がだんだん増加しなが
ら消費者は大きな画面と設置が比較的簡単な薄いディス
プレイ装置を要求するようになり、このような期待に応
じるためには既存のＣＲＴは限界があった。それで、表
示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転
換がなされるようになり、最近国内外的に活発に研究が
進行されている。
ら消費者は大きな画面と設置が比較的簡単な薄いディス
プレイ装置を要求するようになり、このような期待に応
じるためには既存のＣＲＴは限界があった。それで、表
示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転
換がなされるようになり、最近国内外的に活発に研究が
進行されている。
【０００３】このような平板ディスプレイ素子は大きく
放射(emissive)素子と非放射素子で分けられる。放射素
子はよく能動発光素子といい、自体的に光を出す素子を
いう。代表的には電界放出表示素子、蛍光表示形素子、
電子発光形素子、プラズマディスプレイパネルなどがこ
こに当たる。非放射素子は手動発光素子と言われ、液晶
表示素子、ＥＣＤ、ＥＰＩＤなどがある。
放射(emissive)素子と非放射素子で分けられる。放射素
子はよく能動発光素子といい、自体的に光を出す素子を
いう。代表的には電界放出表示素子、蛍光表示形素子、
電子発光形素子、プラズマディスプレイパネルなどがこ
こに当たる。非放射素子は手動発光素子と言われ、液晶
表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】現在卓上時計、計算機、ノートブックコン
ピュータなどの液晶表示素子を採用した商品が主流をな
している。しかし、この素子もパネル製造工程上の問題
でテレビでの２１インチ級以上にはまだ限界を示してお
り、視野角が狭く、温度変化による応答速度に欠点があ
る。このような液晶表示素子の短所を補完できる次世代
平板ディスプレイとしてプラズマディスプレイが最近新
しく注目を浴びている。
ピュータなどの液晶表示素子を採用した商品が主流をな
している。しかし、この素子もパネル製造工程上の問題
でテレビでの２１インチ級以上にはまだ限界を示してお
り、視野角が狭く、温度変化による応答速度に欠点があ
る。このような液晶表示素子の短所を補完できる次世代
平板ディスプレイとしてプラズマディスプレイが最近新
しく注目を浴びている。
【０００５】ＰＤＰは蛍光灯と類似の原理であり、自体
発光するために、まるでＣＲＴのように大画面であって
も、明るさが均一で、コントラストが高く、視野角が略
１４０度以上で２１〜５５インチ級の大画面表示装置で
あり、最も適合したものとして知られている。液晶表示
素子に比べてパネル製造工程が比較的簡単で製作費用を
減らすことができる長所を有する。しかし、未だにＰＤ
ＰがＣＲＴに比べて製作費用が高いためにメーカではこ
れを減らすための研究が進行されている。
発光するために、まるでＣＲＴのように大画面であって
も、明るさが均一で、コントラストが高く、視野角が略
１４０度以上で２１〜５５インチ級の大画面表示装置で
あり、最も適合したものとして知られている。液晶表示
素子に比べてパネル製造工程が比較的簡単で製作費用を
減らすことができる長所を有する。しかし、未だにＰＤ
ＰがＣＲＴに比べて製作費用が高いためにメーカではこ
れを減らすための研究が進行されている。
【０００６】プラズマディスプレイは放電セルの構造的
差異とこれによる駆動電圧の形式により大きくＤＣ形と
ＡＣ形で分類される。交流タイプは正弦波交流電圧また
はパルス電圧に駆動され直流タイプは直流電圧に駆動さ
れる。構造的には交流タイプは誘電体層が電極を覆って
いるために、これが電流制限抵抗の役割をする反面直流
タイプは電極が放電空間にそのまま露出されて放電電圧
が供給される間放電電流が流れる。交流タイプは電極が
誘電体で被服されており、イオン衝撃を受けないために
直流タイプより寿命が長い。また、分極により誘電体表
面に生じる壁電荷がセル内部に記憶機能を有する長所の
ために表示装置での応用がより多く活用されている。
差異とこれによる駆動電圧の形式により大きくＤＣ形と
ＡＣ形で分類される。交流タイプは正弦波交流電圧また
はパルス電圧に駆動され直流タイプは直流電圧に駆動さ
れる。構造的には交流タイプは誘電体層が電極を覆って
いるために、これが電流制限抵抗の役割をする反面直流
タイプは電極が放電空間にそのまま露出されて放電電圧
が供給される間放電電流が流れる。交流タイプは電極が
誘電体で被服されており、イオン衝撃を受けないために
直流タイプより寿命が長い。また、分極により誘電体表
面に生じる壁電荷がセル内部に記憶機能を有する長所の
ために表示装置での応用がより多く活用されている。
【０００７】カラーＰＤＰでは放電特性を向上させるた
めに別の補助電極を具備して３極構造の形態になってい
る。すなわち、表示のための単位セル当たり３個の電
極、すなわち、データ記入のためのアドレス電極、ライ
ンを順次にスキャンしてセル放電を維持するための維持
電極、放電維持を補助するバス電極で構成されている。
めに別の補助電極を具備して３極構造の形態になってい
る。すなわち、表示のための単位セル当たり３個の電
極、すなわち、データ記入のためのアドレス電極、ライ
ンを順次にスキャンしてセル放電を維持するための維持
電極、放電維持を補助するバス電極で構成されている。
【０００８】データ記入のためのアドレス電極数は水平
解像度により決定される。例えば、ライン当たりサンプ
ル数がＲＧＢそれぞれに対して８５３個である場合には
総サンプル数は２５５９個になる。それで、アドレス電
極数も２５５９個が要求される。アドレス電極の配列形
態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反
復的に配列される。
解像度により決定される。例えば、ライン当たりサンプ
ル数がＲＧＢそれぞれに対して８５３個である場合には
総サンプル数は２５５９個になる。それで、アドレス電
極数も２５５９個が要求される。アドレス電極の配列形
態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反
復的に配列される。
【０００９】このように、数千個のアドレス電極がパネ
ルの一側のみに配列された場合には電極駆動部の回路配
置上空間的制約を受けるために、一般に１２８０個の奇
数番目電極の駆動部はパネルの上端に配置し１２７９個
の偶数番目の電極の駆動部はパネルの下端に配置する上
下電極駆動方式を採択している（米国特許４，６９５，
８３８号参照）。
ルの一側のみに配列された場合には電極駆動部の回路配
置上空間的制約を受けるために、一般に１２８０個の奇
数番目電極の駆動部はパネルの上端に配置し１２７９個
の偶数番目の電極の駆動部はパネルの下端に配置する上
下電極駆動方式を採択している（米国特許４，６９５，
８３８号参照）。
【００１０】一方、ＮＴＳＣ方式のテレビ信号をＰＤＰ
パネルに表示するためには、データ処理部では飛越照査
方式を順次走査方式に変換し、ＰＤＰ階調処理のための
サブフィールド方式にデータを変換し、ＰＤＰパネルの
上下アドレス電極を駆動するための電極駆動部にライン
当たり１２８０個ずつのＲＧＢピクセルデータをアドレ
ス電極配置に合わせて提供する必要がある。
パネルに表示するためには、データ処理部では飛越照査
方式を順次走査方式に変換し、ＰＤＰ階調処理のための
サブフィールド方式にデータを変換し、ＰＤＰパネルの
上下アドレス電極を駆動するための電極駆動部にライン
当たり１２８０個ずつのＲＧＢピクセルデータをアドレ
ス電極配置に合わせて提供する必要がある。
【００１１】通常に、ＰＤＰの映像データ処理部はディ
ジタルＲＧＢサンプルデータを階調処理するためのサブ
フィールドデータに再配列するデータ再配列部、走査方
式を変換するためのフレームメモリ部と、データインタ
ーフェース部と、タイミングコントロール部を含む。特
に、データインターフェース部はメモリから提供された
１ライン分量の２５５９個のピクセルデータをラッチす
る間に以前にラッチされた２５５９個のピクセルデータ
を上下電極配置に合うように上部及び下部電極駆動部に
出力する。このようなデータインターフェース部は応用
注文形集積回路（ＡＳＩＣ：Application Specific Int
egrated Circuit)で構成され、２ライン分のピクセルデ
ータを貯蔵するための５１１８個のデータラッチとデー
タ入力のためのデマルチプレクサ及びデータ出力のため
のマルチプレクサで構成される。
ジタルＲＧＢサンプルデータを階調処理するためのサブ
フィールドデータに再配列するデータ再配列部、走査方
式を変換するためのフレームメモリ部と、データインタ
ーフェース部と、タイミングコントロール部を含む。特
に、データインターフェース部はメモリから提供された
１ライン分量の２５５９個のピクセルデータをラッチす
る間に以前にラッチされた２５５９個のピクセルデータ
を上下電極配置に合うように上部及び下部電極駆動部に
出力する。このようなデータインターフェース部は応用
注文形集積回路（ＡＳＩＣ：Application Specific Int
egrated Circuit)で構成され、２ライン分のピクセルデ
ータを貯蔵するための５１１８個のデータラッチとデー
タ入力のためのデマルチプレクサ及びデータ出力のため
のマルチプレクサで構成される。
【００１２】それで、データインターフェース部の上部
アドレス電極用貯蔵領域では１０７回にかけて１２ビッ
トの入力データがロードされなければならないために、
毎回１２個の１ビットラッチと入力端子とを選択的に接
続する必要がある。また、１６回にかけて８０ビットの
データが出力されなければならないために毎回８０個の
１ビットラッチと出力端子が選択的に接続されなければ
ならない。すなわち、１２８０個の入力ラインパターン
が１２個の入力端子と選択的に接続され、１２８０個の
出力ラインパターンが８０個の出力端子と選択的に接続
される。
アドレス電極用貯蔵領域では１０７回にかけて１２ビッ
トの入力データがロードされなければならないために、
毎回１２個の１ビットラッチと入力端子とを選択的に接
続する必要がある。また、１６回にかけて８０ビットの
データが出力されなければならないために毎回８０個の
１ビットラッチと出力端子が選択的に接続されなければ
ならない。すなわち、１２８０個の入力ラインパターン
が１２個の入力端子と選択的に接続され、１２８０個の
出力ラインパターンが８０個の出力端子と選択的に接続
される。
【００１３】このように、データインターフェース部で
はメモリから１２ビットずつ１０７回にかけて提供され
る１ライン分量のデータを対応する貯蔵場所に臨時貯蔵
するためにタイミングコントロール部から１０７個の入
力選択制御信号をそれぞれ入力される。また、貯蔵され
たデータを８０ビットずつ１６回にかけて電極駆動部に
出力選択制御信号をタイミングコントロール部から提供
される。
はメモリから１２ビットずつ１０７回にかけて提供され
る１ライン分量のデータを対応する貯蔵場所に臨時貯蔵
するためにタイミングコントロール部から１０７個の入
力選択制御信号をそれぞれ入力される。また、貯蔵され
たデータを８０ビットずつ１６回にかけて電極駆動部に
出力選択制御信号をタイミングコントロール部から提供
される。
【００１４】それで、データインターフェース部はこの
ような入出力選択制御信号を入力するための１２３個の
外部接続ピンが要求される。従って、ＡＳＩＣに構成す
る場合には多量の入出力ピンを考えて回路設計をしなけ
ればならないために設計時に多くの時間と努力が要求さ
れるだけでなく集積回路の縁に多くのボンディングパッ
ドが配置されるために集積回路のサイズが大きくなる問
題点があった。
ような入出力選択制御信号を入力するための１２３個の
外部接続ピンが要求される。従って、ＡＳＩＣに構成す
る場合には多量の入出力ピンを考えて回路設計をしなけ
ればならないために設計時に多くの時間と努力が要求さ
れるだけでなく集積回路の縁に多くのボンディングパッ
ドが配置されるために集積回路のサイズが大きくなる問
題点があった。
【００１５】
【発明が解決しようとする課題】従って、本発明は以上
のような従来技術の問題点を解決するためのものであ
り、本発明の目的はデータインターフェース部の入出力
ピン数を大幅に減らすことにより、データインターフェ
ース部とタイミングコントロール部との接続ラインを簡
単にさせ、内部回路設計を単純化できる平板ディスプレ
イ装置のデータインターフェース装置を提供することに
ある。
のような従来技術の問題点を解決するためのものであ
り、本発明の目的はデータインターフェース部の入出力
ピン数を大幅に減らすことにより、データインターフェ
ース部とタイミングコントロール部との接続ラインを簡
単にさせ、内部回路設計を単純化できる平板ディスプレ
イ装置のデータインターフェース装置を提供することに
ある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明の第１装置は、タイミングコントロール部から
提供される制御信号に応じてメモり部から入力される１
ライン分量のＬ個のピクセルデータを上部及び下部アド
レス電極駆動部にそれぞれ提供するデータインターフェ
ース装置において、上部及び下部データインターフェー
ス部と、入出力制御部を具備する。前記各データインタ
ーフェース部はＬ／２個のピクセルデータを臨時貯蔵す
るための貯蔵領域と、順次に発生するＭ個の入力選択制
御信号に応じて３Ｎ個のピクセルデータをＭ（Ｌを３Ｎ
に分けた分け前より大きい最小常数）回にかけて前記貯
蔵領域に入力する入力選択手段と、順次に発生するＱ個
の出力選択制御信号に応じて前記貯蔵領域に貯蔵された
Ｌ／２ピクセルデータをＰ個ずつＱ（＝（Ｌ／２）Ｐ）
回にかけて出力する出力選択手段を含む一対の臨時貯蔵
部を具備する。前記入出力制御部は前記タイミングコン
トロール部から第１クロック信号と第１基準信号を入力
して前記第１基準信号を前記第１クロック信号に応じて
Ｍ回シフトして前記Ｍ個の入力選択制御信号を発生する
第１制御信号発生部と、前記タイミングコントロール部
から第２クロック信号と第２基準信号を入力して前記第
２基準信号を前記第２クロック信号に応じてＱ回シフト
して前記Ｑ個の出力選択制御信号を発生する第２制御信
号発生部と、入出力モード制御信号に応じて前記一対の
臨時貯蔵部に交互に入出力モードが進行されるように前
記第１及び第２制御信号発生部の制御信号を前記一対の
臨時貯蔵部に提供する動作モード制御部を具備する。
の本発明の第１装置は、タイミングコントロール部から
提供される制御信号に応じてメモり部から入力される１
ライン分量のＬ個のピクセルデータを上部及び下部アド
レス電極駆動部にそれぞれ提供するデータインターフェ
ース装置において、上部及び下部データインターフェー
ス部と、入出力制御部を具備する。前記各データインタ
ーフェース部はＬ／２個のピクセルデータを臨時貯蔵す
るための貯蔵領域と、順次に発生するＭ個の入力選択制
御信号に応じて３Ｎ個のピクセルデータをＭ（Ｌを３Ｎ
に分けた分け前より大きい最小常数）回にかけて前記貯
蔵領域に入力する入力選択手段と、順次に発生するＱ個
の出力選択制御信号に応じて前記貯蔵領域に貯蔵された
Ｌ／２ピクセルデータをＰ個ずつＱ（＝（Ｌ／２）Ｐ）
回にかけて出力する出力選択手段を含む一対の臨時貯蔵
部を具備する。前記入出力制御部は前記タイミングコン
トロール部から第１クロック信号と第１基準信号を入力
して前記第１基準信号を前記第１クロック信号に応じて
Ｍ回シフトして前記Ｍ個の入力選択制御信号を発生する
第１制御信号発生部と、前記タイミングコントロール部
から第２クロック信号と第２基準信号を入力して前記第
２基準信号を前記第２クロック信号に応じてＱ回シフト
して前記Ｑ個の出力選択制御信号を発生する第２制御信
号発生部と、入出力モード制御信号に応じて前記一対の
臨時貯蔵部に交互に入出力モードが進行されるように前
記第１及び第２制御信号発生部の制御信号を前記一対の
臨時貯蔵部に提供する動作モード制御部を具備する。
【００１７】ここで、入出力モード制御信号はメモリの
読み出しアドレスクロックを入力して生成することがタ
イミングコントローラでメモリの読み出しタイミングに
合わせて別に生成することに比べてタイミングコントロ
ーラのロジック構成を単純化させることに寄与する。
読み出しアドレスクロックを入力して生成することがタ
イミングコントローラでメモリの読み出しタイミングに
合わせて別に生成することに比べてタイミングコントロ
ーラのロジック構成を単純化させることに寄与する。
【００１８】従って、本発明の第１装置は１０７個の入
力選択制御信号と３２個の出力選択制御信号をタイミン
グコントローラから直接入力される方式より制御信号入
力ピン数を１３９個で５個に減らすことができる。これ
はタイミングコントローラとデータインターフェース部
との間のラインパターンを簡単にさせ、データインター
フェース部の入力ピン数を減らして集積回路化を容易に
する。
力選択制御信号と３２個の出力選択制御信号をタイミン
グコントローラから直接入力される方式より制御信号入
力ピン数を１３９個で５個に減らすことができる。これ
はタイミングコントローラとデータインターフェース部
との間のラインパターンを簡単にさせ、データインター
フェース部の入力ピン数を減らして集積回路化を容易に
する。
【００１９】本発明の第２装置はタイミングコントロー
ル部から提供される制御信号に応じてメモり部から１ラ
イン分量のＬ個のピクセルデータを上部及び下部アドレ
ス電極駆動部にそれぞれ提供するデータインターフェー
ス装置において、上部及び下部データインターフェース
部と、入出力制御部を具備する。前記各データインター
フェース部はＬ／２個のピクセルデータを臨時貯蔵する
ための貯蔵領域と、順次に発生するＭ個の入力選択制御
信号に応じて３Ｎ個のピクセルデータをＭ（Ｌを３Ｎに
分けた分け前より大きい最小常数）回にかけて前記貯蔵
領域に入力する入力選択手段と、順次に発生するＱ個の
出力選択制御信号に応じて前記貯蔵領域に貯蔵されたＬ
／２ピクセルデータをＰ個ずつＱ（＝（Ｌ／２）Ｐ）回
にかけて出力する出力選択手段を含む一対の臨時貯蔵部
を具備する。前記入出力制御部は前記タイミングコント
ロール部から順次に発生するＭ個の第１カウンタ値を入
力し、これをデコーディングし前記Ｍ個の入力選択制御
信号を発生する第１制御信号発生部と、前記タイミング
コントロール部から順次に発生するＱ個の第２カウンタ
値を入力し、これをデコーディングし前記Ｑ個の出力選
択制御信号を発生する第２制御信号発生部と、入出力モ
ード制御信号に応じて前記一対の臨時貯蔵部に交互にデ
ータの入出力モードが進行されるように前記第１及び第
２制御信号発生部の制御信号を前記一対の臨時貯蔵部に
提供する動作モード制御部を具備する。従って、本発明
の第２装置は１０７個の入力選択制御信号と３２個の出
力選択制御信号をタイミングコントローラから直接入力
される方式より制御信号入力ピン数を１３９個で１３個
に減らすことができる。
ル部から提供される制御信号に応じてメモり部から１ラ
イン分量のＬ個のピクセルデータを上部及び下部アドレ
ス電極駆動部にそれぞれ提供するデータインターフェー
ス装置において、上部及び下部データインターフェース
部と、入出力制御部を具備する。前記各データインター
フェース部はＬ／２個のピクセルデータを臨時貯蔵する
ための貯蔵領域と、順次に発生するＭ個の入力選択制御
信号に応じて３Ｎ個のピクセルデータをＭ（Ｌを３Ｎに
分けた分け前より大きい最小常数）回にかけて前記貯蔵
領域に入力する入力選択手段と、順次に発生するＱ個の
出力選択制御信号に応じて前記貯蔵領域に貯蔵されたＬ
／２ピクセルデータをＰ個ずつＱ（＝（Ｌ／２）Ｐ）回
にかけて出力する出力選択手段を含む一対の臨時貯蔵部
を具備する。前記入出力制御部は前記タイミングコント
ロール部から順次に発生するＭ個の第１カウンタ値を入
力し、これをデコーディングし前記Ｍ個の入力選択制御
信号を発生する第１制御信号発生部と、前記タイミング
コントロール部から順次に発生するＱ個の第２カウンタ
値を入力し、これをデコーディングし前記Ｑ個の出力選
択制御信号を発生する第２制御信号発生部と、入出力モ
ード制御信号に応じて前記一対の臨時貯蔵部に交互にデ
ータの入出力モードが進行されるように前記第１及び第
２制御信号発生部の制御信号を前記一対の臨時貯蔵部に
提供する動作モード制御部を具備する。従って、本発明
の第２装置は１０７個の入力選択制御信号と３２個の出
力選択制御信号をタイミングコントローラから直接入力
される方式より制御信号入力ピン数を１３９個で１３個
に減らすことができる。
【００２０】本発明の第３装置はタイミングコントロー
ル部から提供される制御信号に応じてメモり部から入力
される１ライン分量のＬ個のピクセルデータを上部及び
下部アドレス電極駆動部にそれぞれ提供するデータイン
ターフェース装置において、前記装置は上部及び下部デ
ータインターフェース部と、入出力制御部を具備する。
前記各データインターフェース部はＬ／２個のピクセル
データを臨時貯蔵するための貯蔵領域と、順次に発生す
るＭ個の入力選択制御信号に応じて３Ｎ個のピクセルデ
ータをＭ（Ｌを３Ｎに分けた分け前より大きい最小常
数）回にかけて前記貯蔵領域に入力する入力選択手段
と、順次に発生するＱ個の出力選択制御信号に応じて前
記貯蔵領域に貯蔵されたＬ／２ピクセルデータをＰ個ず
つＱ（＝（Ｌ／２）Ｐ）回にかけて出力する出力選択手
段を含む一対の臨時貯蔵部を具備する。前記入出力制御
部は前記タイミングコントロール部から第１クロック信
号と第１イネーブル信号を入力して前記第１イネーブル
信号を前記第１イネーブル信号に応じて前記第１クロッ
ク信号をカウンティングし、このカウント値をデコーデ
ィングして前記Ｍ個の入力選択制御信号を発生する第１
制御信号発生部と、前記タイミングコントロール部から
第２クロック信号と第２イネーブル信号を入力して前記
第２イネーブル信号を入力し前記第２イネーブル信号に
応じて前記第２クロック信号をカウンティングし、この
カウント値をデコーディングして前記Ｑ個の出力選択制
御信号を発生する第２制御信号発生部と、入出力モード
制御信号に応じて前記一対の臨時貯蔵部に交互にデータ
の入出力モードが進行されるように前記第１及び第２制
御信号発生部の制御信号を前記一対の臨時貯蔵部に提供
する動作モード制御部を具備する。
ル部から提供される制御信号に応じてメモり部から入力
される１ライン分量のＬ個のピクセルデータを上部及び
下部アドレス電極駆動部にそれぞれ提供するデータイン
ターフェース装置において、前記装置は上部及び下部デ
ータインターフェース部と、入出力制御部を具備する。
前記各データインターフェース部はＬ／２個のピクセル
データを臨時貯蔵するための貯蔵領域と、順次に発生す
るＭ個の入力選択制御信号に応じて３Ｎ個のピクセルデ
ータをＭ（Ｌを３Ｎに分けた分け前より大きい最小常
数）回にかけて前記貯蔵領域に入力する入力選択手段
と、順次に発生するＱ個の出力選択制御信号に応じて前
記貯蔵領域に貯蔵されたＬ／２ピクセルデータをＰ個ず
つＱ（＝（Ｌ／２）Ｐ）回にかけて出力する出力選択手
段を含む一対の臨時貯蔵部を具備する。前記入出力制御
部は前記タイミングコントロール部から第１クロック信
号と第１イネーブル信号を入力して前記第１イネーブル
信号を前記第１イネーブル信号に応じて前記第１クロッ
ク信号をカウンティングし、このカウント値をデコーデ
ィングして前記Ｍ個の入力選択制御信号を発生する第１
制御信号発生部と、前記タイミングコントロール部から
第２クロック信号と第２イネーブル信号を入力して前記
第２イネーブル信号を入力し前記第２イネーブル信号に
応じて前記第２クロック信号をカウンティングし、この
カウント値をデコーディングして前記Ｑ個の出力選択制
御信号を発生する第２制御信号発生部と、入出力モード
制御信号に応じて前記一対の臨時貯蔵部に交互にデータ
の入出力モードが進行されるように前記第１及び第２制
御信号発生部の制御信号を前記一対の臨時貯蔵部に提供
する動作モード制御部を具備する。
【００２１】従って、本発明の第３装置は１０７個の入
力選択制御信号と３２個の出力選択制御信号をタイミン
グコントローラから直接入力される方式より制御信号入
力ピン数を１３９個で５個に減らすことができる。
力選択制御信号と３２個の出力選択制御信号をタイミン
グコントローラから直接入力される方式より制御信号入
力ピン数を１３９個で５個に減らすことができる。
【００２２】以上のような本発明の目的と別の特徴及び
長所などは次ぎに参照する本発明のいくつかの好適な実
施例に対する以下の説明から明確になるであろう。
長所などは次ぎに参照する本発明のいくつかの好適な実
施例に対する以下の説明から明確になるであろう。
【００２３】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施例により説明する。図１に本発明による平
板ディスプレイ装置の望ましい一実施例であるＰＤＰ−
ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−Ｔ
Ｖ構成では大きくＮＴＳＣ複合映像信号をＰＤＰ−ＴＶ
システムに適合な信号形態で転換する映像処理部と処理
された映像データをパネルディスプレイするための駆動
回路部で構成される。
の好適な実施例により説明する。図１に本発明による平
板ディスプレイ装置の望ましい一実施例であるＰＤＰ−
ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−Ｔ
Ｖ構成では大きくＮＴＳＣ複合映像信号をＰＤＰ−ＴＶ
システムに適合な信号形態で転換する映像処理部と処理
された映像データをパネルディスプレイするための駆動
回路部で構成される。
【００２４】概略的にアンテナを通して受信される複合
映像信号は音声及び映像信号処理部１０でアナログ処理
されＡＤＣ１２で一定の映像データでディジタル化され
る。この映像データは再びデータ処理部１４のデータ再
配列部１４ａ、メモリ部１４ｂ、データインターフェー
ス部１４ｃを通してＰＤＰの階調処理特性に符合される
データストリームの形態でアドレス電極駆動部２０，２
２に提供される。
映像信号は音声及び映像信号処理部１０でアナログ処理
されＡＤＣ１２で一定の映像データでディジタル化され
る。この映像データは再びデータ処理部１４のデータ再
配列部１４ａ、メモリ部１４ｂ、データインターフェー
ス部１４ｃを通してＰＤＰの階調処理特性に符合される
データストリームの形態でアドレス電極駆動部２０，２
２に提供される。
【００２５】そのほかに、タイミングコントローラ部１
６と高電圧発生部１８はアドレス、スキャン及び維持電
極駆動部２０，２２，２４，２６で必要とする高電圧制
御パルスを出力し、電源部３０は交流電源ＡＣＶを入力
にして全体システムで必要とするすべての直流電圧ＤＣ
Ｖを生成供給する。
６と高電圧発生部１８はアドレス、スキャン及び維持電
極駆動部２０，２２，２４，２６で必要とする高電圧制
御パルスを出力し、電源部３０は交流電源ＡＣＶを入力
にして全体システムで必要とするすべての直流電圧ＤＣ
Ｖを生成供給する。
【００２６】音声及び映像信号処理部１０ではＮＴＳＣ
複合映像信号の入力を受けてアナログＲＧＢと同期信号
Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当す
る平均画面レベル（ＡＰＬ：Average Picture Level)を
求めてＡＤＣ１２に提供する。
複合映像信号の入力を受けてアナログＲＧＢと同期信号
Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当す
る平均画面レベル（ＡＰＬ：Average Picture Level)を
求めてＡＤＣ１２に提供する。
【００２７】ＮＴＳＣ複合映像信号は飛越走査方式で１
フレームが偶数と奇数の２フィールドで構成されてお
り、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は
６０Ｈｚの周波数を有する。複合映像信号から分離した
音声信号はオーディオ増幅器を経て直接スピーカに出力
する。
フレームが偶数と奇数の２フィールドで構成されてお
り、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は
６０Ｈｚの周波数を有する。複合映像信号から分離した
音声信号はオーディオ増幅器を経て直接スピーカに出力
する。
【００２８】ＡＤＣ１２はアナログＲＧＢ信号を入力さ
れディジタルデータに変換してデータ処理部１４に出力
し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさ
の改善のために変換された形態の映像データである。Ａ
ＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化さ
せるのに適切の信号レベルに増幅し、垂直及び水平同期
信号を一定の位相に変換する。また、ＡＤＣ１２ではサ
ンプリングクロックを入力同期信号に同期されたクロッ
クに使用するためにＰＬＬを使用してクロックを生成す
る。
れディジタルデータに変換してデータ処理部１４に出力
し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさ
の改善のために変換された形態の映像データである。Ａ
ＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化さ
せるのに適切の信号レベルに増幅し、垂直及び水平同期
信号を一定の位相に変換する。また、ＡＤＣ１２ではサ
ンプリングクロックを入力同期信号に同期されたクロッ
クに使用するためにＰＬＬを使用してクロックを生成す
る。
【００２９】ＰＬＬは入力同期信号の位相とループから
出力された可変パルスの位相を比較して入力同期信号に
同期されたクロックを出力する。もしも、入力同期信号
に同期されたクロックを使用しない場合にはディスプレ
イされる映像の垂直直線性が保障されない。
出力された可変パルスの位相を比較して入力同期信号に
同期されたクロックを出力する。もしも、入力同期信号
に同期されたクロックを使用しない場合にはディスプレ
イされる映像の垂直直線性が保障されない。
【００３０】また、ＡＤＣ１２ではサンプリング領域の
垂直位置と水平位置を設定する。垂直位置区間は入力信
号のうち映像情報があるラインのみを設定し、水平位置
区間は垂直位置に設定されたラインのうち映像情報があ
る時間のみを設定する。垂直位置区間と水平位置区間は
サンプリングをする基準になる。垂直位置区間は次の＜
表１＞に示すように２４０ラインずつ、総４８０ライン
が選択される。水平位置区間はラインごとに最小８５３
個のサンプリングクロックが存在できる時間にならなけ
ればならない。
垂直位置と水平位置を設定する。垂直位置区間は入力信
号のうち映像情報があるラインのみを設定し、水平位置
区間は垂直位置に設定されたラインのうち映像情報があ
る時間のみを設定する。垂直位置区間と水平位置区間は
サンプリングをする基準になる。垂直位置区間は次の＜
表１＞に示すように２４０ラインずつ、総４８０ライン
が選択される。水平位置区間はラインごとに最小８５３
個のサンプリングクロックが存在できる時間にならなけ
ればならない。
【００３１】
【表１】
【００３２】また、ＡＤＣ１２ではＲＧＢデータをＰＤ
Ｐの明るさ特性に符合するデータにマッピングして出力
する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベク
タテーブルを具備して、ディジタル化されたＡＰＬデー
タにより最適のベクタテーブルを１：１マッピングして
改善されたＲＧＢデータ形態でデータ処理部１４に提供
する。
Ｐの明るさ特性に符合するデータにマッピングして出力
する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベク
タテーブルを具備して、ディジタル化されたＡＰＬデー
タにより最適のベクタテーブルを１：１マッピングして
改善されたＲＧＢデータ形態でデータ処理部１４に提供
する。
【００３３】データ処理部１４のデータ再配列部１４ａ
ではＰＤＰの階調処理のためには１フィールドの映像デ
ータを複数個のサブフィールドに再構成した後に最再上
位ビットから最下位ビットまで再配列する必要がある。
ではＰＤＰの階調処理のためには１フィールドの映像デ
ータを複数個のサブフィールドに再構成した後に最再上
位ビットから最下位ビットまで再配列する必要がある。
【００３４】データ再配列部１４ａは第１及び第２シフ
トレジスタ３２，３４、Ｄフリップフロップ及びマルチ
プレクサ３６、第１及び第２バッファ３８，４０、ロジ
ック制御部４２で構成され並列で提供される映像データ
がフレームメモリの一つのアドレスに同一の加重値を有
するビットで貯蔵されるように再配列する。
トレジスタ３２，３４、Ｄフリップフロップ及びマルチ
プレクサ３６、第１及び第２バッファ３８，４０、ロジ
ック制御部４２で構成され並列で提供される映像データ
がフレームメモリの一つのアドレスに同一の加重値を有
するビットで貯蔵されるように再配列する。
【００３５】ここで、上部アドレス電極用データと、下
部アドレス電極用データを区分するために、前記再配列
されたＲ，Ｂに対してはそれぞれの８個の１ビットデー
タのうち、奇数番目４個の１ビットデータを上位ビット
にし偶数番目４個の１ビットデータを下位ビットにし、
前記再配列されたＧに対しては８個の１ビットデータの
うち、奇数番目４個の１ビットデータを下位ビットにし
偶数番目４個の１ビットデータを上位ビットにする１ワ
ードで構成する。
部アドレス電極用データを区分するために、前記再配列
されたＲ，Ｂに対してはそれぞれの８個の１ビットデー
タのうち、奇数番目４個の１ビットデータを上位ビット
にし偶数番目４個の１ビットデータを下位ビットにし、
前記再配列されたＧに対しては８個の１ビットデータの
うち、奇数番目４個の１ビットデータを下位ビットにし
偶数番目４個の１ビットデータを上位ビットにする１ワ
ードで構成する。
【００３６】データ処理部１４のメモリ部１４ｂはま
た、ＰＤＰ階調処理上１フィールドを８個のサブフィー
ルドに分けて、各サブフィールドに該当する映像データ
を電極配列順番に合うように順にリードしてデータイン
ターフェース部１６に提供する必要があるためにライト
順番とは構造的に大変異なるリード順番を有する。
た、ＰＤＰ階調処理上１フィールドを８個のサブフィー
ルドに分けて、各サブフィールドに該当する映像データ
を電極配列順番に合うように順にリードしてデータイン
ターフェース部１６に提供する必要があるためにライト
順番とは構造的に大変異なるリード順番を有する。
【００３７】データインターフェース部１４ｃではメモ
リ部１４ｂで出力されるＲＧＢデータを表示部２８のＲ
ＧＢ画素配置に合うように再配列してアドレス駆動ＩＣ
に供給する。すなわち、データインターフェース部１４
ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時
貯蔵して上部及び下部アドレス電極駆動部２０，２２で
要求するデータ形態に合わせて提供する役割をする。
リ部１４ｂで出力されるＲＧＢデータを表示部２８のＲ
ＧＢ画素配置に合うように再配列してアドレス駆動ＩＣ
に供給する。すなわち、データインターフェース部１４
ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時
貯蔵して上部及び下部アドレス電極駆動部２０，２２で
要求するデータ形態に合わせて提供する役割をする。
【００３８】高電圧発生部１８はタイミングコントロー
ラ部１６で出力される各種ロジックレベルの制御パルス
により直流高電圧を組合して上下部アドレス電極駆動部
２０，２２、スキャン電極駆動部２４、維持電極駆動部
２６で必要とする制御パルスを生成してＰＤＰが駆動で
きるようにする。上下アドレス電極駆動部２０，２２で
はデータインターフェース部１４ｃから提供されるデー
タを適合な電圧レベルに高めて表示部２８に選択的記入
が可能なようにする。
ラ部１６で出力される各種ロジックレベルの制御パルス
により直流高電圧を組合して上下部アドレス電極駆動部
２０，２２、スキャン電極駆動部２４、維持電極駆動部
２６で必要とする制御パルスを生成してＰＤＰが駆動で
きるようにする。上下アドレス電極駆動部２０，２２で
はデータインターフェース部１４ｃから提供されるデー
タを適合な電圧レベルに高めて表示部２８に選択的記入
が可能なようにする。
【００３９】すなわち、本発明ではＰＤＰの階調処理の
ための駆動方法はまず、１フィールドをいくつかのサブ
フィールド（２５６階調−８サブフィールド）で分け
て、各サブフィールドに該当する映像データを上下部ア
ドレス電極駆動部２０，２２を通してライン単位に表示
部２８に記入する。ＭＳＢデータが記入されるサブフィ
ールドでＬＳＢサブフィールド順に放電維持パルスの個
数を少なくしてこれらの組合による総放電維持期間に階
調処理をする。
ための駆動方法はまず、１フィールドをいくつかのサブ
フィールド（２５６階調−８サブフィールド）で分け
て、各サブフィールドに該当する映像データを上下部ア
ドレス電極駆動部２０，２２を通してライン単位に表示
部２８に記入する。ＭＳＢデータが記入されるサブフィ
ールドでＬＳＢサブフィールド順に放電維持パルスの個
数を少なくしてこれらの組合による総放電維持期間に階
調処理をする。
【００４０】上部及び下部アドレス電極駆動部２０，２
２は４ビット入力ピンと６４ビット出力ピンを有する２
０個の駆動ＩＣで構成される。従って、各駆動部はデー
タインターフェース１４ｃから４０個ずつ総３２回にか
けて奇数番目と偶数番目を代わり代わりに１ライン分量
のデータをロードした後に１ラインの電極を同時に駆動
する。
２は４ビット入力ピンと６４ビット出力ピンを有する２
０個の駆動ＩＣで構成される。従って、各駆動部はデー
タインターフェース１４ｃから４０個ずつ総３２回にか
けて奇数番目と偶数番目を代わり代わりに１ライン分量
のデータをロードした後に１ラインの電極を同時に駆動
する。
【００４１】同一のデータを偶数フィールドに２回にデ
ィスプレイして、ノンインターレーススキャンによる点
滅(flickering)をなくす。分けられたサブフィールド駆
動順番は次のようである。 １）全画面記入及び消去 以前サブフィールドの放電維持後に選択された画素に残
っている壁電荷を消去するために可視的でない程度の短
い時間にすべての画素に壁電荷を記入させ、次にすべて
の画素を消去して残っている壁電荷をすべて消去させる
ことによりＰＤＰを初期化させる。
ィスプレイして、ノンインターレーススキャンによる点
滅(flickering)をなくす。分けられたサブフィールド駆
動順番は次のようである。 １）全画面記入及び消去 以前サブフィールドの放電維持後に選択された画素に残
っている壁電荷を消去するために可視的でない程度の短
い時間にすべての画素に壁電荷を記入させ、次にすべて
の画素を消去して残っている壁電荷をすべて消去させる
ことによりＰＤＰを初期化させる。
【００４２】２）データ記入 スキャン電極に順次にスキャンパルスをシフトさせなが
らアドレス電極を通して該当データをライン単位に記入
して放電させようとする画素に選択的に壁電荷を形成さ
せる。
らアドレス電極を通して該当データをライン単位に記入
して放電させようとする画素に選択的に壁電荷を形成さ
せる。
【００４３】３）放電維持 維持電極とスキャン電極との間に代わり代わりに維持パ
ルスを供給して壁電荷が形成された画素の放電を開始維
持させる。このとき、記入されなかった画素が記入され
た周辺画素により影響を受けて間違い放電をおこす可能
性があるために維持パルス供給後ごとに小幅消去を行っ
て正確な放電がなされるようにする。
ルスを供給して壁電荷が形成された画素の放電を開始維
持させる。このとき、記入されなかった画素が記入され
た周辺画素により影響を受けて間違い放電をおこす可能
性があるために維持パルス供給後ごとに小幅消去を行っ
て正確な放電がなされるようにする。
【００４４】図２は本発明によるデータインターフェー
ス部の望ましい一実施例の回路構成を示す。データイン
ターフェース部１４ｃは上部及び下部データインターフ
ェース部３２，３４と、入出力制御部３６を具備する。
前記各データインターフェース部３２ｏｒ３４は一対の
臨時貯蔵部３８，４０で構成される。
ス部の望ましい一実施例の回路構成を示す。データイン
ターフェース部１４ｃは上部及び下部データインターフ
ェース部３２，３４と、入出力制御部３６を具備する。
前記各データインターフェース部３２ｏｒ３４は一対の
臨時貯蔵部３８，４０で構成される。
【００４５】各臨時貯蔵部３８，４０は１２８０個のピ
クセルデータを臨時貯蔵するための貯蔵領域３８ａ，４
０ａと、順次に発生する１０７個の入力選択制御信号Ｉ
ＮＳ１−ＩＮＳ１０７に応答して１２個のピクセルデー
タを１０７回にかけて前記貯蔵領域３８ａ，４０ａに入
力する入力選択手段３８ｂ，４０ｂと、順次に発生する
３２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３２に応答
して前記貯蔵領域３８ａ，４０ａに貯蔵された１２８０
個のピクセルデータを４０個ずつ３２回にかけて出力す
る出力選択手段３８ｃ、４０ｃを含む。
クセルデータを臨時貯蔵するための貯蔵領域３８ａ，４
０ａと、順次に発生する１０７個の入力選択制御信号Ｉ
ＮＳ１−ＩＮＳ１０７に応答して１２個のピクセルデー
タを１０７回にかけて前記貯蔵領域３８ａ，４０ａに入
力する入力選択手段３８ｂ，４０ｂと、順次に発生する
３２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３２に応答
して前記貯蔵領域３８ａ，４０ａに貯蔵された１２８０
個のピクセルデータを４０個ずつ３２回にかけて出力す
る出力選択手段３８ｃ、４０ｃを含む。
【００４６】前記入出力制御部３６は動作モード制御部
４２と、第１及び第２制御信号発生部４４，４６を含
む。
４２と、第１及び第２制御信号発生部４４，４６を含
む。
【００４７】第１制御信号発生部４４は１０７シフトレ
ジスタで構成され、前記タイミングコントローラ部１６
から図３に示した５０ＭＨｚの第１クロック信号ＣＬＫ
１と第１基準信号ｆ１０７を入力される。また、第１制
御信号発生部４４は前記第１基準信号ｆ１０７を前記第
１クロック信号ＣＬＫ１に応答して１０７回シフトして
図３に示した１０７個の入力選択制御信号ＩＮＳ１−Ｉ
ＮＳ１０７を発生する。
ジスタで構成され、前記タイミングコントローラ部１６
から図３に示した５０ＭＨｚの第１クロック信号ＣＬＫ
１と第１基準信号ｆ１０７を入力される。また、第１制
御信号発生部４４は前記第１基準信号ｆ１０７を前記第
１クロック信号ＣＬＫ１に応答して１０７回シフトして
図３に示した１０７個の入力選択制御信号ＩＮＳ１−Ｉ
ＮＳ１０７を発生する。
【００４８】第２制御信号発生部４６は３２シフトレジ
スタで構成され、前記タイミングコントローラ部１６か
ら図３に示した１２．５ＭＨｚの第２クロック信号ＣＬ
Ｋ２と第２基準信号ｆ３２を入力される。また、第２制
御信号発生部４６は前記第２基準信号ｆ３２を前記第２
クロック信号ＣＬＫ２に応答して３２回シフトして図３
に示した３２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３
２を発生する。
スタで構成され、前記タイミングコントローラ部１６か
ら図３に示した１２．５ＭＨｚの第２クロック信号ＣＬ
Ｋ２と第２基準信号ｆ３２を入力される。また、第２制
御信号発生部４６は前記第２基準信号ｆ３２を前記第２
クロック信号ＣＬＫ２に応答して３２回シフトして図３
に示した３２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３
２を発生する。
【００４９】動作モード制御部４２は４個のエンドゲー
トＧ１−Ｇ４と二つのＮＯＴゲートＧ５，Ｇ６で構成さ
れる。動作モード制御部４２では図３に示した入出力モ
ード制御信号ＳＬＣＴに応答して前記一対の臨時貯蔵部
３８，４０に交互にデータの入出力モードが進行される
ように前記第１及び第２制御信号発生部４４，４６の制
御信号を前記一対の臨時貯蔵部３８，４０に提供する。
トＧ１−Ｇ４と二つのＮＯＴゲートＧ５，Ｇ６で構成さ
れる。動作モード制御部４２では図３に示した入出力モ
ード制御信号ＳＬＣＴに応答して前記一対の臨時貯蔵部
３８，４０に交互にデータの入出力モードが進行される
ように前記第１及び第２制御信号発生部４４，４６の制
御信号を前記一対の臨時貯蔵部３８，４０に提供する。
【００５０】従って、入出力モード制御信号ＳＬＣＴの
ハイ区間ではエンドゲートＧ２を通して１０７個の入力
選択制御信号ＩＮＳ１−ＩＮＳ１０７が上部及び下部デ
ータインターフェース部３２，３４の上部臨時貯蔵部３
８に提供されメモリから提供される１２８０個のピクセ
ルデータを貯蔵し、同時にエンドゲートＧ４を通して３
２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３２が上部及
び下部データインターフェース部３２，３４の下部臨時
貯蔵部４０に提供され貯蔵されたピクセルデータを４０
ビットずつ３２回にかけて出力する。
ハイ区間ではエンドゲートＧ２を通して１０７個の入力
選択制御信号ＩＮＳ１−ＩＮＳ１０７が上部及び下部デ
ータインターフェース部３２，３４の上部臨時貯蔵部３
８に提供されメモリから提供される１２８０個のピクセ
ルデータを貯蔵し、同時にエンドゲートＧ４を通して３
２個の出力選択制御信号ＯＴＳ１−ＯＴＳ３２が上部及
び下部データインターフェース部３２，３４の下部臨時
貯蔵部４０に提供され貯蔵されたピクセルデータを４０
ビットずつ３２回にかけて出力する。
【００５１】入出力モード制御信号ＳＬＣＴのロー区間
では前述したところと反対に貯蔵動作と出力動作が遂行
される。
では前述したところと反対に貯蔵動作と出力動作が遂行
される。
【００５２】前記入出力モード制御信号ＳＬＣＴは前記
タイミングコントローラ部１６から提供される４８０ラ
インスキャン周波数を有するパルス信号または前記メモ
リ部１４ｂから提供される４８０ラインスキャン周波数
を有するパルス信号である。
タイミングコントローラ部１６から提供される４８０ラ
インスキャン周波数を有するパルス信号または前記メモ
リ部１４ｂから提供される４８０ラインスキャン周波数
を有するパルス信号である。
【００５３】ここで、入出力モード制御信号ＳＬＣＴは
メモリ部１４ｂの読み出しアドレスクロックを入力して
生成することがタイミングコントローラ部１６でメモリ
の読み出しタイミングに合わせて別に生成することに比
べてタイミングコントローラ部１６のロジック構成を単
純化させることに寄与する。
メモリ部１４ｂの読み出しアドレスクロックを入力して
生成することがタイミングコントローラ部１６でメモリ
の読み出しタイミングに合わせて別に生成することに比
べてタイミングコントローラ部１６のロジック構成を単
純化させることに寄与する。
【００５４】図４は本発明によるアドレス電極駆動装置
の望ましい第２の実施例の回路構成を示す。第２実施例
では前述した第１実施例と比較して第１及び第２制御信
号発生部の構造が異なり残りの構成は同一である。すな
わち、第２実施例では第１及び第２制御信号発生部４
８，５０をデコーダで構成する。
の望ましい第２の実施例の回路構成を示す。第２実施例
では前述した第１実施例と比較して第１及び第２制御信
号発生部の構造が異なり残りの構成は同一である。すな
わち、第２実施例では第１及び第２制御信号発生部４
８，５０をデコーダで構成する。
【００５５】すなわち、第１制御信号発生部４８は７
ｔｏ １０７デコーダで構成されタイミングコントロー
ル部１６から順次に発生する１０７個の第１カウント値
ＩＣＴ１−ＩＣＴ７を入力してこれをデコーディングし
て前記１０７個の入力選択制御信号ＩＮＳ１−ＩＮＳ１
０７を発生する。
ｔｏ １０７デコーダで構成されタイミングコントロー
ル部１６から順次に発生する１０７個の第１カウント値
ＩＣＴ１−ＩＣＴ７を入力してこれをデコーディングし
て前記１０７個の入力選択制御信号ＩＮＳ１−ＩＮＳ１
０７を発生する。
【００５６】第２制御信号発生部５０は５ ｔｏ ３２
デコーダで構成されタイミングコントロール部１６から
順次に発生する３２個の第２カウント値 ＯＣＴ１−Ｏ
ＣＴ５を入力してこれをデコーディングして前記３２個
の出力選択制御信号ＯＴＳ１−ＯＴＳ３２を発生する。
デコーダで構成されタイミングコントロール部１６から
順次に発生する３２個の第２カウント値 ＯＣＴ１−Ｏ
ＣＴ５を入力してこれをデコーディングして前記３２個
の出力選択制御信号ＯＴＳ１−ＯＴＳ３２を発生する。
【００５７】従って、本発明の第２実施例ではタイミン
グコントローラ部から７ビット第１カウンタ信号と５ビ
ット第２カウンタ信号と、入出力モード制御信号を直接
入力する。それで、第２実施例では制御信号入力ピン数
を既存の１３９から１３個に減らすことができる。
グコントローラ部から７ビット第１カウンタ信号と５ビ
ット第２カウンタ信号と、入出力モード制御信号を直接
入力する。それで、第２実施例では制御信号入力ピン数
を既存の１３９から１３個に減らすことができる。
【００５８】図５は本発明によるアドレス電極駆動装置
の望ましい第３の実施例の回路構成を示す。第３実施例
では前述した第２実施例と比較して第１及び第２制御信
号発生部の構造が異なり残りの構成は同一である。すな
わち、第３実施例では第１及び第２制御信号発生部５
２，５４をデコーダで構成する。
の望ましい第３の実施例の回路構成を示す。第３実施例
では前述した第２実施例と比較して第１及び第２制御信
号発生部の構造が異なり残りの構成は同一である。すな
わち、第３実施例では第１及び第２制御信号発生部５
２，５４をデコーダで構成する。
【００５９】すなわち、第１制御信号発生部５２は７ビ
ットカウンタ５２ａと、７ ｔｏ１０７デコーダ５２ｂ
で構成する。７ビットカウンタ５２ｂはタイミングコン
トロール部１６から第１クロック信号ＣＬＫ１と第１イ
ネーブル信号ＥＮ１を入力される。また、７ビットカウ
ンタ５２ｂは！第１イネーブル信号ＥＮ１に応じて！第
１クロック信号ＣＬＫ１をカウンティングし、このカウ
ント値をデコーディングして！１０７個の入力選択制御
信号ＩＮＳ１−ＩＮＳ１０７を発生する。
ットカウンタ５２ａと、７ ｔｏ１０７デコーダ５２ｂ
で構成する。７ビットカウンタ５２ｂはタイミングコン
トロール部１６から第１クロック信号ＣＬＫ１と第１イ
ネーブル信号ＥＮ１を入力される。また、７ビットカウ
ンタ５２ｂは！第１イネーブル信号ＥＮ１に応じて！第
１クロック信号ＣＬＫ１をカウンティングし、このカウ
ント値をデコーディングして！１０７個の入力選択制御
信号ＩＮＳ１−ＩＮＳ１０７を発生する。
【００６０】第２制御信号発生部５４は５ビットカウン
タ５４ａと５ ｔｏ ３２デコーダ５４ｂで構成する。
５ビットカウンタ５４ａはタイミングコントロール部１
６から第２クロック信号ＣＬＫ２と第２イネーブル信号
ＥＮ２を入力される。また、５ビットカウンタ５４ａは
前記第２イネーブル信号ＥＮ２に応答して前記第２クロ
ック信号ＣＬＫ２をカウンティングし、このカウント値
をデコーディングして３２個の出力選択制御信号ＯＴＳ
１−ＯＴＳ３２を発生する。
タ５４ａと５ ｔｏ ３２デコーダ５４ｂで構成する。
５ビットカウンタ５４ａはタイミングコントロール部１
６から第２クロック信号ＣＬＫ２と第２イネーブル信号
ＥＮ２を入力される。また、５ビットカウンタ５４ａは
前記第２イネーブル信号ＥＮ２に応答して前記第２クロ
ック信号ＣＬＫ２をカウンティングし、このカウント値
をデコーディングして３２個の出力選択制御信号ＯＴＳ
１−ＯＴＳ３２を発生する。
【００６１】
【発明の効果】従って、本発明の第３実施例ではタイミ
ングコントローラ部から第１及び第２クロック信号と第
１及び第２イネーブル信号、入出力モード制御信号を直
接入力する。それで、第３実施例では制御信号入力ピン
数を既存の１３９から５個に減らすことができる。
ングコントローラ部から第１及び第２クロック信号と第
１及び第２イネーブル信号、入出力モード制御信号を直
接入力する。それで、第３実施例では制御信号入力ピン
数を既存の１３９から５個に減らすことができる。
【００６２】本発明を実施例によって詳細に説明した
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
【図１】本発明による平板ディスプレイ装置の望ましい
一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示
す。
一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示
す。
【図２】本発明によるデータインターフェース部の望ま
しい第１実施例の回路構成を示す。
しい第１実施例の回路構成を示す。
【図３】図２の各部波形図を示す。
【図４】本発明によるデータインターフェース部の望ま
しい第２実施例の回路構成を示す。
しい第２実施例の回路構成を示す。
【図５】本発明によるデータインターフェース部の望ま
しい第３実施例の回路構成を示す。
しい第３実施例の回路構成を示す。
１０ 映像信号処理部 １２ ＡＤＣ １４ データ処理部 １４ａ データ再配列部 １４ｂ メモリ部 １４ｃ データインターフェース部 １６ タイミングコントローラ部 １８ 高電圧発生部 ２０ 上部アドレス電極駆動部 ２２ 下部アドレス電極駆動部 ２４ スキャン電極駆動部 ２６ 維持電極駆動部 ２８ 表示部 ３０ 電源部 ３２，３４ データインターフェース部 ３６ 入出力制御部 ３８，４０ 臨時貯蔵部 ３８ａ，４０ａ 貯蔵領域 ３８ｂ，４０ｂ 入力選択手段 ３８ｃ，４０ｃ 出力選択手段 ４２ 動作モード制御部 ４４，４８，５２ 第１制御信号発生部 ４６，５０，５４ 第２制御信号発生部
Claims (21)
- 【請求項１】 タイミングコントロール部から提供され
る制御信号に応じてメモり部から入力される１ライン分
量のＬ個のピクセルデータを上部及び下部アドレス電極
駆動部にそれぞれ提供するデータインターフェース装置
において、 前記装置は上部及び下部データインターフェース部と、
入出力制御部を具備し、 前記各データインターフェース部はＬ／２個のピクセル
データを臨時貯蔵するための貯蔵領域と、順次に発生す
るＭ個の入力選択制御信号に応じて３Ｎ個のピクセルデ
ータをＭ（Ｌを３Ｎに分けた分け前より大きい最小常
数）回にかけて前記貯蔵領域に入力する入力選択手段
と、順次に発生するＱ個の出力選択制御信号に応じて前
記貯蔵領域に貯蔵されたＬ／２ピクセルデータをＰ個ず
つＱ（＝（Ｌ／２）Ｐ）回にかけて出力する出力選択手
段を含む一対の臨時貯蔵部を具備し、 前記入出力制御部は前記タイミングコントロール部から
第１クロック信号と第１基準信号を入力して前記第１基
準信号を前記第１クロック信号に応じてＭ回シフトして
前記Ｍ個の入力選択制御信号を発生する第１制御信号発
生部と、前記タイミングコントロール部から第２クロッ
ク信号と第２基準信号を入力して前記第２基準信号を前
記第２クロック信号に応じてＱ回シフトして前記Ｑ個の
出力選択制御信号を発生する第２制御信号発生部と、入
出力モード制御信号に応じて前記一対の臨時貯蔵部に交
互に入出力モードが進行されるように前記第１及び第２
制御信号発生部の制御信号を前記一対の臨時貯蔵部に提
供する動作モード制御部を具備することを特徴とするデ
ータインターフェース装置。 - 【請求項２】 前記各変数Ｌ，Ｍ，Ｎ，Ｐ，Ｑは２５５
９，１０７，４，４０，３２であることを特徴とする請
求項１に記載のデータインターフェース装置。 - 【請求項３】 前記第１クロック信号は５０ＭＨｚであ
り、前記第２クロック信号は１２．５ＭＨｚであること
を特徴とする請求項２に記載のデータインターフェース
装置。 - 【請求項４】 前記第１制御信号発生部は前記第１クロ
ック信号に応じて前記第１基準信号を１０７回シフトさ
せ１０７個の入力選択制御信号を発生する１０７シフト
レジスタで構成されることを特徴とする請求項３に記載
のデータインターフェース装置。 - 【請求項５】 前記第２制御信号発生部は前記第２クロ
ック信号に応じて前記第２基準信号を３２回シフトさせ
３２個の出力選択制御信号を発生する３２シフトレジス
タで構成されることを特徴とする請求項３に記載のデー
タインターフェース装置。 - 【請求項６】 前記入出力モード制御信号は前記タイミ
ングコントロール部から提供される４８０ラインスキャ
ン周波数を有するパルス信号であることを特徴とする請
求項１に記載のデータインターフェース装置。 - 【請求項７】 前記入出力モード制御信号は前記メモリ
から提供される４８０ラインスキャン周波数を有するパ
ルス信号であることを特徴とする請求項１に記載のデー
タインターフェース装置。 - 【請求項８】 タイミングコントロール部から提供され
る制御信号に応じてメモり部から１ライン分量のＬ個の
ピクセルデータを上部及び下部アドレス電極駆動部にそ
れぞれ提供するデータインターフェース装置において、 前記装置は上部及び下部データインターフェース部と、
入出力制御部を具備し、 前記各データインターフェース部はＬ／２個のピクセル
データを臨時貯蔵するための貯蔵領域と、順次に発生す
るＭ個の入力選択制御信号に応じて３Ｎ個のピクセルデ
ータをＭ（Ｌを３Ｎに分けた分け前より大きい最小常
数）回にかけて前記貯蔵領域に入力する入力選択手段
と、順次に発生するＱ個の出力選択制御信号に応じて前
記貯蔵領域に貯蔵されたＬ／２ピクセルデータをＰ個ず
つＱ（＝（Ｌ／２）Ｐ）回にかけて出力する出力選択手
段を含む一対の臨時貯蔵部を具備し、 前記入出力制御部は前記タイミングコントロール部から
順次に発生するＭ個の第１カウンタ値を入力し、これを
デコーディングし前記Ｍ個の入力選択制御信号を発生す
る第１制御信号発生部と、前記タイミングコントロール
部から順次に発生するＱ個の第２カウンタ値を入力し、
これをデコーディングし前記Ｑ個の出力選択制御信号を
発生する第２制御信号発生部と、入出力モード制御信号
に応じて前記一対の臨時貯蔵部に交互にデータの入出力
モードが進行されるように前記第１及び第２制御信号発
生部の制御信号を前記一対の臨時貯蔵部に提供する動作
モード制御部を具備することを特徴とするデータインタ
ーフェース装置。 - 【請求項９】 前記各変数Ｌ，Ｍ，Ｎ，Ｐ，Ｑは２５５
９，１０７，４，４０，３２であることを特徴とする請
求項８に記載のデータインターフェース装置。 - 【請求項１０】 前記第１カウンタ値は７ビットであ
り、前記第２カウンタ値は５ビットであることを特徴と
する請求項９に記載のデータインターフェース装置。 - 【請求項１１】 前記第１制御信号発生部は前記７ビッ
ト第１カウンタ値を入力してこれをデコーディングして
１０７個の入力選択制御信号を発生する７ｔｏ １０７
デコーダで構成されることを特徴とする請求項１０に記
載のデータインターフェース装置。 - 【請求項１２】 前記第２制御信号発生部は前記５ビッ
ト第２カウンタ値を入力し、これをデコーディングして
３２個の出力選択制御信号を発生する５ ｔｏ３２デコ
ーダで構成されることを特徴とする請求項１０に記載の
データインターフェース装置。 - 【請求項１３】 前記入出力モード制御信号は前記タイ
ミングコントロール部から提供される４８０ラインスキ
ャン周波数を有するパルス信号であることを特徴とする
請求項８に記載のデータインターフェース装置 - 【請求項１４】 前記入出力モード制御信号は前記メモ
リから提供される４８０ラインスキャン周波数を有する
パルス信号であることを特徴とする請求項８に記載のデ
ータインターフェース装置。 - 【請求項１５】 タイミングコントロール部から提供さ
れる制御信号に応じてメモり部から入力される１ライン
分量のＬ個のピクセルデータを上部及び下部アドレス電
極駆動部にそれぞれ提供するデータインターフェース装
置において、 前記装置は上部及び下部データインターフェース部と、
入出力制御部を具備し、 前記各データインターフェース部はＬ／２個のピクセル
データを臨時貯蔵するための貯蔵領域と、順次に発生す
るＭ個の入力選択制御信号に応じて３Ｎ個のピクセルデ
ータをＭ（Ｌを３Ｎに分けた分け前より大きい最小常
数）回にかけて前記貯蔵領域に入力する入力選択手段
と、順次に発生するＱ個の出力選択制御信号に応じて前
記貯蔵領域に貯蔵されたＬ／２ピクセルデータをＰ個ず
つＱ（＝（Ｌ／２）Ｐ）回にかけて出力する出力選択手
段を含む一対の臨時貯蔵部を具備し、 前記入出力制御部は前記タイミングコントロール部から
第１クロック信号と第１イネーブル信号を入力して前記
第１イネーブル信号を前記第１イネーブル信号に応じて
前記第１クロック信号をカウンティングし、このカウン
ト値をデコーディングして前記Ｍ個の入力選択制御信号
を発生する第１制御信号発生部と、前記タイミングコン
トロール部から第２クロック信号と第２イネーブル信号
を入力して前記第２イネーブル信号を入力し前記第２イ
ネーブル信号に応じて前記第２クロック信号をカウンテ
ィングし、このカウント値をデコーディングして前記Ｑ
個の出力選択制御信号を発生する第２制御信号発生部
と、入出力モード制御信号に応じて前記一対の臨時貯蔵
部に交互にデータの入出力モードが進行されるように前
記第１及び第２制御信号発生部の制御信号を前記一対の
臨時貯蔵部に提供する動作モード制御部を具備すること
を特徴とするデータインターフェース装置。 - 【請求項１６】 前記各変数Ｌ，Ｍ，Ｎ，Ｐ，Ｑは２５
５９，１０７，４，４０，３２であることを特徴とする
請求項１５に記載のデータインターフェース装置。 - 【請求項１７】 前記第１クロック信号は５０ＭＨｚで
あり、前記第２クロック信号は１２．５ＭＨｚであるこ
とを特徴とする請求項１６に記載のデータインターフェ
ース装置。 - 【請求項１８】 前記第１制御信号発生部は前記第１イ
ネーブル信号に応じて前記第１基準信号をカウンティン
グしてカウント値を出力する７ビットカウンタとこのカ
ウンタ値をデコーディングして前記１０７個の入力選択
制御信号を発生するデコーダを具えることを特徴とする
請求項１７に記載のデータインターフェース装置。 - 【請求項１９】 前記第２制御信号発生部は前記第２イ
ネーブル信号に応じて前記第２クロック信号をカウンテ
ィングしてカウンタ値を出力する５ビットカウンタとこ
のカウント値をデコーディングして前記３２個の出力選
択制御信号を発生するデコーダを具えることを特徴とす
る請求項１７に記載のデータインターフェース装置。 - 【請求項２０】 前記入出力モード制御信号は前記タイ
ミングコントロール部から提供される４８０ラインスキ
ャン周波数を有するパルス信号であることを特徴とする
請求項１５に記載のデータインターフェース装置。 - 【請求項２１】 前記入出力モード制御信号は前記メモ
リから提供される４８０ラインスキャン周波数を有する
パルス信号であることを特徴とする請求項１５に記載の
データインターフェース装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-16690 | 1997-04-30 | ||
| KR1019970016690A KR100427744B1 (ko) | 1997-04-30 | 1997-04-30 | 피디피의데이터인터페이스장치및방법 |
| KR1019970025970A KR100217282B1 (ko) | 1997-06-20 | 1997-06-20 | Pdp-tv의 데이터 입출력 제어클럭의 생성장치 및 이를 이용한 pdp 구동방법. |
| KR97-25970 | 1997-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333633A true JPH10333633A (ja) | 1998-12-18 |
Family
ID=26632703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121321A Pending JPH10333633A (ja) | 1997-04-30 | 1998-04-30 | データインターフェース装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6172659B1 (ja) |
| JP (1) | JPH10333633A (ja) |
| GB (1) | GB2325812B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076668A (ja) * | 2006-09-20 | 2008-04-03 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3426520B2 (ja) * | 1998-12-08 | 2003-07-14 | 富士通株式会社 | 表示パネルの駆動方法及び表示装置 |
| US6400093B1 (en) * | 2000-04-11 | 2002-06-04 | Elam Electroluminescent Industries Ltd. | Flexible electro-luminescent light source with active protection from moisture |
| JP2002014651A (ja) * | 2000-06-30 | 2002-01-18 | Mitsubishi Electric Corp | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3259253B2 (ja) * | 1990-11-28 | 2002-02-25 | 富士通株式会社 | フラット型表示装置の階調駆動方法及び階調駆動装置 |
| JP2853537B2 (ja) * | 1993-11-26 | 1999-02-03 | 富士通株式会社 | 平面表示装置 |
-
1998
- 1998-04-29 GB GB9809181A patent/GB2325812B/en not_active Expired - Fee Related
- 1998-04-30 US US09/069,963 patent/US6172659B1/en not_active Expired - Fee Related
- 1998-04-30 JP JP10121321A patent/JPH10333633A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076668A (ja) * | 2006-09-20 | 2008-04-03 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2325812A (en) | 1998-12-02 |
| US6172659B1 (en) | 2001-01-09 |
| GB9809181D0 (en) | 1998-07-01 |
| GB2325812B (en) | 2001-03-21 |
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