JP4689823B2 - 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 - Google Patents

Description

【０００１】
技術分野
本発明はフラットパネルディスプレイ装置に関するものであり、特に、ＲＧＢストリップ形プラズマディスプレイパネル（ＰＤＰ）を使用したフラットパネルディスプレイシステムのアドレス電極を駆動するためのアドレス電極駆動手段とフレームメモリとの間をインターフェーシングするためのデータインターフェーシング装置に関するものである。
【０００２】
背景技術
最近、ＴＶの需要が段々高まるにつれて消費者達は大画面であり、設置が割りに簡単な薄いディスプレイ装置を要求するようになり、このような期待に照らして既存のＣＲＴ限界が現れるようになった。従って、表示面積は大きく、厚さは比較に薄い所謂フラットパネルディスプレイ（ＦＰＤ）装置への転換が出来るようになり、最近国内外で研究が活発に進行されている。
【０００３】
このようなＦＰＤ装置は大きく放出素子（ｅｍｉｓｓｉｖｅ ｄｅｖｉｃｅ）と非放出素子（ｎｏｎ― ｅｍｉｓｓｉｖｅ ｄｅｖｉｃｅ）とに分けられる。放出素子は能動発光素子とも言われ、自ら光を発光する素子を意味する。代表的には電界放出素子（ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｉｓｐｌａｙ）、蛍光表示素子（ｖａｃｕｕｍ ｆｌｕｏｒｅｓｃｅｎｔ ｄｉｓｐｌａｙ）、電界発光（ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ）形素子、プラズマディスプレイパネル等がこれに該当される。非放出素子は受動発光素子とも言われ、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｅｖｉｃｅ）、ＥＣＤ（ｅｌｅｃｔｒｏ−ｃｈｒｏｍｉｃ ｄｉｓｐｌａｙ）、及びＥＰＩＤ（ｅｌｅｃｔｒｏ−ｐｈｏｒｅｔｉｃ ｉｍａｇｅ ｄｉｓｐｌａｙ）等が代表的な例である。
【０００４】
現在、卓上用の時計、計算器、ノートブックコンピュータ等の製品ではＬＣＤ素子が主流になっている。しかし、この素子もやはりパネルの製造プロセスの問題により２１インチの以上のＴＶでは限界がある。又、視野角が狭く、温度の変化による応答速度に短所がある。このようなＬＣＤ素子の短所を補完することが出来るＦＰＤとしてＰＤＰが新しく注目されている。
【０００５】
ＰＤＰは蛍光灯と類似した原理であり、自ら発光するので、まるでＣＲＴのように大画面であっても明るさが均一であり、コントラストが高く、視野角が約１４０度以上である２１〜５５インチの表示装置として最も適切な物であると知られている。これはＬＣＤ素子に比べてパネルの製造プロセスが比較的に簡単であり、製作の費用を減らすことが出来るという長所を有する。しかしながら、今まではＰＤＰがＣＲＴに比べて製作の費用が高いのでメーカ（ｍａｋｅｒ）ではこれを減らす為の研究が進行されている。
【０００６】
ＰＤＰは放電セルの構造的な差とこれによる駆動電圧とにより大きくＤＣ形とＡＣ形とに分類される。交流形は正弦波の交流電圧或いはパルス電圧により駆動され、直流形は直流電圧により駆動される。構造的には、交流形は誘電体層が電極を覆っているので、これが電流制限の抵抗の役割を行うが、直流形は電極が放電空間の中にそのまま露出されているので、放電電圧が提供される間には放電電流が流れるようになる。交流形は電極が誘電体により被服されていて、イオン衝撃を受けないので、直流形より寿命が長い。又、分極により誘電体の表面に発生される壁電荷によりセルが記憶機能を持つようになるので、表示装置としての応用の範囲が広い。
【０００７】
カラーＰＤＰでは放電の特性を高めるために別の補助電極を有する３極構造の形態になっている。即ち、表示のための単位セル当り３個の電極を有する。この３個の電極はデータを記入する為のアドレス電極、ラインをスキャンし、セルの放電を維持するための維持電極、そして放電維持を補助する為のバス電極で構成されている。
【０００８】
データを記入（entar） する為のアドレス電極の数は水平解像度によって決定される。例えば、ライン当りサンプルの数がＲＧＢの夫々に対して８５３個である場合には、総サンプルの数が２５５９個になる。それゆえに、アドレス電極の数も２５５９個が要求される。アドレス電極の配列の形態がストリームの形態である場合にはＲＧＢ電極が反復的に配列される。
【０００９】
このように、数千個のアドレス電極がパネルの片方にだけ配列された場合には電極駆動部の回路の配置に照らして空間的な制約があるので、一般的に１２８０個の奇数番目の電極らの駆動部はパネルの上段に配置し、１２７９個の愚数番目の電極らの駆動部はパネルの下段に配置する上下電極の駆動方式を適用している（米国特許４，６９５，８３８参照）。
【００１０】
一方、ＮＴＳＣ方式のＴＶ信号をＰＤＰに表示する為には、データ処理部では飛越走査方式を順次走査方式に変換し、ＰＤＰ階調処理の為のサブフィールド方式でデータを変換し、ＰＤＰの上下のアドレス電極を駆動する為の電極駆動部にライン当り１２８０個ずつのＲＧＢピクセルデータをアドレス電極の配置に符合されるように提供しなければならない。
【００１１】
一般的に、ＰＤＰの映像データ処理部はデジタルＲＧＢサンプルデータの階調処理のためのサブフィールドデータに再配列するためのデータ再配列部、走査方式を変換するためのフレームメモリ部、データインターフェース部、及びタイミングコントロール部を有する。
【００１２】
アンテナを通じて受信される複合映像信号は音声及び映像信号処理部でアナログ処理され、ＡＤＣで一定な映像データにデジタル化される。この映像データは再びデータ処理部のデータ再配列部、フレームメモリ部、データインターフェース部を通じてＰＤＰの階調処理の特性に符合されるデータストリームの形態としてアドレス電極駆動部に提供される。タイミングコントロール部では各部のタイミングを制御するためにメインクロックの周波数を分割して各部のタイミング制御信号を発生する。
【００１３】
データインターフェース部はフレームメモリ部より順次に出力されるデータを１ラインの分量ずつ貯蔵した後、アドレス電極駆動部の入力順序に合うように出力する役割を行う。データラインが８５３個であるカラーＰＤＰ−ＴＶの場合、２５５９ビット（８５３ｘ３）のデータを貯蔵するための容量が要求され、連続的に入力と出力とを同時に反復的に動作するためには総５１１８ビット（２５５９ｘ２）に該当される貯蔵容量が要求される。上下アドレス電極駆動方式を採択する場合、データインターフェース部も上下に２個のチップが使用されることが一般的であるので上部及び下部データインターフェーシング部チップは夫々２５５９ビットの貯蔵容量が要求される。
【００１４】
ところが、従来ではデータインターフェーシング部チップのデータ貯蔵のロジックをＤ−フリップ−フロップ（ｄｅｌａｙｅｄ ｆｌｉｐ−ｆｌｏｐ）で具現した。一つのデータインターフェーシング部チップは内部に１水平ラインの分量のデータ（２５５９ビット）を臨時に貯蔵するために４８行ｘ５４列のマトリックスの構造に配列された２５９２個のＤ−フリップ−フロップをデータ臨時貯蔵ロジックとして含めなくてはいけない。従って、フレームメモリ部より４８ビットずつ５４回に亙って出力されるデータがＤ−フリップーフロップの夫々に全部連結されなければならないので、フレームメモリ部からＤ−フリップ−フロップまでの連結のパターンが非常に複雑であり、データインターフェーシング部チップの具現が簡単ではなくて非経済的である。それから、２５９２個のＤ−フリップ−フロップを制御するために複雑な制御信号が要求される。また、貯蔵容量を増大させる必要があるとき、弾力的に対処することが簡単ではない。
【００１５】
又、１個のデータインターフェーシング部チップは２５５９個のＤ−フリップ−フロップで構成された２個のデータ臨時貯蔵ロジックを有する。これはデータインターフェーシング部チップがフレームメモリ部より現在の１水平ラインのデータを受け入れると同時に以前に受け入れた１水平ラインのデータを出力してデータの連続性を保障するためである。従来では、フレームメモリ部より伝達されるデータを２個の臨時貯蔵ロジックの中でどちらの臨時貯蔵ロジックに貯蔵するかを選択するロジックがデマルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）として具現された。例えば、フレームメモリ部より４８ビットずつデータが伝達される場合、デマルチプレクサの入力端子の数もやはり４８個が必要であり、デマルチプレクサの出力端子は２個の臨時貯蔵ロジックである５１８４個のＤ−フリップーフロップと夫々連結されなけらばならない。また、デマルチプレクサの入出力を制御するための付加的なロジックが必要である。従って、フレームメモリ部とデータインターフェースチップの内部の臨時貯蔵ロジックとを連結するためのデマルチプレクサの連結パターン（データ伝送パターン）が非常に複雑であるので、データインターフェースチップの具現が難しい。
【００１６】
発明の開示
このような従来の技術の問題点を解決するために、本発明の第１目的はデータインターフェースチップのデータ臨時貯蔵ロジックを複数個のシフトレジスタで具現してデータ臨時貯蔵部のデータ入力ラインの数を大きく減らしてデータインターフェースチップの具現を容易にすることである。
【００１７】
また、本発明の第２目的はフレームメモリ部とデータ臨時貯蔵ロジックをデマルチプレクサを使用しないで直接に連結し、フレームメモリ部よりデータインターフェースチップへのデータの伝達を制御信号を用い制御してデータインターフェースチップのロジックを単純化させることである。
【００１８】
前記第１目的を達成するために本発明は、交流形プラズマディスプレイパネルシステムのフレームメモリ手段と上下部アドレス電極駆動手段とをインターフェーシングするためのデータインターフェーシング装置において、
前記フレームメモリ手段よりＮビットのＲＧＢデータをシフト制御信号に応答してＭ回に亙って反復的に受け入れ、１水平ラインのＲＧＢデータを臨時に貯蔵し、前記フレームメモリより伝達される水平ラインＲＧＢデータの伝達順序はプラズマディスプレイパネルのピクセル配列に適合な臨時貯蔵手段と、そして
前記シフト制御信号を発生し前記臨時貯蔵手段に提供するためのシフト信号発生手段と、
前記臨時貯蔵手段は１個以上の臨時貯蔵部を含み、１個以上の臨時貯蔵部はＭビットの容量を有するＮ個のシフトレジスタを具備し、各シフトレジスタの入力端子は前記メモリ手段のＮ個の出力端子に１：１に対応し連結され、前記各Ｍビットシフトレジスタはシフト制御信号に応答し前記フレームメモリ手段より前記入力端子に１ビットずつ入力される前記ＲＧＢデータをＭ回シフトして総ＮｘＭビットのＲＧＢデータを臨時に貯蔵し、
前記臨時貯蔵手段は第１臨時貯蔵部と第２臨時貯蔵部とを具備し、前記第１及び第２臨時貯蔵部は交代に前記フレームメモリ手段より前記ＲＧＢデータを受け入れ、
前記シフト信号発生手段はＭ個のシフト信号を発生するためのＭビットシフトレジスタと、水平ライン単位毎に論理レベルが反転される第３信号と前記Ｍ個のシフト信号を論理積して得られた前記シフト制御信号を前記第１臨時貯蔵部に提供するための第１論理積手段と、前記反転手段の出力と前記Ｍ個のシフト信号を論理積して得られた前記シフト制御信号を第２臨時貯蔵部に提供するための第２論理積手段とを備え、
前記シフト信号発生手段の前記Ｍビットシフトレジスタは直列に連結されたＭ個のＤ−フリップ−フロップを持ち、最も先のＤ−フリップ−フロップは前記各水平ラインの始点を知らせる第１信号を受け入れ、各々のＤ−フリップ−フロップはシステムの基準クロックである第２信号を受け入れることを特徴とするデータインターフェーシング装置を提案する。
【００１９】
前記シフト信号発生手段は各水平ラインの始点を知らせる前記第１信号とシステムの基準クロック信号である前記第２信号とを用いてＭ個のシフト信号を発生するための第１手段と、前記第３信号と前記Ｍ個のシフト信号を用いて前記第１臨時貯蔵部用及び前記第２臨時貯蔵部用の前記シフト制御信号を発生するための第２手段とを有する。
【００２１】
発明の実施の形態
以下、図面を参照して本発明の実施例を説明する。
図１を参照すると、ＰＤＰ−ＴＶの構成では大きくＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに適切な信号形態に転換するための映像処理部と処理された映像データをパネルを通じてディスプレイするための駆動回路部とで構成される。
【００２２】
概略的に、アンテナを通じて受信される複合映像信号は音声及び映像（Ａ／Ｖ）信号処理部１０でアナログ処理され、ＡＤＣ１２で一定の映像データにデジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、フレームメモリ部１４ｂ、データインターフェーシング部１４ｃを通じてＰＤＰの階調処理の特性に符合されるデータストリームの形態としてアドレス電極駆動部２０、２２に提供される。
【００２３】
タイミングコントロール部１６の制御に応答して高電圧発生部１８は上部アドレス電極駆動部２０、下部アドレス電極駆動部２２、スキャン電極駆動部２４、及び維持電極駆動部２６より要求される高電圧制御パルスを出力し、電源部３０は交流電源ＡＣを受け入れて全体のシステムで必要とする全ての直流電圧ＤＣを供給する。
【００２４】
Ａ／Ｖ信号処理部１０ではＮＴＳＣの複合映像信号を受け入れてアナログＲＧＢと、水平或いは垂直同期信号Ｈ．ＶＳＹＮＣに分離し、輝度信号の平均値に該当する平均画面レベル（ＡＰＬ：Ａｖｅｒａｇｅ Ｐｉｃｔｕｒｅ Ｌｅｖｅｌ）をＡＤＣ１２に提供する。
【００２５】
ＮＴＳＣの複合映像信号は飛越走査方式に１フレームが奇数と偶数との２個のフィールドで構成され、水平同期信号と垂直同期信号とは夫々１５．７３ＫＨｚと６０Ｈｚの周波数を有する。複合映像信号より分離した音声信号はオーディオ増幅器を通じて直接にスピーカーに出力される。
【００２６】
ＡＤＣ１２はアナログＲＧＢ信号を受け入れてデジタルデータに変換してデータ処理部１４に出力し、デジタルデータはＰＤＰ−ＴＶシステムの明るさを改善するために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ信号とＡＰＬ信号とを量子化させる為の適切な信号レベルまで増幅し、垂直及び水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロックを必ず入力同期信号に同期されたクロックとして使用するためにＰＬＬを使用してクロックを発生する。
【００２７】
ＰＬＬは入力同期信号の位相とループで出力された可変パルスの位相とを比較し、入力同期信号に同期されたクロックを出力する。もし、入力同期信号に同期されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保障されない。
【００２８】
また、ＡＤＣ１２ではサンプリングの領域の垂直位置と水平位置とを設定する。垂直位置区間は入力の中で映像情報があるラインだけを設定し、水平位置区間は垂直位置に設定されたラインの中で映像情報がある時間だけを設定する。垂直位置区間と水平位置区間とはサンプリングをする為の基準になる。垂直位置区間は次の表１に示したように２４０ラインずつ、総計４８０ラインが選択される。水平位置区間はラインごとに少なくとも８５３個のサンプリングクロックが存在することが出来る時間にならなければならない。
【表１】

【００２９】
また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさの特性に符合するデータにマッピングし出力する。即ち、ＲＯＭに幾らかのベクトルテーブルを準備して置き、デジタル化されたＡＰＬデータにより最適のベクトルテーブルを１：１にマッピングし改善されたＲＧＢ形態にデータ処理部１４に提供する。
【００３０】
データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１フィールドの映像データを複数個のサブフィールドに再構成した後、最上位のビット（ＭＳＢ）から最下位のビット（ＬＳＢ）まで再配列する必要がある。データ再配列部１４ａは並列に提供される映像データがフレームメモリの或一つのアドレスに同一な加重値を有するビットらで貯蔵されるように再配列する。
【００３１】
ここで、上部アドレス電極用のデータと下部アドレス電極用のデータとを区分するため、前記再配列されたＲとＢとに対しては夫々の８個の１ビットのデータの中で奇数番目の４個の１ビットデータを上位ビットにし、偶数番目の４個の１ビットデータを下位ビットにし、前記再配列されたＧに対しては８個の１ビットデータの中で奇数番目の４個の１ビットデータを下位ビットにし、偶数番目の４個の１ビットデータを上位ビットにする１ワードに構成する。
【００３２】
データ処理部１４のフレームメモリ部１４ｂはＰＤＰの階調処理において１フィールドを８個のサブフィールドに分け、各サブフィールドに該当する映像データを電極の配列順序に合うように順次に読出してデータインターフェース部１４ｃに提供しなければならないので、書込の順序とは構造的に相当違った読出の順序を有するようになる。
【００３３】
データインターフェース部１４ｃではフレームメモリ部１４ｂより出力されるＲＧＢデータは表示部２８のＲＧＢ画素の配置に合うように再配列してアドレス駆動ＩＣに供給する。即ち、データインターフェース部１４ｃはフレームメモリ部１４ｂより提供されるＲＧＢデータを臨時に貯蔵してから上部及び下部アドレス電極駆動部２０，２２より要求されるデータの形態に合わせて提供する役割を行う。
【００３４】
高電圧発生部１８はタイミングコントロール部１６より出力される各種のロジックレベルの制御パルスによって直流の高電圧を組合して上部アドレス電極駆動部２０、下部アドレス電極駆動部２２、スキャン電極駆動部２４、維持電極駆動部２６より要求される制御パルスを発生してＰＤＰを駆動することが出来るようにする。アドレス電極駆動部ではデータインターフェース部１４ｃより提供されるデータも適合な電圧レベルまで高めて表示部２８に選択的に記入が可能にする。
【００３５】
即ち、本発明ではＰＤＰの階調処理のための駆動方法は、まず１フィールドを幾らかのサブフィールド（２５６階調―８サブフィールド）に分け、各サブフィールドに該当する映像データを上下部アドレス電極駆動部２０、２２を通じてライン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドよりＬＳＢサブフィールドの方にいくにつれて放電維持パルスの個数を減らし、これらの組合による総放電維持期間に基づいて階調処理をするようになる。
【００３６】
上下部アドレス電極駆動部２０，２２は夫々４ビットの入力端子と６４ビットの出力端子とを有する。各駆動部はデータインターフェース部１４ｃより１ラインに該当するデータを４０ユニットで総計３２回に亙って奇数番目と愚数番目とを交代にロードし、１ラインの電極を同時に駆動する。
【００３７】
同一のデータを偶数と奇数とのフィールドに２回ディスプレイして非飛越走査（ｎｏｎ−ｉｎｔｅｒｌａｃｅｄ ｓｃａｎ）によるちらつくこと（ｆｌｉｃｋｅｒｉｎｇ）を無くすことが出来るようになる。分けられたサブフィールドの駆動順序は次のようである。
【００３８】
１）全画素の記入及び消去
以前のサブフィールドの放電維持の後、選択された画素に残っている壁電荷を消去するために可視的ではないほどの短い第１所定時間の間に全ての画素に壁電荷を記入させ、次に全ての画素を消去し残っている壁電荷を全部消去させてＰＤＰを初期化させる。
【００３９】
２）データの記入
第２所定時間のあいだ、スキャン電極に順次にスキャンパルスをシフトさせながらアドレス電極を通じて該当されるデータをライン単位で記入し放電させようとする画素に選択的に壁電荷を形成させる。
【００４０】
３）放電維持
維持電極とスキャン電極との間に交互的に維持パルスを適用して壁電荷が形成された画素の放電を開始及び維持させる。このとき、記入されていない画素が記入された周辺の画素により影響を受けて誤謬放電を起こす可能性があるので、維持パルスの適用の後ごとに狭い幅の消去を行って正確な放電が出来るようにする。放電維持はサブフィールドの加重値により放電維持の時間が変わる。
【００４１】
本発明の望ましい一実施例によるデータインターフェーシング部１４ｃは図２に示したデータ入力部の構成を有する。データインターフェーシング部１４ｃは１水平ラインのＲＧＢデータをフレームメモリ部１４ｂよりＮビットずつ総計Ｍ回に亙って受け入れ、前記ＮｘＭビットのＲＧＢデータをプラズマパネル２８の各画素の配置によって再配列して上部及び下部アドレス電極駆動部２０，２２に伝達する。本実施例ではＮとＭとが夫々４８と５４とである場合と仮定する。前記データ入力部はフレームメモリ部１４ｂより伝達されたＲＧＢデータを臨時に貯蔵した後、データ出力部ＭＡＰ＿ＯＵＴ＿Ａ，ＭＡＰ＿ＯＵＴ＿Ｂを通じて上部及び下部アドレス電極駆動部２０，２２に伝達する役割を行う。
【００４２】
データインターフェース部の前記データ入力部は同一なロジックを有する一対のデータ臨時貯蔵部１１０ａ，１１０ｂとシフト信号発生部１２０とで構成される。第１データ臨時貯蔵部１１０ａは５４ビットのシフトレジスタを４８個ＳＲ１，ＳＲ２，．．．，ＳＲ４８を有する。シフトレジスタＳＲ１，ＳＲ２，．．．，ＳＲ４８の各入力端子はフレームメモリ部１４ｂの４８個の出力端子と１対１に対応し連結され、出力端子は第１データ出力部ＭＡＰ＿ＯＵＴ＿Ａに連結される。シフトレジスタＳＲ１，ＳＲ２，．．．，ＳＲ４８の夫々はシフト信号発生部１２０より５４ビットの第１シフト信号ＣＬＫＡ［１．．５４］を受け入れる。第２データ臨時貯蔵部１１０ｂも５４ビットのシフトレジスタを４８個ＳＲ１′、ＳＲ２′、．．．、ＳＲ４８′を有する。シフトレジスタＳＲ１′、ＳＲ２′、．．．、ＳＲ４８′の各入力端子はフレームメモリ部１４ｂの４８個の出力端子と１対１に対応し連結され、出力端子は第２データ出力部ＭＡＰ＿ＯＵＴ＿Ｂに連結される。シフトレジスタＳＲ１′、ＳＲ２′、．．．、ＳＲ４８′の夫々はシフト信号発生部１２０より５４ビットの第２シフト信号ＣＬＫＢ［１．．５４］を受け入れる。
【００４３】
従来では、第１及び第２データ臨時貯蔵部１１０ａ，１１０ｂが夫々１水平ライン分量のデータ（２５５９ビット）を貯蔵するために２５９２（４８ｘ５４）個のＤ−フリップ−フロップで構成されているので入力ラインの数が少なくとも２５９２（４８ｘ５４）になる。しかし、本発明の実施例によると、第１及び第２データ臨時貯蔵部１１０ａ，１１０ｂが４８個の５４ビットのシフトレジスタで構成されるので、入力ラインの数が４８個になり、従来に比べて１／５４に減る。
【００４４】
シフト信号発生部１２０は図３に示したように、５４ビットシフトレジスタ２１０、ＡＮＤゲート２２０，２３０及び反転器２４０を有する。５４ビットシフトレジスタ２１０は直列に連結された５４個のＤ−フリップ−フロップを有する。各水平ラインの始点を知らせる第１信号Ｆ＿５４ＳＦＴは最も先のＤ−フリップ−フロップのＤ端子に入力され、システムの基準クロックである第２信号ＣＬＫ＿２５Ｍが各々のＤ−フリップ−フロップのクロック端子に入力される。第１信号Ｆ＿５４ＳＦＴは各Ｄ−フリップ−フロップのＤ端子とＱ端子とを通じて最も最後のＤ−フリップ−フロップまで第２信号ＣＬＫ＿２５Ｍのクロッキングにより順次に伝達される。従って、各Ｄ−フリップ−フロップのＱ端子らより５４ビットシフト信号ＳＦＴ［１．．．５４］が得られる。
【００４５】
反転器２４０は水平ライン単位で論理レベルが交代に反転される第３信号ＳＬＣＴの論理レベルを反転させる。第１論理積ロジック２３９は第３信号と５４ビットシフト信号ＳＦＴ［１．．．５４］とを論理積して第１シフト信号ＣＬＫＡ［１．．．５４］を発生する。第２論理積ロジック２２０は反転器２４０の出力信号と５４ビットシフト信号ＳＦＴ［１．．．５４］とを論理積して第２シフト信号ＣＬＫＢ［１．．．５４］を発生する。
第３信号ＳＬＣＴのロジックレベルがハイレベルであると、シフトレジスト２１０の出力信号ＳＦＴ［１．．．５４］は第１論理積ロジック２３０を通じて第１シフト信号ＣＬＫＡ［１．．．５４］に出力され、第２論理積ロジック２２０の出力はいつもローレベルになる。第３信号ＳＬＣＴのロジックレベルがローレベルであると、上の場合とは反対に、シフトレジスト２１０の出力信号ＳＦＴ［１．．．５４］は第２論理積ロジック２２０を通じて第２シフト信号ＣＬＫＢ［１．．．５４］に出力され、第１論理積ロジック２３０の出力はいつもハイレベルになる。
【００４６】
一方、従来ではフレームメモリ部１４ｂより伝達されるＲＧＢデータを４８ｘ５４個のＤ−フリップーフロップで具現された２個のデータ臨時貯蔵部に交代に貯蔵するために、フレームメモリ部１４ｂと２個のデータ臨時貯蔵部との間にデマルチプレクサ（図示されない）を介在し連結した。したがって、デマルチプレクサと２個のデータ臨時貯蔵部とのあいだの連結配線が複雑である。しかし、本発明の実施例はシフト信号発生部１２０で得られる第１及び第２シフト信号ＣＬＫＡ［１．．．５４］，ＣＬＫＢ［１．．．５４］がデマルチプレクサの機能を代替するので、フレームメモリ部よりデータインターフェーシング回路への連結配線が単純化される。
【００４７】
データインターフェーシング回路に関連された信号らのタイミングチャートを示した図４を参照してデータインターフェーシング回路の動作を説明する。
第１及び第２データ臨時貯蔵部１１０ａ，１１０ｂはシフト信号発生部１２０より出力される順次な信号である第１シフト信号ＣＬＫＡ［１．．．５４］と第２シフト信号ＣＬＫＢ［１．．．５４］との各タイミングに合わせてフレームメモリ部１４ｂより提供されるＲＧＢデータを貯蔵する。第１データ臨時貯蔵部１１０ａのシフトレジスタＳＲ１、ＳＲ２、…、ＳＲ４８は各クロック端子を通じて第１シフト信号ＣＬＫＡ［１．．．５４］を受け入れ、各入力端子を通じてフレームメモリ部１４ｂよりＲＧＢデータを受け入れる。シフトレジスタＳＲ１、ＳＲ２、…、ＳＲ４８の夫々は第１シフト信号ＣＬＫＡ［１．．．５４］の各上昇エッジごとに入力端子を通じて入力されたＲＧＢデータを１ビットずつ５４回に亙ってシフトする。従って、第１シフト信号ＣＬＫＡ［１．．．５４］の５４番目の上昇エッジの以後には第１シフトレジスタＳＲ１にはＤ（１，１）、Ｄ（２，１）、…、Ｄ（５４，１）の５４ビットのＲＧＢデータが貯蔵され、第２シフトレジスタＳＲ２にはＤ（１，２）、Ｄ（２，２）、…、Ｄ（５４，２）の５４ビットのＲＧＢデータが貯蔵される。このような方式で最後の第４８シフトレジスタＳＲ４８にはＤ（１，４８）、Ｄ（２，４８）、…、Ｄ（５４，４８）の５４ビットのＲＧＢデータが貯蔵される。
【００４８】
第２データ臨時貯蔵部１１０ｂのシフトレジスタＳＲ１′、ＳＲ２′、…、ＳＲ４８′にも上のような方式でＲＧＢデータが貯蔵される。ただ、第１データ臨時貯蔵部１１０ａがＲＧＢデータを受け入れる時には、第２データ臨時貯蔵部１１０ｂは貯蔵していたデータをデータインターフェーシング回路の第２出力部ＭＡＰ＿ＯＵＴ＿Ｂを通じてアドレス電極駆動部２０，２２に出力し、反対に、第２データ臨時貯蔵部１１０ｂがＲＧＢデータを受け入れる時には、第１データ臨時貯蔵部１１０ａは貯蔵していたデータをデータインターフェーシング回路の第１出力部ＭＡＰ＿ＯＵＴ＿Ａを通じてアドレス電極駆動部２０，２２に出力する。これは５４ビットシフトレジスタ２１０の出力信号ＳＦＴ［１．．．５４］が交代に第１シフト信号ＣＬＫＡ「１．．．５４」と第２シフト信号ＣＬＫＢ［１．．．５４］として伝達されるのである。
【００４９】
本発明によると、複数個のシフトレジスタの臨時貯蔵ロジックを具現することにより臨時貯蔵ロジックの入力ラインの数が減るので、データインターフェーシングチップを容易に設計することが出来る。従って、フレームメモリをデマルチプレクサを使用しないで臨時貯蔵部に直接に連結し、フレームメモリよりデータインターフェーシングチップへのデータ伝送動作を制御することによりデータインターフェーシングチップの入力ロジックが単純になる。
【００５０】
以上、本発明を前記した実施例で具体的に説明したが、本発明はこれに限定されることがなく、当業者の通常の知識の範囲内でその変形でも改良が可能である。
【図面の簡単な説明】
【図１】 図１はＰＤＰ−ＴＶセットの回路の構成を示したブロック図である。
【図２】 図２は本発明の一実施例によるデータインターフェーシングチップのデータ入力部の構成を示した図である。
【図３】 図３は図２に示したシフト信号発生器の構成を示した図である。
【図４】 図４は図２に示したデータインターフェーシングチップの入出力データと制御信号とのタイミングチャートである。

Claims (2)

1. 交流形プラズマディスプレイパネルシステムのフレームメモリ手段と上下部アドレス電極駆動手段とをインターフェーシングするためのデータインターフェーシング装置において、
   前記フレームメモリ手段よりＮビットのＲＧＢデータをシフト制御信号に応答してＭ回に亙って反復的に受け入れ、１水平ラインのＲＧＢデータを臨時に貯蔵し、前記フレームメモリより伝達される水平ラインＲＧＢデータの伝達順序はプラズマディスプレイパネルのピクセル配列に適合な臨時貯蔵手段と、そして
   前記シフト制御信号を発生し前記臨時貯蔵手段に提供するためのシフト信号発生手段と、
   前記臨時貯蔵手段は１個以上の臨時貯蔵部を含み、１個以上の臨時貯蔵部はＭビットの容量を有するＮ個のシフトレジスタを具備し、各シフトレジスタの入力端子は前記メモリ手段のＮ個の出力端子に１：１に対応し連結され、前記各Ｍビットシフトレジスタはシフト制御信号に応答し前記フレームメモリ手段より前記入力端子に１ビットずつ入力される前記ＲＧＢデータをＭ回シフトして総ＮｘＭビットのＲＧＢデータを臨時に貯蔵し、
   前記臨時貯蔵手段は第１臨時貯蔵部と第２臨時貯蔵部とを具備し、前記第１及び第２臨時貯蔵部は交代に前記フレームメモリ手段より前記ＲＧＢデータを受け入れ、
   前記シフト信号発生手段はＭ個のシフト信号を発生するためのＭビットシフトレジスタと、水平ライン単位毎に論理レベルが反転される第３信号と前記Ｍ個のシフト信号を論理積して得られた前記シフト制御信号を前記第１臨時貯蔵部に提供するための第１論理積手段と、前記反転手段の出力と前記Ｍ個のシフト信号を論理積して得られた前記シフト制御信号を第２臨時貯蔵部に提供するための第２論理積手段とを備え、
   前記シフト信号発生手段の前記Ｍビットシフトレジスタは直列に連結されたＭ個のＤ−フリップ−フロップを持ち、最も先のＤ−フリップ−フロップは前記各水平ラインの始点を知らせる第１信号を受け入れ、各々のＤ−フリップ−フロップはシステムの基準クロックである第２信号を受け入れることを特徴とするデータインターフェーシング装置。
2. 前記シフト信号発生手段は各水平ラインの始点を知らせる前記第１信号とシステムの基準クロック信号である前記第２信号とを用いてＭ個のシフト信号を発生するための第１手段と、前記第３信号と前記Ｍ個のシフト信号を用いて前記第１臨時貯蔵部用及び前記第２臨時貯蔵部用の前記シフト制御信号を発生するための第２手段とを有することを特徴とする請求項１に記載のデータインターフェーシング装置。

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