JPH04270578A - 平面型画像表示装置 - Google Patents
平面型画像表示装置Info
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- JPH04270578A JPH04270578A JP3158436A JP15843691A JPH04270578A JP H04270578 A JPH04270578 A JP H04270578A JP 3158436 A JP3158436 A JP 3158436A JP 15843691 A JP15843691 A JP 15843691A JP H04270578 A JPH04270578 A JP H04270578A
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- 238000005070 sampling Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 7
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は平面型画像表示装置に係
り、特にＴＶ画像に階調を付けるためにデジタル画像信
号の重み別に時分割表示するための平面型画像表示装置
に関する。
り、特にＴＶ画像に階調を付けるためにデジタル画像信
号の重み別に時分割表示するための平面型画像表示装置
に関する。
【０００２】
【従来の技術】最近、ＴＶ画面の大型化表示の趨勢によ
りＣＲＴの限界を克服するために大型平面型表示素子の
開発が研究されつつある。平面型表示素子は表示画像に
階調を付けるために、走査方法を線順次走査とし、その
１線期間内の表示期間の割合を制御（時間幅変調）する
技術が特公昭６２−１０４７０号公報に開示されている
。
りＣＲＴの限界を克服するために大型平面型表示素子の
開発が研究されつつある。平面型表示素子は表示画像に
階調を付けるために、走査方法を線順次走査とし、その
１線期間内の表示期間の割合を制御（時間幅変調）する
技術が特公昭６２−１０４７０号公報に開示されている
。
【０００３】前記特許公報では、従来の方式の平面型画
像表示装置の画像データ処理構成が極めて複雑で構成要
素の数が多く必要とされるので、データ処理回路構成を
小型化しにくく、多数の伝送線の設置により平面型画像
表示素子と連結しにくいという点を指摘しランダムアク
セスメモリを用いたデータ処理回路構成を提案している
。
像表示装置の画像データ処理構成が極めて複雑で構成要
素の数が多く必要とされるので、データ処理回路構成を
小型化しにくく、多数の伝送線の設置により平面型画像
表示素子と連結しにくいという点を指摘しランダムアク
セスメモリを用いたデータ処理回路構成を提案している
。
【０００４】即ち、前記特許公報においてはサンプリン
グされたｎビットのデジタル信号をｍ個ずつランダムア
クセスメモリに格納し、この格納されたデータのうち同
一加重値のｍ個のビットを加重値別に順次読み出して平
面表示素子の駆動部に直列に伝送し、駆動部ではこれを
並列で平面表示素子に印加させるように構成した。従っ
て、画像データ処理回路構成を簡単にし、伝送線を大幅
に縮められることになった。しかし、前記特許公報の方
式はランダムアクセスメモリに格納されたデータを等し
い重みのｍ個のビット単位に読み出すので実質的に画像
データの並列直列変換がメモリ内でなされ、これにより
、高速のメモリアクセス時間が要求されるので、常用の
ランダムアクセスメモリの使用が困難である。なぜなら
ば、ＲＡＭ内で並列直列変換しにくく、変換できるデー
タも極めて制限されているからである。また、前記方式
は線順次走査方式を採用して水平ライン毎に階調表示を
するので階調表示は可能であるが、全体表示デューティ
比が垂直解像度の逆数になり非常に輝度が低くなるとい
う欠点を有している。
グされたｎビットのデジタル信号をｍ個ずつランダムア
クセスメモリに格納し、この格納されたデータのうち同
一加重値のｍ個のビットを加重値別に順次読み出して平
面表示素子の駆動部に直列に伝送し、駆動部ではこれを
並列で平面表示素子に印加させるように構成した。従っ
て、画像データ処理回路構成を簡単にし、伝送線を大幅
に縮められることになった。しかし、前記特許公報の方
式はランダムアクセスメモリに格納されたデータを等し
い重みのｍ個のビット単位に読み出すので実質的に画像
データの並列直列変換がメモリ内でなされ、これにより
、高速のメモリアクセス時間が要求されるので、常用の
ランダムアクセスメモリの使用が困難である。なぜなら
ば、ＲＡＭ内で並列直列変換しにくく、変換できるデー
タも極めて制限されているからである。また、前記方式
は線順次走査方式を採用して水平ライン毎に階調表示を
するので階調表示は可能であるが、全体表示デューティ
比が垂直解像度の逆数になり非常に輝度が低くなるとい
う欠点を有している。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は前述したような従来の技術の問題を解決するために回
路構成の簡略な平面型画像表示装置を提供することにあ
る。
は前述したような従来の技術の問題を解決するために回
路構成の簡略な平面型画像表示装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】前述した目的を達成する
ために、本発明は映像信号を受信するための受信手段と
、前記受信された映像信号をサンプリングすると同時に
階調に応答されたｎビットのデジタル信号を発生する変
換手段と、前記ｎビットのデジタル信号を順次ｎ個並列
入力し、入力されたｎ個のｎビットデジタル信号を同時
に直列出力し、前記並列入力と直列出力を交互に行うた
めの一対のシフトレジスタ群と、前記一対のシフトレジ
スタ群の直列出力を前記階調に応答されたｎビットの各
加重値に対応するｎ個のサブフィールド領域に区分して
書き込み、前記ｎビットのデジタル信号の最上位ビット
が格納されたサブフィールド領域から最下位ビットが格
納されたサブフィールド順で格納されたデータを読み出
し、前記書き込みと読み出しを１フレーム毎に交互に行
うための一対のフレームメモリ手段と、前記一対のフレ
ームメモリ手段から供給されるデータを、前記サブフィ
ールド単位に順次走査して、１フレーム期間内にｎ個の
サブ画面を形成し、各サブ画面は前記階調に応答された
ｎビットの各重みに対応して、最上位ビットのサブ画面
から順次１Ｆ／ｎ，１Ｆ／２ｎ，１Ｆ／４ｎ，１Ｆ／８
ｎ，１Ｆ／１６ｎ，１Ｆ／３２ｎ，１Ｆ／６４ｎ，１Ｆ
／１２８ｎの放電維持期間でディスプレイするためのプ
ラズマディスプレイパネル駆動手段を具備することを特
徴とする。
ために、本発明は映像信号を受信するための受信手段と
、前記受信された映像信号をサンプリングすると同時に
階調に応答されたｎビットのデジタル信号を発生する変
換手段と、前記ｎビットのデジタル信号を順次ｎ個並列
入力し、入力されたｎ個のｎビットデジタル信号を同時
に直列出力し、前記並列入力と直列出力を交互に行うた
めの一対のシフトレジスタ群と、前記一対のシフトレジ
スタ群の直列出力を前記階調に応答されたｎビットの各
加重値に対応するｎ個のサブフィールド領域に区分して
書き込み、前記ｎビットのデジタル信号の最上位ビット
が格納されたサブフィールド領域から最下位ビットが格
納されたサブフィールド順で格納されたデータを読み出
し、前記書き込みと読み出しを１フレーム毎に交互に行
うための一対のフレームメモリ手段と、前記一対のフレ
ームメモリ手段から供給されるデータを、前記サブフィ
ールド単位に順次走査して、１フレーム期間内にｎ個の
サブ画面を形成し、各サブ画面は前記階調に応答された
ｎビットの各重みに対応して、最上位ビットのサブ画面
から順次１Ｆ／ｎ，１Ｆ／２ｎ，１Ｆ／４ｎ，１Ｆ／８
ｎ，１Ｆ／１６ｎ，１Ｆ／３２ｎ，１Ｆ／６４ｎ，１Ｆ
／１２８ｎの放電維持期間でディスプレイするためのプ
ラズマディスプレイパネル駆動手段を具備することを特
徴とする。
【０００７】
【作用】本発明は階調画像データを各加重値群に変換す
る場合、一対のシフトレジスタ群を交互に動作させ一側
で並列入力する間、他の一側で直列出力することにより
データ変換を高速に行え回路構成を簡略化させることが
できる。即ち、８階調の場合は単に１６個の８ビットシ
フトレジスタのみでデータ変換回路を構成できる。また
、画像データ処理回路基板と駆動回路基板との間のデー
タ伝送線の数を大幅に減少できる。即ち、一対のＲＡＭ
にデータの書き込みと読み出しを交互にすることにより
、高速のデータ読み出しを維持しながらも単に８ビット
のデータ伝送線のみ用いることができる。
る場合、一対のシフトレジスタ群を交互に動作させ一側
で並列入力する間、他の一側で直列出力することにより
データ変換を高速に行え回路構成を簡略化させることが
できる。即ち、８階調の場合は単に１６個の８ビットシ
フトレジスタのみでデータ変換回路を構成できる。また
、画像データ処理回路基板と駆動回路基板との間のデー
タ伝送線の数を大幅に減少できる。即ち、一対のＲＡＭ
にデータの書き込みと読み出しを交互にすることにより
、高速のデータ読み出しを維持しながらも単に８ビット
のデータ伝送線のみ用いることができる。
【０００８】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
に説明する。
【０００９】まず、本発明の理解のために従来の技術に
対して詳細に説明する。
対して詳細に説明する。
【００１０】図１をにおいて、アンテナ１からの信号が
チューナ２に供給され所望のチャンネルが受信され、こ
の受信信号が映像中間周波回路３に供給され映像中間周
波信号になり、この信号が映像検波回路４に供給され映
像信号Ｓが取り出される。この映像信号Ｓが、例えば８
ビットのＡ／Ｄ変換回路５に供給される。そしてこの変
換回路５において、階調に応じた８ビットの（ＬＳＤ，
２Ｄ，３Ｄ…ＭＳＤ）の並列２進信号に変換され、この
デジタル信号Ｄ１がラッチ回路６に供給される。また、
映像信号Ｓが同期分離回路７に供給され垂直同期信号Ｖ
ｓｙｎｃ及び水平同期信号Ｈｓｙｎｃが分離され、これ
らの同期信号がタイミング信号の発生回路８に供給され
る。そして発生回路において、水平周波数の２５６倍の
タイミング信号Ｔ１が形成され、このタイミング信号Ｔ
１が変換回路５及びラッチ回路６に供給され、このタイ
ミング信号Ｔ１に同期してデジタル信号Ｄ１が読み出さ
れる。このデジタル信号Ｄ１がシフトレジスタ９に供給
される。 このシフトレジスタ９は８行２５６列のマトリックス状
に配列されている。そして、ラッチ回路６からのデジタ
ル信号Ｄ１が供給されると共にタイミング信号Ｔ１が供
給されデジタル信号Ｄ１が各ビット毎にタイミング信号
Ｔ１のタイミングに図中矢印ａの方向に順次シフトされ
、１水平期間分の映像信号が書き込まれる。また、発生
回路８において、タイミング信号Ｔ１が発生されている
水平期間の直後の水平同期信号とその後の２水平期間２
Ｈを２５５等分し、その１番目、３番目、７番目、１５
番目、３１番目、６３番目、１２７番目に一致したデジ
タル信号Ｔ２が形成される。このタイミング信号Ｔ２が
シフトレジスタ９に供給されて書き込まれた信号がタイ
ミング信号Ｔ２のタイミングで図中の矢印ｂの方向に順
次シフトされ、デジタル信号Ｄ１の各ビットに対応する
各重み毎に２５６ビットの並列信号Ｄ２を形成してＬＳ
Ｄ側から順次読み出される。
チューナ２に供給され所望のチャンネルが受信され、こ
の受信信号が映像中間周波回路３に供給され映像中間周
波信号になり、この信号が映像検波回路４に供給され映
像信号Ｓが取り出される。この映像信号Ｓが、例えば８
ビットのＡ／Ｄ変換回路５に供給される。そしてこの変
換回路５において、階調に応じた８ビットの（ＬＳＤ，
２Ｄ，３Ｄ…ＭＳＤ）の並列２進信号に変換され、この
デジタル信号Ｄ１がラッチ回路６に供給される。また、
映像信号Ｓが同期分離回路７に供給され垂直同期信号Ｖ
ｓｙｎｃ及び水平同期信号Ｈｓｙｎｃが分離され、これ
らの同期信号がタイミング信号の発生回路８に供給され
る。そして発生回路において、水平周波数の２５６倍の
タイミング信号Ｔ１が形成され、このタイミング信号Ｔ
１が変換回路５及びラッチ回路６に供給され、このタイ
ミング信号Ｔ１に同期してデジタル信号Ｄ１が読み出さ
れる。このデジタル信号Ｄ１がシフトレジスタ９に供給
される。 このシフトレジスタ９は８行２５６列のマトリックス状
に配列されている。そして、ラッチ回路６からのデジタ
ル信号Ｄ１が供給されると共にタイミング信号Ｔ１が供
給されデジタル信号Ｄ１が各ビット毎にタイミング信号
Ｔ１のタイミングに図中矢印ａの方向に順次シフトされ
、１水平期間分の映像信号が書き込まれる。また、発生
回路８において、タイミング信号Ｔ１が発生されている
水平期間の直後の水平同期信号とその後の２水平期間２
Ｈを２５５等分し、その１番目、３番目、７番目、１５
番目、３１番目、６３番目、１２７番目に一致したデジ
タル信号Ｔ２が形成される。このタイミング信号Ｔ２が
シフトレジスタ９に供給されて書き込まれた信号がタイ
ミング信号Ｔ２のタイミングで図中の矢印ｂの方向に順
次シフトされ、デジタル信号Ｄ１の各ビットに対応する
各重み毎に２５６ビットの並列信号Ｄ２を形成してＬＳ
Ｄ側から順次読み出される。
【００１１】このデジタル信号Ｄ２がラッチ回路１０に
供給されると共にタイミングＴ２が供給されタイミング
信号Ｔ２のタイミングでデジタル信号Ｄ２が順次ラッチ
される。このラッチされたデジタル信号Ｄ２がドライブ
回路１１に供給され、デジタル信号Ｄ２が適当な電圧等
に変換され表示装置１２の各列線に供給される。また、
発生回路８において、タイミング信号Ｔ１の終了した直
後の水平同期信号と一致するタイミング信号Ｔ３が形成
され、このタイミング信号Ｔ３が１２０ビットのリング
カウンタ１３に供給され、１２０本の出力端子に２水平
期間毎に順次移動する出力信号が形成され、この出力信
号がドライブ回路１４に供給され適当な電圧等に変換さ
れ表示装置１２の各行線に供給される。
供給されると共にタイミングＴ２が供給されタイミング
信号Ｔ２のタイミングでデジタル信号Ｄ２が順次ラッチ
される。このラッチされたデジタル信号Ｄ２がドライブ
回路１１に供給され、デジタル信号Ｄ２が適当な電圧等
に変換され表示装置１２の各列線に供給される。また、
発生回路８において、タイミング信号Ｔ１の終了した直
後の水平同期信号と一致するタイミング信号Ｔ３が形成
され、このタイミング信号Ｔ３が１２０ビットのリング
カウンタ１３に供給され、１２０本の出力端子に２水平
期間毎に順次移動する出力信号が形成され、この出力信
号がドライブ回路１４に供給され適当な電圧等に変換さ
れ表示装置１２の各行線に供給される。
【００１２】従って、この装置において、任意の行線に
応じて、その２水平期間内の最初の１／２５５（＝２Ｈ
／２５５）の期間に、１水平期間分のデジタル信号Ｄ１
の各ＬＳＤに対応するデジタル信号Ｄ２が表示され、続
く４Ｈ／２５５の期間に２Ｄに対応する表示が行われ、
以下８Ｈ／２５５，１６Ｈ／２５５，３２Ｈ／２５５，
６４Ｈ／２５５，１２８Ｈ／２５５，２５６Ｈ／２５５
の期間に３Ｄ〜７Ｄ及びＭＳＤに対応する表示が行われ
る。
応じて、その２水平期間内の最初の１／２５５（＝２Ｈ
／２５５）の期間に、１水平期間分のデジタル信号Ｄ１
の各ＬＳＤに対応するデジタル信号Ｄ２が表示され、続
く４Ｈ／２５５の期間に２Ｄに対応する表示が行われ、
以下８Ｈ／２５５，１６Ｈ／２５５，３２Ｈ／２５５，
６４Ｈ／２５５，１２８Ｈ／２５５，２５６Ｈ／２５５
の期間に３Ｄ〜７Ｄ及びＭＳＤに対応する表示が行われ
る。
【００１３】ところが、この装置においては、シフトレ
ジスタ９を構成する場合、非常に多くの素子が要求され
るので１パッケージのＩＣに形成することは困難である
。また、これは表示装置１２及びラッチ回路１０等の実
装された駆動回路基板と前記シフトレジスタ９を具備し
た画像データ処理回路基板との接続時に２５６本以上の
伝送線が必要になる。このような多数の伝送線を設ける
ことは困難である。
ジスタ９を構成する場合、非常に多くの素子が要求され
るので１パッケージのＩＣに形成することは困難である
。また、これは表示装置１２及びラッチ回路１０等の実
装された駆動回路基板と前記シフトレジスタ９を具備し
た画像データ処理回路基板との接続時に２５６本以上の
伝送線が必要になる。このような多数の伝送線を設ける
ことは困難である。
【００１４】図２において、図１の装置の問題を解決す
るために簡単な構成により同様の表示が可能である平面
型画像表示装置が図示されている。同図において、ラッ
チ回路６からの映像信号Ｓに対応するデジタル信号Ｄ１
がセレクタ回路１５に供給される。また、発生回路８に
おいて、一つおきの水平期間にタイミング信号Ｔ１が８
逓倍され、この逓倍信号がカウントされる。タイミング
信号Ｔ１の１周期間に（０００）から（１１１）まで変
化する３ビットの制御信号Ｑ１〜Ｑ３になる。この制御
信号Ｑ１〜Ｑ３がセレクタ回路１５に供給されラッチ回
路６からのデジタル信号Ｄ１が各ビット毎に順次取り出
されて、直列信号（デジタル信号）Ｄ３になる。このデ
ジタル信号Ｄ３がランダムアクセスメモリ１６のデータ
入力端子に供給される。このＲＡＭ１６は一つの番地が
８ビット（コラム）で構成され、この番地が２５６本あ
る。さらに発生回路において、上述と同じ一つおきの水
平期間にタイミング信号Ｔ１がカウントされ（００００
００００）から（１１１１１１１１）まで変化する８ビ
ットの制御信号Ｑ４〜Ｑ１１が形成される。
るために簡単な構成により同様の表示が可能である平面
型画像表示装置が図示されている。同図において、ラッ
チ回路６からの映像信号Ｓに対応するデジタル信号Ｄ１
がセレクタ回路１５に供給される。また、発生回路８に
おいて、一つおきの水平期間にタイミング信号Ｔ１が８
逓倍され、この逓倍信号がカウントされる。タイミング
信号Ｔ１の１周期間に（０００）から（１１１）まで変
化する３ビットの制御信号Ｑ１〜Ｑ３になる。この制御
信号Ｑ１〜Ｑ３がセレクタ回路１５に供給されラッチ回
路６からのデジタル信号Ｄ１が各ビット毎に順次取り出
されて、直列信号（デジタル信号）Ｄ３になる。このデ
ジタル信号Ｄ３がランダムアクセスメモリ１６のデータ
入力端子に供給される。このＲＡＭ１６は一つの番地が
８ビット（コラム）で構成され、この番地が２５６本あ
る。さらに発生回路において、上述と同じ一つおきの水
平期間にタイミング信号Ｔ１がカウントされ（００００
００００）から（１１１１１１１１）まで変化する８ビ
ットの制御信号Ｑ４〜Ｑ１１が形成される。
【００１５】この制御信号Ｑ４〜Ｑ１１がＲＡＭ１６の
番地指定端子に供給される。また、制御信号Ｑ１〜Ｑ３
がＲＡＭ１６のコラム指定端子に供給される。さらに発
生回路８において、前述のような一つおきの水平期間に
高電位になるタイミング信号Ｔ４が形成され、このタイ
ミング信号Ｔ４がＲＡＭ１６の書き込み読み出し制御端
子に供給されて、このタイミング信号Ｔ４が高電位の期
間にＲＡＭ１６は書き込みモードにされる。
番地指定端子に供給される。また、制御信号Ｑ１〜Ｑ３
がＲＡＭ１６のコラム指定端子に供給される。さらに発
生回路８において、前述のような一つおきの水平期間に
高電位になるタイミング信号Ｔ４が形成され、このタイ
ミング信号Ｔ４がＲＡＭ１６の書き込み読み出し制御端
子に供給されて、このタイミング信号Ｔ４が高電位の期
間にＲＡＭ１６は書き込みモードにされる。
【００１６】そして、ＲＡＭ１６において、各番地の０
〜７コラムとデジタル信号Ｄ１のＬＳＤ〜ＭＳＤのビッ
トとが対応され１水平期間分のデジタル信号Ｄ１が０〜
２５５番地に書き込まれる。
〜７コラムとデジタル信号Ｄ１のＬＳＤ〜ＭＳＤのビッ
トとが対応され１水平期間分のデジタル信号Ｄ１が０〜
２５５番地に書き込まれる。
【００１７】さらに前述とは逆の一つおきの水平期間に
、タイミング信号Ｔ４が低電位になると、ＲＡＭ１６は
読み出しモードにされる。
、タイミング信号Ｔ４が低電位になると、ＲＡＭ１６は
読み出しモードにされる。
【００１８】それと共に、発生回路８において、タイミ
ング信号Ｔ２より２水平期間の１／２５５（＝２／２５
５Ｈ）遅れたタイミング信号Ｔ５が形成され、このタイ
ミング信号Ｔ５がカウントされて制御信号Ｑ１〜Ｑ３が
形成される。またタイミング信号Ｔ１に終了した直後の
水平同期信号及び最後（８番目）のタイミング信号Ｔ５
に続く２／２５５Ｈの期間にこの期間を２５５等分した
タイミング信号Ｔ６が形成され、このタイミング信号Ｔ
６がカウントされて制御信号Ｑ４〜Ｑ１１が形成される
。
ング信号Ｔ２より２水平期間の１／２５５（＝２／２５
５Ｈ）遅れたタイミング信号Ｔ５が形成され、このタイ
ミング信号Ｔ５がカウントされて制御信号Ｑ１〜Ｑ３が
形成される。またタイミング信号Ｔ１に終了した直後の
水平同期信号及び最後（８番目）のタイミング信号Ｔ５
に続く２／２５５Ｈの期間にこの期間を２５５等分した
タイミング信号Ｔ６が形成され、このタイミング信号Ｔ
６がカウントされて制御信号Ｑ４〜Ｑ１１が形成される
。
【００１９】これらの信号がＲＡＭ１６に供給されるこ
とにより、水平同期信号に続くタイミング信号Ｔ６の期
間に各番地のＬＳＤに対応するコラムの信号が直列信号
（デジタル信号）Ｄ４として読み出される。以下タイミ
ング信号Ｔ５に続く各タイミング信号Ｔ６の期間に２Ｄ
，３Ｄ…ＭＳＤに対応するコラムの信号がデジタル信号
Ｄ４として読み出される。
とにより、水平同期信号に続くタイミング信号Ｔ６の期
間に各番地のＬＳＤに対応するコラムの信号が直列信号
（デジタル信号）Ｄ４として読み出される。以下タイミ
ング信号Ｔ５に続く各タイミング信号Ｔ６の期間に２Ｄ
，３Ｄ…ＭＳＤに対応するコラムの信号がデジタル信号
Ｄ４として読み出される。
【００２０】このデジタル信号Ｄ４が１行２５６列のシ
フトレジスタ１７の直列入力端子に供給されると共に、
タイミング信号Ｔ６が供給されてタイミング信号Ｔ６の
タイミングによりデジタル信号Ｄ４が順次シフトされデ
ジタル信号Ｄ４がシフトされ任意のコラムに対応するレ
ジスタ１７に書き込まれる。そしてこのシフトレジスタ
１７に２５６ビットの信号が書き込まれると、このシフ
トレジスタ１７の並列出力端子にデジタル信号Ｄ２が取
り出される。このデジタル信号Ｄ２がラッチ回路１０に
供給されると共に、タイミング信号Ｔ５が供給されてタ
イミング信号Ｔ５のタイミングでデジタル信号Ｄ２が順
次ラッチされる。以後の構成は図１と同様である。
フトレジスタ１７の直列入力端子に供給されると共に、
タイミング信号Ｔ６が供給されてタイミング信号Ｔ６の
タイミングによりデジタル信号Ｄ４が順次シフトされデ
ジタル信号Ｄ４がシフトされ任意のコラムに対応するレ
ジスタ１７に書き込まれる。そしてこのシフトレジスタ
１７に２５６ビットの信号が書き込まれると、このシフ
トレジスタ１７の並列出力端子にデジタル信号Ｄ２が取
り出される。このデジタル信号Ｄ２がラッチ回路１０に
供給されると共に、タイミング信号Ｔ５が供給されてタ
イミング信号Ｔ５のタイミングでデジタル信号Ｄ２が順
次ラッチされる。以後の構成は図１と同様である。
【００２１】従って、図２の装置においても、任意の行
線に対して、対応する２水平期間内の最初の１／２５５
（＝２Ｈ／２５５）期間に、１水平期間分のデジタル信
号Ｄ１の各ＬＳＤに対応するデジタル信号Ｄ２が表示さ
れ、続く各ビットの重みに対応して時間幅変調された表
示が行われる。
線に対して、対応する２水平期間内の最初の１／２５５
（＝２Ｈ／２５５）期間に、１水平期間分のデジタル信
号Ｄ１の各ＬＳＤに対応するデジタル信号Ｄ２が表示さ
れ、続く各ビットの重みに対応して時間幅変調された表
示が行われる。
【００２２】またこの水平期間毎に表示された行線が順
次変更され１フィールド分の映像が表示される。
次変更され１フィールド分の映像が表示される。
【００２３】そしてこの場合に、シフトレジスタ１７は
直列入力、並列出力のみなので、３２ビットの既製のＩ
Ｃを用いることができ、例えば２５６ビットを８パッケ
ージで構成することができる。さらにＲＡＭ１６からシ
フトレジスタ１７に供給されるデジタル信号Ｄ４は直列
信号なので、一本の伝送線で伝送される。
直列入力、並列出力のみなので、３２ビットの既製のＩ
Ｃを用いることができ、例えば２５６ビットを８パッケ
ージで構成することができる。さらにＲＡＭ１６からシ
フトレジスタ１７に供給されるデジタル信号Ｄ４は直列
信号なので、一本の伝送線で伝送される。
【００２４】ところが上述した図１及び図２の装置にお
いて、線順次走査方式で水平期間毎にデジタル信号の重
み別に時分割表示して１フィールドの画面を完成するこ
とにより、全体表示デューティ比が垂直解像度の逆数に
なるので輝度が極めて低くなる。
いて、線順次走査方式で水平期間毎にデジタル信号の重
み別に時分割表示して１フィールドの画面を完成するこ
とにより、全体表示デューティ比が垂直解像度の逆数に
なるので輝度が極めて低くなる。
【００２５】また、図２の装置は、ＲＡＭ内で並列でデ
ジタル信号を各重み別に直列デジタル信号に変換する方
式である。しかし実際にＲＡＭ内に格納されたデータは
その内部で並列データを直列データへ変換するのが非常
に難しく、変換できるデータも極めて制限されており高
速アクセス動作が要求される。これにより、特殊なＲＡ
Ｍが要求されてコスト高になり、ピクセルで発光する光
のデューティ比が高めることができず輝度を改善するの
が困難である。
ジタル信号を各重み別に直列デジタル信号に変換する方
式である。しかし実際にＲＡＭ内に格納されたデータは
その内部で並列データを直列データへ変換するのが非常
に難しく、変換できるデータも極めて制限されており高
速アクセス動作が要求される。これにより、特殊なＲＡ
Ｍが要求されてコスト高になり、ピクセルで発光する光
のデューティ比が高めることができず輝度を改善するの
が困難である。
【００２６】以上のように従来の技術の問題を改善する
ための本発明を図３〜図７に基づいて説明する。
ための本発明を図３〜図７に基づいて説明する。
【００２７】図３において、本発明の平面型画像表示装
置は画像信号処理回路基板１００と、パネル駆動回路基
板２００より区分される。
置は画像信号処理回路基板１００と、パネル駆動回路基
板２００より区分される。
【００２８】基板１００にはＴＶ信号を受信するための
チューナ２、映像中間周波回路３及び映像検波回路４を
有する。なお符号１はアンテナである。また基板１００
には階調表示のために映像信号Ｓをデジタル画像データ
に変換し処理するためのＡ／Ｄ変換回路５、選択器２２
、一対のシフトレジスタ群２０，２１、データ選択回路
２３、一対のＲＡＭ２４，２５、アドレスセレクタ、即
ち一対のマルチプレクサ２６ａ，２６ｂ及びアドレス発
生器２７を具備する。また、基板１００にはタイミング
制御のために映像信号Ｓから同期信号を分離するための
同期信号分離器７と、前記各部のタイミング制御のため
のタイミング発生回路８を具備する。
チューナ２、映像中間周波回路３及び映像検波回路４を
有する。なお符号１はアンテナである。また基板１００
には階調表示のために映像信号Ｓをデジタル画像データ
に変換し処理するためのＡ／Ｄ変換回路５、選択器２２
、一対のシフトレジスタ群２０，２１、データ選択回路
２３、一対のＲＡＭ２４，２５、アドレスセレクタ、即
ち一対のマルチプレクサ２６ａ，２６ｂ及びアドレス発
生器２７を具備する。また、基板１００にはタイミング
制御のために映像信号Ｓから同期信号を分離するための
同期信号分離器７と、前記各部のタイミング制御のため
のタイミング発生回路８を具備する。
【００２９】基板２００は、ＰＤＰ（Ｐｌａｓｍａ Ｄ
ｉｓｐｌａｙ Ｐａｎｅｌ） １２のコラムドライバ１
１、行ドライバ（ｒｏｗ ｄｒｉｖｅｒ）１４、リング
カウンタ１３、ラッチ選択器２８、第１ラッチ回路２９
、第２ラッチ回路３０を具備する。ここで基板１００と
基板２００は８ビットのデータ伝送線と数個の制御信号
伝送線に互いに連結される。
ｉｓｐｌａｙ Ｐａｎｅｌ） １２のコラムドライバ１
１、行ドライバ（ｒｏｗ ｄｒｉｖｅｒ）１４、リング
カウンタ１３、ラッチ選択器２８、第１ラッチ回路２９
、第２ラッチ回路３０を具備する。ここで基板１００と
基板２００は８ビットのデータ伝送線と数個の制御信号
伝送線に互いに連結される。
【００３０】図４において、セレクタ２２は一対のシフ
トレジスタ群２０，２１のそれぞれ８個の８ビットシフ
トレジスタをＡ／Ｄ変換回路５のサンプリングクロック
信号Ｔ２で順次繰返して選択するためのサンプリングク
ロック信号Ｔ２を４ビット２進アップカウンタ２２ａを
もって計数し、カウンタ２２ａの４ビット出力は４−１
６ラインデコーダ２２ｂでデコーディングし、１６本の
デコーダ出力はサンプリングクロック信号Ｔ２が一側端
子に供給される１６個のゲート２２ｃを通じて各８ビッ
トシフトレジスタのロード端子に供給されるように構成
される。従って、図４の選択信号Ｑ０〜Ｑ１５によりに
より１６本の８ビットシフトレジスタには順次繰り返し
て８ビット画像データＤ１がロードされる。一つのシフ
トレジスタ群２０の８個の８ビットシフトレジスタは図
５のクロック信号Ｔ３により書き込まれた８ビット画像
データＤ２、例えばＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを
ＭＳＤビットからＬＳＤ順に直列出力する。もう一つの
シフトレジスタ群２１の８個の８ビットシフトレジスタ
は図５のクロック信号Ｔ４により書き込まれた８ビット
画像データＤ３、例えばＩ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，
ＰをＭＳＤビットからＬＳＤ順に直列出力する。データ
選択回路２３は一対の８ビットラッチ回路２３ａ，２３
ｂ、一対の３状態バッファ２３ｄ，２３ｅ、一対のイン
バータ２３ｃ，２３ｆ及び２−１ラインセレクタ２３ｇ
を具備する。各８ビットラッチ回路２３ａ，２３ｂは図
５に図示した選択信号Ｔ５に応じて交互に選択され、ク
ロック信号Ｔ３及びクロック信号Ｔ４をそれぞ入力して
各シフトレジスタ群２０，２１の８ビット直列出力Ｄ２
，Ｄ３をラッチする。
トレジスタ群２０，２１のそれぞれ８個の８ビットシフ
トレジスタをＡ／Ｄ変換回路５のサンプリングクロック
信号Ｔ２で順次繰返して選択するためのサンプリングク
ロック信号Ｔ２を４ビット２進アップカウンタ２２ａを
もって計数し、カウンタ２２ａの４ビット出力は４−１
６ラインデコーダ２２ｂでデコーディングし、１６本の
デコーダ出力はサンプリングクロック信号Ｔ２が一側端
子に供給される１６個のゲート２２ｃを通じて各８ビッ
トシフトレジスタのロード端子に供給されるように構成
される。従って、図４の選択信号Ｑ０〜Ｑ１５によりに
より１６本の８ビットシフトレジスタには順次繰り返し
て８ビット画像データＤ１がロードされる。一つのシフ
トレジスタ群２０の８個の８ビットシフトレジスタは図
５のクロック信号Ｔ３により書き込まれた８ビット画像
データＤ２、例えばＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを
ＭＳＤビットからＬＳＤ順に直列出力する。もう一つの
シフトレジスタ群２１の８個の８ビットシフトレジスタ
は図５のクロック信号Ｔ４により書き込まれた８ビット
画像データＤ３、例えばＩ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，
ＰをＭＳＤビットからＬＳＤ順に直列出力する。データ
選択回路２３は一対の８ビットラッチ回路２３ａ，２３
ｂ、一対の３状態バッファ２３ｄ，２３ｅ、一対のイン
バータ２３ｃ，２３ｆ及び２−１ラインセレクタ２３ｇ
を具備する。各８ビットラッチ回路２３ａ，２３ｂは図
５に図示した選択信号Ｔ５に応じて交互に選択され、ク
ロック信号Ｔ３及びクロック信号Ｔ４をそれぞ入力して
各シフトレジスタ群２０，２１の８ビット直列出力Ｄ２
，Ｄ３をラッチする。
【００３１】一対の３状態バッファ２３ｄ，２３ｅはＲ
ＡＭにデータを書き込む時、図６の選択信号Ｔ６に応じ
て１フレーム毎に交互に選択され、一対の８ビットラッ
チ回路２３ａ，２３ｂにラッチされた８ビットデータＤ
２，Ｄ３を交互にＲＡＭに伝達する。２−１ラインセレ
クタ２３ｇはＲＡＭに書き込まれたデータを読み出す時
、一対のＲＡＭ２４，２５のうち読み出し動作されるＲ
ＡＭの８ビット出力データを選択するために図６の選択
信号Ｔ６に応じて一対の８ビットデータバス２３ｈ，２
３ｉを１フレーム毎に交互に選択する。図３において、
アドレス発生回路２７は第１出力端子で読み出しアドレ
ス信号Ａ１を発生し、第２出力端子で書き込みアドレス
信号Ａ２を発生する。読み出し及び書き込みアドレス信
号は図６の選択信号Ｔ６に応じて交互に書き込みまたは
読み出しアドレス信号を選択する一対のマルチプレクサ
２６ａ，２６ｂにより１フレーム毎に交互に混ざって各
ＲＡＭ２４，２５に伝達される。即ち、図６の選択信号
Ｔ６のハイ区間では第１マルチプレクサ２６ａが書き込
みアドレス信号Ａ２を選択して出力し、第２マルチプレ
クサ２６ｂが読み出しアドレス信号Ａ１を選択して出力
する。従って第１ＲＡＭ２４は、データ選択回路２３で
供給されるデータを書き込み、第２ＲＡＭ２５は書き込
まれたデータを読み出す。選択信号Ｔ６のロー区間では
前述したハイ区間とは逆にアドレシング動作される。と
ころで第１ＲＡＭ２４のアドレス信号は図６のＡＤ１に
現れ、第２ＲＡＭ２５のアドレス信号は図６のＡＤ２に
現れる。従ってＲＡＭには、図７に示したメモリマップ
図のように各重みに対応する８個のサブフィールド領域
を有する。ＲＡＭで読み出された８ビットデータ側けた
はデータ選択回路２３を通じて基板２００に伝達され、
伝達された８ビットデータ側けたは第１ラッチ回路２９
にラッチされる。第１ラッチ回路２９はラッチ選択器２
８により順次に選択される６４個の８ビットラッチ回路
を具備する。第１ラッチ回路２９にラッチされた５１２
ビットの画像データは、第２ラッチ回路３０に伝達され
ホールディングされる。ホールディングされたデータは
コラムドライブ回路１１に供給され、このデータは適当
な電圧に変換され表示装置１２の各列線に供給される。 またリングカウンタ１３は、発生回路８で供給されるタ
イミング信号Ｔ９により表示装置１２の各行線を順次繰
り返して選択し、この選択信号が行ドライブ回路１４に
供給され適当な電圧に変換され表示装置１２の各行線に
供給される。例えば５１２本の行線を１フレーム期間の
間８回繰り返して順次指定される。従って１フレーム期
間の間８枚のサブフィールド画面が形成される。
ＡＭにデータを書き込む時、図６の選択信号Ｔ６に応じ
て１フレーム毎に交互に選択され、一対の８ビットラッ
チ回路２３ａ，２３ｂにラッチされた８ビットデータＤ
２，Ｄ３を交互にＲＡＭに伝達する。２−１ラインセレ
クタ２３ｇはＲＡＭに書き込まれたデータを読み出す時
、一対のＲＡＭ２４，２５のうち読み出し動作されるＲ
ＡＭの８ビット出力データを選択するために図６の選択
信号Ｔ６に応じて一対の８ビットデータバス２３ｈ，２
３ｉを１フレーム毎に交互に選択する。図３において、
アドレス発生回路２７は第１出力端子で読み出しアドレ
ス信号Ａ１を発生し、第２出力端子で書き込みアドレス
信号Ａ２を発生する。読み出し及び書き込みアドレス信
号は図６の選択信号Ｔ６に応じて交互に書き込みまたは
読み出しアドレス信号を選択する一対のマルチプレクサ
２６ａ，２６ｂにより１フレーム毎に交互に混ざって各
ＲＡＭ２４，２５に伝達される。即ち、図６の選択信号
Ｔ６のハイ区間では第１マルチプレクサ２６ａが書き込
みアドレス信号Ａ２を選択して出力し、第２マルチプレ
クサ２６ｂが読み出しアドレス信号Ａ１を選択して出力
する。従って第１ＲＡＭ２４は、データ選択回路２３で
供給されるデータを書き込み、第２ＲＡＭ２５は書き込
まれたデータを読み出す。選択信号Ｔ６のロー区間では
前述したハイ区間とは逆にアドレシング動作される。と
ころで第１ＲＡＭ２４のアドレス信号は図６のＡＤ１に
現れ、第２ＲＡＭ２５のアドレス信号は図６のＡＤ２に
現れる。従ってＲＡＭには、図７に示したメモリマップ
図のように各重みに対応する８個のサブフィールド領域
を有する。ＲＡＭで読み出された８ビットデータ側けた
はデータ選択回路２３を通じて基板２００に伝達され、
伝達された８ビットデータ側けたは第１ラッチ回路２９
にラッチされる。第１ラッチ回路２９はラッチ選択器２
８により順次に選択される６４個の８ビットラッチ回路
を具備する。第１ラッチ回路２９にラッチされた５１２
ビットの画像データは、第２ラッチ回路３０に伝達され
ホールディングされる。ホールディングされたデータは
コラムドライブ回路１１に供給され、このデータは適当
な電圧に変換され表示装置１２の各列線に供給される。 またリングカウンタ１３は、発生回路８で供給されるタ
イミング信号Ｔ９により表示装置１２の各行線を順次繰
り返して選択し、この選択信号が行ドライブ回路１４に
供給され適当な電圧に変換され表示装置１２の各行線に
供給される。例えば５１２本の行線を１フレーム期間の
間８回繰り返して順次指定される。従って１フレーム期
間の間８枚のサブフィールド画面が形成される。
【００３２】各サブフィールド画面のディスプレイ期間
はＭＳＤサブフィールド画面からＬＳＤサブフィールド
まで６４Ｈ，３２Ｈ，１６Ｈ，８Ｈ，４Ｈ，２Ｈ，１Ｈ
，０．５Ｈに時分割され一画面が表示される。即ち、各
行線が順次選択される時、各画素の放電維持期間が各重
みに比例して設定される。
はＭＳＤサブフィールド画面からＬＳＤサブフィールド
まで６４Ｈ，３２Ｈ，１６Ｈ，８Ｈ，４Ｈ，２Ｈ，１Ｈ
，０．５Ｈに時分割され一画面が表示される。即ち、各
行線が順次選択される時、各画素の放電維持期間が各重
みに比例して設定される。
【００３３】
【発明の効果】以上述べたように、本発明は階調画像デ
ータを各重み群に変換する場合、一対のシフトレジスタ
群を交互に動作させて一側で並列入力する間、他の一側
で直列出力させることによりデータ変換を高速で行え、
回路構成を簡略化することができる。即ち、８階調の場
合は、単に１６個の８ビットシフトレジスタのみでデー
タ変換回路を構成することができる。また、画像データ
処理回路基板と駆動回路基板との間のデータ伝送線の数
を大幅に減らせることができる。即ち、一対のＲＡＭに
データ書き込みと読み出しを交互に行うことにより高速
のデータ読み出しを維持しながらも単に８ビットのデー
タ伝送線のみの使用が可能となる。このように本発明は
平面型画像表示装置の高速動作を損なうことなく回路構
成を簡略化でき、輝度を向上することができる。
ータを各重み群に変換する場合、一対のシフトレジスタ
群を交互に動作させて一側で並列入力する間、他の一側
で直列出力させることによりデータ変換を高速で行え、
回路構成を簡略化することができる。即ち、８階調の場
合は、単に１６個の８ビットシフトレジスタのみでデー
タ変換回路を構成することができる。また、画像データ
処理回路基板と駆動回路基板との間のデータ伝送線の数
を大幅に減らせることができる。即ち、一対のＲＡＭに
データ書き込みと読み出しを交互に行うことにより高速
のデータ読み出しを維持しながらも単に８ビットのデー
タ伝送線のみの使用が可能となる。このように本発明は
平面型画像表示装置の高速動作を損なうことなく回路構
成を簡略化でき、輝度を向上することができる。
【図１】従来の平面型画像表示装置の一実施例のブロッ
ク図。
ク図。
【図２】従来の平面型画像表示装置の他の実施例のブロ
ック図。
ック図。
【図３】本発明による平面型画像表示装置のブロック図
。
。
【図４】図３のシフトレジスタ群、セレクタ及びデータ
選択回路の好適な一実施例の回路図。
選択回路の好適な一実施例の回路図。
【図５】図３及び図４の各部波形図。
【図６】図３及び図４の各部波形図。
【図７】図３のＲＡＭのメモリマップ図。
１ アンテナ
２ チューナ
３ 映像中間周波回路
４ 映像検波回路
５ Ａ／Ｄ変換回路
７ 同期分離回路
８ 発生回路
１１ 列線駆動回路
１２ 表示装置
１３ リングカウンタ
１４ 行線駆動回路
２０，２１ シフトレジスタ群
２２ セレクタ
２３ データ選択回路
２４，２５ フレームメモリ
２６ａ，２６ｂ 第１及び第２アドレス選択器２７
アドレス発生器 ２８ ラッチ選択器 ２９ 第１ラッチ回路 ３０ 第２ラッチ回路
アドレス発生器 ２８ ラッチ選択器 ２９ 第１ラッチ回路 ３０ 第２ラッチ回路
Claims (7)
- 【請求項１】 映像信号を受信するための受信手段と
、前記受信された映像信号をサンプリングすると同時に
階調に応答されたｎビットのデジタル信号を発生する変
換手段と、前記ｎビットのデジタル信号を順次ｎ個並列
入力し、入力されたｎ個のｎビットデジタル信号を同時
に直列出力し、前記並列入力と直列出力を交互に行うた
めの一対のシフトレジスタ群と、前記一対のシフトレジ
スタ群の直列出力を前記階調に応答されたｎビットの各
重みに対応するｎ個のサブフィールド領域に区分して書
き込み、前記ｎビットのデジタル信号の最上位ビットが
格納されたサブフィールド領域から最下位ビットが格納
されたサブフィールド領域順に格納されたデータを読み
出し、前記書き込みと読み出しを１フレーム毎に交互に
行うための一対のフレームメモリ手段と、前記一対のフ
レームメモリ手段から供給されるデータを、前記サブフ
ィールド単位に順次走査して、１フレーム期間内にｎ個
のサブ画面を形成し、各サブ画面は前記階調に応答され
たｎビットの各加重値に対応して、最上位ビットのサブ
画面から順次１Ｆ／ｎ，１Ｆ／２ｎ，１Ｆ／４ｎ，１Ｆ
／８ｎ，１Ｆ／１６ｎ，１Ｆ／３２ｎ，１Ｆ／６４ｎ，
１Ｆ／１２８ｎの放電維持期間でディスプレイするため
のプラズマディスプレイパネル駆動手段を具備すること
を特徴とする平面型画像表示装置。 - 【請求項２】 前記平面型画像表示装置は前記一対の
シフトレジスタ群の各シフトレジスタを前記変換手段の
サンプリングクロック信号と同一の周波数のクロック信
号により順次繰り返して選択するためのセレクタ手段を
さらに具備し、前記一側のシフトレジスタ群の各シフト
レジスタは前記他の一側のシフトレジスタ群に前記ｎ個
のｎビットデジタル信号が並列入力される期間にのみ発
生される前記サンプリングクロック信号と同一の周波数
の第１クロック信号により入力されたｎビットのデジタ
ル信号を直列出力し、他の一側のシフトレジスタ群の各
シフトレジスタは前記第１クロック信号に対して交互に
発生される第２クロック信号により入力されたｎビット
のデジタル信号を直列出力することを特徴とする請求項
１記載の平面型画像表示装置。 - 【請求項３】 前記セレクタ手段は前記サンプリング
クロック信号を計数するためのｍビット２進カウンタと
、前記２進カウンタの出力をデコーディングするための
ｍ−ｎラインデコーダ（ここで、ｍ＝ｌｏｇ２ ｎ）、
前記デコーダの各ｎ出力を前記サンプリングクロック信
号に同期させゲーティングするためのｎ個のゲート手段
を具備することを特徴とする請求項２記載の平面型画像
表示装置。 - 【請求項４】 前記平面型画像表示装置は前記一対の
シフトレジスタ群と一対のフレームメモリ手段との間に
データ選択回路手段をさらに具備することを特徴とする
請求項第２項記載の平面型画像表示装置。 - 【請求項５】 前記データ選択回路手段は前記第１ク
ロック信号に応じて前記一側のシフトレジスタ群の各シ
フトレジスタの直列出力をラッチするための第１ラッチ
手段と、前記第２クロック信号に応じて前記他の一側の
シフトレジスト群の各シフトレジスタの直列出力をラッ
チするための第２ラッチ手段と、前記第１及び第２ラッ
チ手段を交互に選択するための第１選択信号に応じて前
記第１及び第２ラッチ手段の出力データをバッファリン
グし、フレーム期間の２倍の周期を有する第２選択信号
に応じて前記一対のメモリ手段に一対のｎビットデータ
バスを通じて交互に連結される一対のバッファ手段と、
前記一対のｎビットデータバスを前記第２選択信号に応
じて交代に選択し、選択されたｎビットデータバスを前
記プラズマディスプレイパネル駆動手段に連結するため
のラインセレクタを具備することを特徴とする請求項４
記載の平面型画像表示装置。 - 【請求項６】 前記平面型画像表示装置は前記一対の
フレームメモリ手段の書き込みアドレス及び読み出しア
ドレス信号をそれぞれ発生するアドレス発生器と、前記
第２選択信号に応じて一側のフレームメモリ手段に前記
書き込み及び読み出しアドレス信号を交互に供給するた
めの第１アドレス選択器と、前記第２選択信号に応じて
他の一側のフレームメモリ手段に前記読み出し及び書き
込みアドレス信号を交互に供給するための第２アドレス
選択器を具備することを特徴とする請求項５記載の平面
型画像表示装置。 - 【請求項７】 映像信号の所定期間をサンプリングす
ると同時に階調に応答されたｎビットのデジタル信号に
変換する手段と、このデジタル信号をｎ個の並列入力−
直列出力シフトレジスタ群の一対に順次書き込みながら
、かつ一群のシフトレジスタに書き込む時は他の一群の
レジスタに書き込まれたｎ個のデジタル信号の最上位ビ
ットから最下位ビットの順に直列に順次読み出す手段と
、この読み出されたｎ個を単位にする同一の重みのビッ
ト信号を各重みに対応するｎ個のサブフィールド領域を
有する一対のフレームメモリに交互に書き込み、前記一
つのフレームメモリに書き込む時に他の一つのフレーム
メモリからデータをサブフィールド単位として読み出す
手段と、最上位重みから最下位重みの順に読み出された
サブフィールドデータを各重みに対応して時分割表示す
る手段を具備したことを特徴とする平面型画像表示装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1990-9956 | 1990-06-30 | ||
| KR1019900009956A KR950002319B1 (ko) | 1990-06-30 | 1990-06-30 | 평면형 표시장치의 화상데이타 처리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04270578A true JPH04270578A (ja) | 1992-09-25 |
Family
ID=19300792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158436A Withdrawn JPH04270578A (ja) | 1990-06-30 | 1991-06-28 | 平面型画像表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04270578A (ja) |
| KR (1) | KR950002319B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432384B1 (ko) * | 1996-12-26 | 2004-09-01 | 에스케이케미칼주식회사 | 경.위사 방향에 동시에 스트레치성을 갖는 직물의 제조방법 |
-
1990
- 1990-06-30 KR KR1019900009956A patent/KR950002319B1/ko not_active IP Right Cessation
-
1991
- 1991-06-28 JP JP3158436A patent/JPH04270578A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
| JP4689823B2 (ja) * | 1998-06-30 | 2011-05-25 | 株式会社大宇エレクトロニクス | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950002319B1 (ko) | 1995-03-16 |
| KR920001914A (ko) | 1992-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |