JPH08227069A

JPH08227069A - 表示制御装置及び情報処理装置及び制御方法

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Publication number: JPH08227069A
Application number: JP7032259A
Authority: JP
Inventors: Toshiyuki Nobutani; 俊行信谷; Masami Shimakura; 正美島倉
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-02-21
Filing date: 1995-02-21
Publication date: 1996-09-03
Anticipated expiration: 2017-05-13
Also published as: JP3281502B2

Abstract

(57)【要約】【目的】表示器に対応した変換後の画像データを得る
ことができ、チェックを目で確かめることを不要にでき
る。【構成】アプリケーション或いはＯＳの管理下の画像
データが変換され、フレームメモリ３０６に格納され
る。このとき、表示制御専用のＣＰＵ３００が、レジス
タ５０５に転送中のワード位置を示すアドレスをセット
する。フレームメモリ５０２からＦＩＦＯメモリ５０２
に格納された画像データが表示器１０９に順次転送され
る最中、レジスタ５０５に格納された転送ワード位置を
示すアドレスのデータになったら、それがラッチ５０４
にラッチされる。ＣＰＵ３００はそのラッチ５０４にラ
ッチされたデータをリードする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示制御装置及び情報処
理装置及び制御方法に関するものである。

【０００２】

【従来の技術】一般に、情報処理システム（或いは装
置）では、情報の視覚的表現機能を実現する手段として
表示装置を使用している。

【０００３】一般にパーソナルコンピュータ等の情報処
理装置における表示装置の表示ドット数は６４０×４０
０乃至６４０×４８０ドットであり、表示色もせいぜい
１６色がほとんどであった。

【０００４】ところが、近年では、ＯＳ（オペレーティ
ングシステム）及びハードウェアの発達に伴って、既存
の情報処理装置上に表示専用のボードやカードを装着す
ることで、表示ドット数は勿論、発色数も増やすことが
可能になってきた。所謂、グラフィックアクセラレータ
ボード（カード）である（以下、表示制御ボードとい
う）。

【０００５】また、最近では、これまでのＣＲＴ装置に
変わるべく、その省スペースな特徴から液晶表示器（Ｌ
ＣＤ）が注目されている。

【０００６】しかし、一般に液晶表示器は、その発色数
がＣＲＴよりも少なく、画像データに対してある程度の
加工を行い、その結果を表示する必要がある。

【０００７】例えば、出願人は、ＬＣＤの中の１つであ
る強誘電性液晶（Ferroelectric Liquid Crystal）の液
晶セルを用いた表示器（以下、ＦＬＣＤという）を既に
提案してる。ＦＬＣＤの特徴の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有する点にあ
る。すなわち、ＦＬＣＤは、その液晶セルが十分に薄い
ものであり、その中の細長いＦＬＣの素子は、電界を除
いてもそれぞれの配向状態を維持するものである。この
ようなＦＬＣ素子は、その双安定性により、それを活用
したＦＬＣＤは表示内容を記憶する特性を有する。この
ようなＦＬＣ及びＦＬＣＤの詳細は、例えば特願昭６２
−７６３５７号に記載されている。

【０００８】さて、このＦＬＣＤはその発色数は今のと
ころ１６色である。しかし、誤差拡散処理等の２値化処
理を施すことで、見かけ上の発色数はこれより数段多く
することが可能である。

【０００９】

【発明が解決しようとする課題】さて、ＦＬＣＤ等の液
晶表示器を出力対象としたグラフィックアクセラレータ
ボードを考えてみると、そのボード内には少なくとも液
晶表示器に表示するためのデータに変換する回路が必要
になる。

【００１０】しかして、かかる回路が正しく動作するか
どうかは、ＦＬＣＤ（勿論正常に動作することを確認済
みのもの）をそのボードに接続し、サンプル画像を表示
させ、それを人間の目で見て、欠陥部分があるかどうか
を判断するしかない。これは、検査する人に対し多大な
負担である。

【００１１】

【課題を解決するための手段】及び

【作用】本発明は係る問題点に鑑みなされたものであ
り、表示器に対応した変換後の画像データを得ることが
でき、チェックを目で確かめることを不要にできる表示
制御装置及び情報処理装置及び制御方法を提供しようと
するものである。

【００１２】この課題を解決するため、例えば本発明の
表示制御装置は以下の構成を備える。すなわち、表示器
の表示制御を行う表示制御装置であって、表示画像の元
になる画像データを記憶する第１の記憶手段と、前記表
示器の表示形式のデータを記憶する第２の記憶手段と、
前記第１の記憶手段に記憶された画像データを、前記表
示器に対応するデータ形式に変換し、前記第２の記憶手
段に出力する変換手段と、上位装置からの所定の指示に
従って、前記第２の記憶手段から前記表示器に転送され
るデータの少なくとも一部を当該上位装置に出力する出
力手段とを備える。

【００１３】ここで、本発明の好適な実施態様に従え
ば、前記表示器は、表示内容の記憶保持性を有すること
が望ましく、特に、強誘電性液晶表示器であることが望
ましい。

【００１４】これにより、第２の記憶手段から表示器に
転送する画像は、任意の位置でよくなり、その最中の表
示画像が不自然になることもない。

【００１５】また、前記上位装置からの指示は、前記表
示器に転送する画像のラインのアドレス及び転送単位に
基づく位置アドレスが含まれることが望ましい。これに
より、所望とする位置の画像データを得ることが可能に
なる。

【００１６】また、前記上位装置は、汎用情報処理装置
であって、表示制御装置は当該汎用情報処理装置に設け
られた拡張バスに接続されることがのぞましい。これに
よって、表示制御装置は、専用の情報処理装置に限るも
のではなくなり、一般の情報処理装置に使用できるよう
になる。

【００１７】

【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。

【００１８】＜情報処理システムの構成＞図示におい
て、１０１は情報処理システム全体を制御するＣＰＵ、
１０２ａはアドレスバス、コントロールバス、データバ
スからなる高速転送を可能とするバス（例えばＰＣＩバ
ス）、１０２ｂはバス１０２ａほどは早くないが、デー
タ転送を行う中速バスである。１０３はブートプログラ
ムやＢＩＯＳ等を記憶しているシステムＲＯＭである。
１０４は、ＲＡＭで構成され、ＯＳ及び各種アプリケー
ションがロードされてるメインメモリである。１０５
ａ、１０５ｂは、異なるバス間の調停を行うブリッジで
ある。１０６はビデオキャプチャコントローラであっ
て、ビデオカメラ１０７などから出力される映像を本装
置に取り込むための回路である。

【００１９】１０８は、実施例における主要部分である
ディスプレイコントローラであって、ＦＬＣＤ１０９に
表示するための画像への変換を行う（このディスプレイ
コントローラ１０８及びＦＬＣＤ１０９についての詳細
は後述する）。

【００２０】１１０はオーディオサブシステムであり、
マイクなどからの音源からの信号をサンプリングしてデ
ジタルデータに変換したり、そのデジタルデータをアナ
ログ信号に変換してスピーカーなどから出力する処理を
行う。

【００２１】１１１は水晶発振器などで構成され、計時
する機能をも有するリアルタイムクロック、１１２はキ
ーンボードコントローラであってキーボードからのキー
入力信号やポインティングデバイスからの入力信号を受
け、ＣＰＵ１０１に通知する。

【００２２】１１３はＩ／Ｏコントローラであって、図
示の如く、フロッピーディスクドライブ（ＦＤＤ）、ハ
ードディスクドライブ（ＨＤＤ）をはじめとし、シリア
ルインターフェース、パラレルインターフェースをも備
えており、汎用装置を接続可能にしている。ここで、Ｈ
ＤＤには、実施例のシステムのＯＳ（オペレーティング
システム）や各種アプリケーションが格納されているも
のである。

【００２３】尚、上記構成において、ディスプレイコン
トローラ１０８内部には、表示用のＲＡＭ（ＶＲＡＭ）
と、そのＶＲＡＭに格納された画像をＦＬＣＤ１０９に
表示させるための処理を行う回路群を含んでいる。そし
て、このディスプレイコントローラ１０８は、システム
に固定的に接続されていても良いし、通常、ワークステ
ーションやパーソナルコンピュータに代表される情報処
理装置に設けられた拡張スロットと呼ばれる部分にカー
ド（もしくはボード）として接続されるものであっても
よい。すなわち、実施例のＦＬＣＤ１０９及びそのディ
スプレイコントローラ１０８は、如何なる形態でシステ
ムに組み込まれても構わないし、外部に独立した装置と
して接続されても構わない。尚、ＦＬＣＤ１０９が情報
処理装置とは別体になったいる場合には、ディスプレイ
コントローラ１０９とはケーブルで接続されている。

【００２４】いずれにせよ、本システムにおいては、メ
インメモリ１０４にＩ／Ｏコントローラ１１３を介し
て、ＯＳやアプリケーションをロードしそれを実行す
る。実行中の画面情報はディスプレイコントローラ１０
８内に設けられたＶＲＡＭに格納することでＦＬＣＤ１
０９に表示させることになる。尚、動作するＯＳやアプ
リケーションは何でも良く、例えばＯＳとしては米国マ
イクロソフト社のＭＳ−ＷＩＮＤＯＷＳがあり、同ＯＳ
上で動作するアプリケーションなどである。

【００２５】また、先に説明したように、本システムが
パーソナルコンピュータ等であって、その汎用スロット
にディスプレイコントローラ１０８を接続させた場合、
そのコントローラ１０８内のＶＲＡＭに対して像を書き
込む必要があるが、この処理はＨＤＤ等に記憶されたＦ
ＬＣＤ専用のデバイスドライバ（ソフトの一種）を起動
することで行うことになる。

【００２６】＜画像データの流れの説明＞さて、上記実
施例のシステムにおける画像の表示に関するデータの流
れの概念を図２に示す。

【００２７】アプリケーションもしくはＯＳが、ディス
プレイコントローラ１０８内のＶＲＡＭに対して書き込
みを行うと、それを２値化中間調処理（実施例では誤差
拡散（ＥＤ）処理）を行い、それをＦＬＣＤ１０９の１
画面分の容量を有するフレームメモリ（各画素４ビット
＝Ｒ，Ｇ，Ｂ，Ｉ）に書き込む。このフレームメモリの
内容をＦＬＣＤ１０９に転送し、表示する。つまり、一
般の表示装置では、ＶＲＡＭの内容がそのまま表示装置
に転送されていたのに対し、実施例におけるディスプレ
イコントローラ１０８には、ＶＲＡＭと、表示器である
ＦＬＣＤ１０９との間に、フレームメモリを介在させる
ものである。

【００２８】＜ディスプレイコントローラ及びＦＬＣＤ
の説明＞図３に、実施例におけるディスプレイコントロ
ーラ１０８の具体的なブロック構成を示す。

【００２９】図示において、３００はディスプレイコン
トローラ１０８内に設けられ、当該コントローラ全体の
制御を司るＣＰＵである。このＣＰＵ３００は、ＲＯＭ
３０８に格納されているプログラムにしたがって動作す
ることになる。

【００３０】３０１はＶＲＡＭであり、１画素に対して
Ｒ，Ｇ，Ｂそれぞれが１バイト（８ビット）が割り当て
られている（計３バイト＝２４ビット＝約１６７０万
色）。一般に、ＲＧＢ各色要素に対して８ビットを与え
たとき、それでもって再現されるカラー画像はフルカラ
ー画像と呼ばれる。なお、実施例においては、１２８０
×１０２４ドットサイズの画像を記憶可能な容量を有し
ている（１２８０×１０２４×３≒４Ｍバイト）。

【００３１】３０２はＶＲＡＭ３０１に対するアクセス
を制御するためのＳＶＧＡであり、情報処理システム側
のＣＰＵ１０１からの指令に基づいてＶＲＡＭ３０１へ
の描画（書き込み）及び読み出しを行うことが可能にな
っている。また、ＣＰＵ１０１からの指令に基づいて図
形等の描画を行う機能も備え、後述する機能をも備え
る。なお、ＶＲＡＭに対して各種図形の描画を行ったり
するためのＬＳＩは、ディスプレイコントロールチップ
として広く用いられるものであり、それ自身は公知のも
のである。

【００３２】３０３は書き込み検出／フラグ生成回路で
あって、ＳＶＧＡチップ３０２がＶＲＡＭ３０１に対す
る書き込み（描画処理）を行うとき、そのライトイネー
ブル信号（実際はチップセレクト信号も含む）をトリガ
にして、書き込みアドレスを検出し、何ライン目が更新
されたかを演算し、それを保持する。

【００３３】より詳細を説明すると、この回路３０３
は、ＳＶＧＡチップ３０２がＶＲＡＭ３０１に対して書
き込みを行うときのライトイネーブル信号を活用し、そ
のとき出力されていたアドレスを不図示のレジスタにラ
ッチする。そして、そのラッチされたアドレスデータか
ら何ライン目に対して書き込みが行われたのかを演算し
（書き込みアドレスを１ラインのバイト数で割る回路で
算出できる）、書換えられたラインに対応する領域フラ
グに“１”をセットする。実施例におけるＦＬＣＤ１０
９の画面全体のライン数は１０２４（０ライン目〜１０
２３ライン目）であり、各領域は３２ラインを１単位と
しているので、領域フラグは合計３２（＝１０２４／３
２）ビットである。すなわち、この３２ビットのフラグ
における各ビットは、０〜３１ライン目、３２〜６３ラ
イン目、…、９９２〜１０２３目の各領域に対する書き
込みがあったかどうかを保持する。

【００３４】１ライン毎に書換えられたかどうかを保持
するのではなく、ある程度のライン数を単位としている
のは、一般に、表示画像を変更する際には１ラインのみ
の書換えはほとんどなく、複数ラインにまたがっている
ためである。なお、１領域に対して割り当てるライン数
は３２に限定されるものではなく、これ以外であっても
良い。ただし、あまり少ないと領域フラグのビット数が
多くなる。また、後述する部分書換え処理の指示回数も
その分だけ多くなって、オーバーヘッドが発生する割合
が高くなる。また、割り当てるライン数が大きすぎる
と、部分書換えの処理の不要部分が多くなる可能性が高
くなるという不具合も発生する。この理由で、３２ライ
ンとした。

【００３５】また、説明は後述するが、ＦＬＣＤ１０９
の全表示可能は１２８０×１０２４であるが、それ以外
のドット数でも表示できるようにするため（例えば１０
２４×７６８、６４０×４８０など）、書換えラインを
算出するために使用する１ラインの情報量はプログラマ
ブルになっている。表示ドット数の変更は、情報処理装
置側のＣＰＵ１０２（その時に動作しているプログラム
は、本実施例におけるディスプレイコントローラの制御
ドライバ）からの指示に基づく。

【００３６】以上説明した書換え検出／フラグ生成回路
３０３は、ＶＲＡＭ３０１に対して書き込んだ３２ライ
ン単位の領域に対して書換えられたことを検出すると、
その領域フラグの内容をＣＰＵ３００に通知する。ま
た、後述するように、ＣＰＵ３００からの要求に応じ
て、領域フラグをゼロクリアすることも行う。

【００３７】３０４はラインアドレス生成回路であっ
て、ＣＰＵ３００から指示されたラインの先頭アドレス
及び、そのラインからのオフセットライン数を受け、Ｓ
ＶＧＡチップに対して、データ転送のためのアドレス及
びその制御信号を出力する。ＳＶＧＡチップ３０２は、
このアドレスデータ及び信号を受け、該当するラインか
ら指示されたのライン数の画像データ（ＲＧＢ各８ビッ
ト／１ピクセル）を以下に説明する２値化中間調処理回
路３０５に出力する。

【００３８】２値化中間調処理回路３０５は、ＳＶＧＡ
チップ３０２から転送されてきた画像データ（１画素当
たりＲＧＢ各８ビット）を誤差拡散法に基づいてＲＧＢ
及び輝度信号Ｉ（各１ビットで計４ビット）に量子化す
る。なお、ＲＧＢ各８ビットからＲＧＢを各１ビットに
２値化するとともに、輝度の高低を示す２値信号Ｉを生
成する技術が既に本願出願人が提案している（例えば、
特願平４−１２６１４８号）。また、この２値化中間調
処理回路３０５には、その処理を遂行するため、誤差拡
散処理で必要なバッファメモリが内蔵されている。

【００３９】なお、この２値化中間調処理回路３０５
は、ＣＰＵ３００からの指示に基づいて、２値化する場
合のパラメータとなる誤差拡散テーブル（パラメー
タ）、出力するライン位置及びライン数を受け、それに
従って出力する。誤差拡散テーブルを固定とはせず、Ｃ
ＰＵ３００から動的に設定できるようにしたのは、例え
ば、情報処理装置側のＣＰＵ１０１からの指示に基づい
て配色などを変更できるようにするためである。

【００４０】３０６は、ＦＬＣＤ１０９に表示する画像
（１画素につきＲＧＢＩ各１ビットのデータ）を記憶す
るフレームメモリである。先に説明したように、実施例
におけるＦＬＣＤ１０９は１２８０×１０２４ドットで
あり、各ドットは４ビットであるので、１Ｍバイト（計
算では６４０Ｋバイト）の容量を有している。

【００４１】３０７はフレームメモリの書き込み及び読
み出し、そして、ＦＬＣＤ１０９への転送を制御するフ
レームメモリ制御部である。詳細は後述するが、２値化
中間調処理回路３０５から出力されたＲＧＢＩのデータ
をフレームメモリ３０６に格納すると共に、ＣＰＵ３０
０により指示された領域をＦＬＣＤ１０９に出力する処
理を行う（一旦、ＦＩＦＯメモリ３０７ａに１ライン分
を格納してから転送する）。また、あるまとまったライ
ン数の画像データをＦＬＣＤ１０９に転送処理している
場合を除き（すなわち、ＣＰＵ３００から転送指示され
た画像データの転送が完了して、次の転送指示がない場
合に）、ＦＬＣＤ１０９からその最後の１ライン分の転
送のためのリクエストを受けた場合、その旨をＣＰＵ３
００に割り込み信号として通知する。尚、ＦＬＣＤに転
送する際のデータフォーマットは、ＲＧＢＩの計４ビッ
トを一組としており、フレームメモリ３０６にもこの形
式でデータが格納されている。

【００４２】さらに、このフレームメモリ制御回路３０
７は、２値化中間調処理回路３０５からの画像データを
フレームメモリに格納完了した場合にも、その旨の割り
込み信号をＣＰＵ３００に出力する。そしてまた、ＣＰ
Ｕ３００から指示されたラインの画像データの転送が完
了した場合（複数ラインの転送の指示があれば、指示さ
れたライン数の画像データの転送が完了した場合）に
も、その旨の割り込み信号をＣＰＵ３００に出力する。

【００４３】さて、上述した構成において、今、情報処
理装置本体のＣＰＵ１０１がＯＳ或いはアプリケーショ
ン等のから、文字や図形等の描画要求を受けると、それ
に対するコマンドあるいはイメージデータをＣＰＵ１０
１がディスプレイコントローラ１０８内のＳＶＧＡチッ
プ３０２に出力する。ＳＶＧＡチップ３０２は、イメー
ジデータを受信した場合にはそのイメージをＶＲＡＭ３
０１の指示された位置に書き込み、図形データ等の描画
コマンドを受けるとＶＲＡＭ３０１に対して対応する位
置にその図形イメージを描画する。すなわち、ＳＶＧＡ
チップ３０２はＶＲＡＭ３０１に対して書き込み処理を
行う。

【００４４】書換検出／フラグ生成回路３０３は、先に
説明したように、ＳＶＧＡチップ３０２の書き込みを監
視している。この結果、書き込みの行われた領域に対す
るフラグをセットしていくと共に、それをＣＰＵ３００
に知らせる。

【００４５】ＣＰＵ３００は、書換検出／フラグ生成回
路３０３に格納されている領域フラグをリードすると共
に、書換え検出／フラグ生成回路３０３に対してその領
域フラグをリセットし、次回の書換えに備える。尚、こ
のリセット動作は、読み出しと同時に行うようハード的
手段を用いても良い。

【００４６】さて、ＣＰＵ３００はリードした領域フラ
グから、どのビットがセットされているか、すなわち、
どの領域（複数ある場合もある）に対して書換えが行わ
れたかを判断する。そして書換えが行われたと判断した
領域をＶＲＡＭ３０１から２値化中間調処理回路３０５
に転送すべく、その転送開始ラインの先頭アドレス（通
常は画面左隅のアドレス）と、その位置から何ラインの
画像を転送するかを示すデータを、ラインアドレス生成
回路３０４に対して出力する。

【００４７】ここで注目する点は、ＶＲＡＭ３０１の例
えば１０番目の領域、すなわち、３２０〜３５１ライン
の領域に書き込みが行われたことを検出した場合、ライ
ンアドレス生成回路に、３２０ライン目の先頭画素のア
ドレスとそこから３２ライン分の転送を行わせる指示を
行うのではなく、３２０ライン目より５ライン前のライ
ン（３１５ライン目）の先頭画素アドレスからの転送を
行なわせる。つまり、３１５ライン目〜３５１ラインに
対しての転送指示を行なわせる。理由は以下の通りであ
る。

【００４８】一般に誤差拡散処理を行う場合、発生した
誤差を未処理の画素群に拡散するため、重み付け要素値
（配分の比率を示す値）を有する２次元的なマトリック
スを用いる。発生した誤差は、次々と伝播していく。こ
こで、２つの画素Ａ，Ｂを想定し、画素Ａの位置で２値
化処理したときに発生する誤差の画素Ｂ（未処理の画
素）の位置に与える影響を考える。この場合、Ｂ画素に
与えるＡ画素で発生した誤差の影響は、ＡＢ画素間の距
離が大きいほど小さくなる。換言すれば、その距離があ
る程度あれば、Ｂ画素位置に与えるＡ画素からの誤差の
影響は無視できるほど小さい。上記５ラインは、かかる
理由を根拠にしている。尚、誤差の影響を無視できるた
めの距離は、誤差拡散のマトリックスのサイズ及び重み
付け要素値に依存して決まる。また、実施例における２
値化中間調処理回路３０５での誤差拡散処理は、画像の
左上隅から右下隅に向かうものとしているのは、上記説
明から理解できよう。

【００４９】また、ＣＰＵ３００は、２値化中間調処理
回路３０５に対しては２値化中間調処理結果のラインデ
ータのどの部分を出力するのかを示す指示を与える。

【００５０】すなわち、先に示したように、ＶＲＡＭ３
０１の３２０ライン〜３５１目の領域に対して書き込み
がなされた場合には、３１５〜３５１ライン目のデータ
が２値化中間調処理回路３０５に転送されるが、ＣＰＵ
３００は２値化中間調処理回路３０５に対してはライン
３２０〜３５１ラインのデータを出力するよう指示す
る。

【００５１】以上の結果、２値化中間調処理回路３０５
からは、３１９ライン目以前の未変更部分の画像の影響
を受けた、３２０〜３５１ラインのデータをフレームメ
モリ制御部３０７に出力することになる。

【００５２】フレーム制御メモリ回路３０７は、ＣＰＵ
３００からの指示に基づいて、２値化中間調処理回路３
０５より出力されてきたライン単位のデータ（１画素に
つき４ビット）を対応するフレームメモリ３０６に書き
込んでいく。すなわち、ＣＰＵ３００は、２値化中間調
処理回路から出力されるライン数及びその先頭のライン
が画像の何ライン目であるのか知っているわけであるか
ら、フレームメモリ制御回路３０７に対し、入力するラ
インのアドレス（フレームメモリ３０６に対する書き込
み先頭アドレス）及び連続して何ライン分のデータを書
き込むのかを示すデータをセットする。

【００５３】こうして、フレームメモリ３０６には、書
換えられた（更新された画像）の部分のみの画像、しか
も書換えられていない画像との接合部分が自然な画像が
書き込まれることになる。尚、フレームメモリ制御回路
３０７は、ＣＰＵ３００から指示された領域に対する、
２値化中間調処理回路３０５から転送されたデータのフ
レームメモリ３０６への格納を完了すると、先に示した
割り込み信号を発生する。

【００５４】ところで、実施例における２値化中間調処
理回路３０５の処理速度は、１画面分にして現時点では
約１／３０秒である。これはＣＲＴ等の垂直同期信号が
６０Ｈｚ程度であるのに対して、約半分である。しかし
ながら、画面全体が書換えることは、通常のアプリケー
ションを使用している限りは希である。換言すれば、２
値化中間調処理回路３０５が処理するライン数は実際は
それほど多くなく、必然、処理量が少ないから画面全体
として見た場合の処理が完了するまでの期間は、ＣＲＴ
の表示更新期間と比較してさほど変わらないか、半分の
領域以下であればむしろＣＲＴより速い。

【００５５】また、フレームメモリ制御回路３０７は、
ＣＰＵ３００からＦＬＣＤ１０９に対する出力指示も受
ける。出力指示は、ＦＬＣＤ１０９へどのライン（ライ
ンの先頭アドレス）から何ライン分（連続ライン数）を
転送するかを指示する。フレームメモリ制御回路３０７
はこの指示を受けると、１ラインずつ画像データをフレ
ームメモリよりＦＩＦＯメモリ３０６ａに読み込み、そ
れをＦＬＣＤ１０９に転送する。こうして一連の転送が
完了した場合、ＣＰＵ３００に対してその旨を通知する
割り込み信号を発生する。これは先に説明した通りであ
る。

【００５６】ここで、フレームメモリ制御部３０７がＦ
ＬＣＤ１０９に転送するデータフォーマットを示すと図
６に示す通りである。図示の如く、実施例におけるデー
タ転送は１ワード１６ビット単位とし、先頭に書き込み
ラインアドレスを付加し、その後に４画素分（水平方向
に連続する４画素分のデータ）の画像データを付加しし
て転送する。

【００５７】ＦＬＣＤ１０９はかかるデータを受け、そ
の先頭のアドレスに従って、その直後から続くデータを
ＦＬＣＤ１０９の駆動のために使用する。

【００５８】尚、２値化中間調処理回路３０５からの書
き込みが複数の不連続の領域の処理結果を出力すること
もあり、且つ、フレームメモリ制御回路３０７に対する
ＦＬＣＤ１０９への転送指示は、前回のＦＬＣＤへの転
送の完了の通知を受けてからであるので、フレームメモ
リ３０６に書き込まれた画像データが直ちに、ＦＬＣＤ
１０９に出力される画像データとなるとは限らない。す
なわち、上記の如く、フレームメモリ３０６を介して処
理することで、ＶＲＡＭ３０１への書き込みと、ＦＬＣ
Ｄ１０９への出力はまったく非同期に処理することにな
る。

【００５９】図４に実施例におけるＦＬＣＤ１０９のブ
ロック構成図を示す。図示において、４００はＦＬＣＤ
全体の制御を司るコントローラであり、４０１はＦＬＣ
である。４０２はＦＬＣ４０１の行方向（ライン）の１
つを選択するための回路であり、４０３は１ライン分の
記憶容量を有するレジスタである。

【００６０】コントローラ４００は、図６に示した形式
データを、ディスプレイコントローラ１０８から受信
し、その先頭の書き込みアドレスを調べると共に、それ
以降に受信した画素データＲＧＢＩＲＧＢＩ…のデータ
をレジスタ４０３に供給する。そして、書き込みアドレ
スで示されるラインを選択するよう行方向選択回路４０
２に指示し、ＦＬＣの表示更新を行なわせる。また、こ
のコントローラ４００は、不図示の温度センサより得た
温度に依存した時間間隔（６０〜７０μｓｅｃの範囲で
変動する）でディスプレイコントローラ１０８に対して
データ転送要求信号を発生する。

【００６１】フレームメモリ制御回路３０７は、例えば
３２ライン分の転送要求をＣＰＵ３００から指示されて
いる場合、このデータ転送要求を受ける度に、先に示し
たフォーマットに従って１ライン単位に出力する。こう
して、指示された全てのラインの転送が完了し、次の転
送要求指示を受けていない場合であって、尚且つ、ＦＬ
ＣＤ１０９からデータ転送要求信号を受けると、その旨
をＣＰＵ３００に割り込み信号として通知する。

【００６２】ＣＰＵ３００はこの通知を受けると、部分
書換えした画像の未転送データがあるか判断し、もしな
ければ、フレームメモリ３０６内に格納されている全画
面の画像データをインタレース方式で、ＦＬＣＤ１０９
に転送指示させる。すなわち、この割り込み信号を受信
する度に、１ライン目、３ライン目…１０２３ライン
目、２ライン目、…１０２４ライン目という順序で、１
ラインずつ転送を行なわせるべく、フレームメモリ制御
部３０７に指示を与える。尚、実際には、ＦＬＣＤ１０
９からの転送要求信号が来た場合には、次の転送要求信
号が来た場合に転送させるラインの指定を行う。

【００６３】上記如く、画像に変動がない場合に、イン
タレース転送する理由は以下の通りである。

【００６４】実施例で使用したＦＬＣＤ１０９は、先に
説明したように、表示画像を記憶保持する機能を有する
ので、理論上、変更箇所のみの画像の転送を行えば良
い。しかし、全く変更がなくリフレッシュすることがな
い画像と、変更があって新たに駆動表示された（部分書
換えられた）画像との境界での輝度に微小ならが差が発
生することがあるからである。

【００６５】すなわち、実施例におけるＦＬＣＤ１０９
は、表示画像の部分的な更新があった場合には、その更
新された部分のみでＦＬＣＤの表示を更新するが、表示
画像に対する変化がない場合には、フレームメモリ３０
６内の全画像をインタレース的にＦＬＣＤ１０９に転送
する処理を行う。各ラインを順次転送するのではなく、
インタレース転送する理由は、一般に、液晶表示器はそ
の応答が早くないので、見かけ上の表示画像の更新を早
くするためである。

【００６６】＜ディスプレイコントローラのチェック法
＞さて、上記実施例におけるディスプレイコントローラ
１０８においては、最終的なＦＬＣＤ１０９に転送する
画像データは、ＶＲＡＭ３０１ではなく、フレームメモ
リ３０６に格納される。

【００６７】本実施例では、ＦＬＣＤ１０９が正常に動
作することがチェック済みであったら、ディスプレイコ
ントローラ１０８の動作が正常かどうかをチェックする
のに、わざわざＦＬＣＤ１０９を接続することなく（も
しくは接続されたＦＬＣＤ１０９の表示画面を監査する
ことなく）、それを実現させようとするものである。

【００６８】これを実現する実施例のフレームメモリ制
御回路３０６のブロック構成を図５に示す。尚、同図に
おいては、このチェックに関する部分のみを示してお
り、その他の部分に関しては示していない。しかしなが
ら、その部分に関しては、先に説明した内容から十分理
解できるであろう。

【００６９】さて、図５において、５０１はラインアド
レス発生回路であり、ＦＬＣＤに転送するデータの先頭
のアドレス情報（ＦＬＣＤ１０９のどのラインのデータ
かを示す情報であり、図６における先頭ワードの情報）
を発生するものである。尚、このラインアドレス発生回
路５０１は、ＣＰＵ３００によって指示されたラインア
ドレスがセットされ、且つ、転送ライン数が複数ある場
合には、１ライン転送するごとにそのアドレスを次ライ
ンのアドレスに更新する。

【００７０】５０２は１アドレス情報＋１ライン分の画
像データ（ＲＧＢＩ）のデータを格納可能なＦＩＦＯメ
モリである。実施例では１ラインが１２８０画素であ
り、転送バスは１６ビット（＝１ワード）であるので、
１２８０×４（ビット）＝６４０バイトとなり、ＦＩＦ
Ｏメモリ５０２は３２０ワード＋１付加ワードで計３２
１ワードのメモリ容量を備える。

【００７１】５０４はラッチ回路であり、５０５はＣＰ
Ｕ３００から指示されたアドレスを格納するレジスタで
ある。５０６はカウンタであり、ＦＩＦＯメモリ５０２
からＦＬＣＤ１０９へ１アドレス＋１ライン分の画像デ
ータを転送しているとき（不図示の転送イネーブル信号
がアクティブの期間）、その区間における不図示の転送
クロックを計時し、レジスタ５０５に保持されたアドレ
スと合致した場合に、ラッチ５０４に対してクロック２
回連続してラッチ信号を出力する。

【００７２】上記構成において、今、ＣＰＵ３００が、
転送データの任意のアドレスをレジスタ５０５に格納さ
せ、フレームメモリ制御回路３０７に対して所望とする
ラインの転送を行なわせるようにすると、結果として、
ラッチ５０４には、そのラインの任意のアドレス（１ラ
イン中の任意のアドレス位置）のデータとその次のデー
タを保持させることが可能になる。より詳しくは、指定
した転送データ中の任意の２ワード（８画素分のデー
タ）を抽出することが可能になる。

【００７３】従って、ＣＰＵ３００は、このときラッチ
５０４に格納されているデータをリードすることで、Ｆ
ＬＣＤ１０９に転送されることになっていたデータをチ
ェックすることが可能になる。勿論、レジスタ５０５に
“０”をセットさせることで、書き込みラインアドレス
の内容を抽出することも可能である。

【００７４】さて、上記構成における、実施例のディス
プレイコントローラのチェック処理を図７及び図８のフ
ローチャートに従って説明する。尚、図７のフローチャ
ートにかかるプログラムは、情報処理システムのＣＰＵ
１０１が実行するものであり、ＨＤＤ等に記憶されてい
るものであり。また、図８のフローチャートに対応する
プログラムはディスプレイコントローラ１０８内のＲＯ
Ｍ３０８に記憶されているものであり、ＣＰＵ３００に
より実行されるものである。

【００７５】まず、図７のフローチャートに従って説明
する。

【００７６】ステップＳ１では、サンプル画像データも
しくはそのサンプル画像を描画するためのデータをＨＤ
Ｄなどから読み出し、本実施例のディスプレイコントロ
ーラ１０８（正確にはＶＲＡＭ３０１）に転送もしくは
描画を行なわせる。尚、一般に、ポインティングデバイ
スに連動するグラフィックカーソルは表示しないように
する。理由は、カーソルが、チェック期間中に表示さ
れ、それが移動してしまうと、そのためのＶＲＡＭ３０
１の書き込みが行われることになり、変換結果が予測を
越えたものとなるからである。

【００７７】ステップＳ２に処理が進むと、チェックが
終了したかどうかを判断する。未終了であると判断した
場合には、ステップＳ３に進み、ディスプレイコントロ
ーラ１０８内のＣＰＵ３００に対して、何番目のライン
の、何番目のワードアドレスを読み出すかを指示する。

【００７８】ステップＳ４に処理が進むと、ディスプレ
イコントローラ１０８（ＣＰＵ３００）から、先に指示
した位置の変換後のデータ（実施例では２ワード＝８画
素分のデータ）を受信し、ＨＤＤなどに予め記憶してお
いたサンプル画像に対する正常な変換後の画像データと
比較する。

【００７９】この比較結果、正しいことがわかったら次
の指示を行うべく、処理はステップＳ２に戻る。

【００８０】一方、不整合であると判断したら、処理は
ステップＳ５に進んで、その不整合のあったデータ及び
その位置をメインメモリ１０４（或いはＨＤＤなど）に
格納する処理を行ない、ステップＳ２に戻る。

【００８１】こうして、１画面分のチェックが終了する
と、処理はステップＳ６に進んで、メインメモリ１０４
にチェック結果のデータが存在しない場合には正常であ
る旨のメッセージ、もしあれば、どの位置のデータが異
常であるか等のメッセージを表示する。尚、メッセージ
の表示にとどまらず、所定のＬＥＤを点灯又は点滅させ
たり、ブザーなどで報知してもよい。

【００８２】次にディスプレイコントローラ１０８内の
ＣＰＵ３００の動作処理手順を図８のフローチャートに
従って説明する。尚、本フローチャートは、ＣＰＵ１０
１から指示を受けた場合の割り込みルーチンを示してい
る。

【００８３】まず、ステップＳ１１において、ＣＰＵ１
０１からの指示された指示データを取り込み、ステップ
Ｓ１２でその指示データで示されたラインアドレス中の
取り出しワードアドレスをフレームメモリ制御回路３０
７中のレジスタ５０５にセットする。そして、同じく指
示されたラインアドレスを設定し、そのラインの画像デ
ータのＦＬＣＤ１０９への転送を行なわせる（ステップ
Ｓ１３）。

【００８４】転送が完了すると、フレームメモリ制御部
３０７はＣＰＵ３００に対して割り込み信号を発するの
で、それを検出できる（ステップＳ１４）。

【００８５】処理がステップＳ１５に進むと、フレーム
メモリ制御回路３０７のラッチに保持されているデータ
を読み出し、ステップＳ１６で情報処理システム側のＣ
ＰＵにそれを出力する。

【００８６】以上説明したように、本実施例によれば、
ディスプレイコントローラ１０８内における処理が正常
に行われているのかどうかを診断できる。しかも、ＦＬ
ＣＤ１０９の画面を見ながら検査を行う必要もないの
で、検査作業が非常に楽になる。

【００８７】尚、上記検査処理は、主として製造段階を
想定して説明したが、実際にユーザに使用されている環
境で行ってもよい。この場合には、情報処理装置の電源
投入時の初期段階で行っても良いし、ユーザが適宜その
指示を行った場合に実行させるようにしても良い。

【００８８】＜第２の実施例の説明＞上記実施例では、
ディスプレイコントローラ１０９内部の処理が正常に動
作するか否かを検査するものであったが、これだと実際
にＦＩＦＯメモリ３０７とＦＬＣＤ１０９間の転送が正
しく行われたのかを知ることはできない。実際は、それ
らの間にはインターフェースケーブルがあって、且つ、
ディスプレイコントローラ１０８とＦＬＣＤ１０９には
それぞれ専用のインターフェース、ラインドライバ、及
びラインレシーバーが設けられている。従って、それら
基板の半田付け、基板のパターン、放射ノイズ低減用フ
ィルタ、コネクタの実装などは、チェック対象外となっ
てしまう。

【００８９】そこで、本第２の実施例では、これをもチ
ェックする例を説明する。

【００９０】図９は、第２の実施例におけるＦＬＣＤ１
０９のブロック構成図である。図４と異なるのは、シリ
アルインターフェース４０４とシステムとの同期を取る
ためのバッファとして作用するＦＩＦＯを備えた点であ
るので、その他の構成の説明は省略する。

【００９１】このシリアルインターフェース４０４は、
例えばＲＳ２３２Ｃのような汎用インターフェースであ
る。汎用インターフェースを用いた理由は、一般に、Ｆ
ＬＣＤを接続する対象の装置（パーソナルコンピュータ
やワークステーションなど）には、ＲＳ２３２Ｃ等のイ
ンターフェースは標準で搭載されているからである。

【００９２】図１０は、情報処理システム（装置）と、
第２の実施例におけるＦＬＣＤ１０９及びディスプレイ
コントローラの接続関係を示している。図示の如く、Ｆ
ＬＣＤ１０９からのシリアルケーブルは、情報処理シス
テム側のシリアルインターフェース（ＲＳ２３２Ｃ）に
接続される。

【００９３】さて、図示の構成において、情報処理シス
テム側のＣＰＵ１０１は、自身の装置に備えられたシリ
アルポートを介して、ＦＬＣＤ１０９に対してテストを
行う旨のコマンドを送出し、サンプル画像をディスプレ
イコントローラ１０８内のＶＲＡＭ３０１に書き込ませ
る。ディスプレイコントローラ１０８は、通常動作とし
てＦＬＣＤ１０９へラインデータを出力する、又は、デ
ィスプレイコントローラ１０８内のＣＰＵ３００に転送
するラインアドレスを指定する。

【００９４】ＦＬＣＤ１０９側のコントローラ４００
は、ディスプレイコントローラ１０８から受信したデー
タの先頭から順に、シリアルインターフェース４０４を
介して情報処理システムに出力する。情報処理システム
側のＣＰＵは、転送指示を行ってから、シリアルポート
を介して受信したデータ（書き込みラインアドレス＋１
ライン分のデータ）を受信し、整合性のチェックを行
う。尚、転送する順はインタレースの場合であっても良
い。この場合には、ラインアドレス付きでラインデータ
が送られてくるので、そのアドレスに従って情報処理シ
ステム側で表示データを組み立てることができる。

【００９５】尚、チェック期間中、ＦＬＣＤ１０９に
は、そのチェック用の画像を表示しても良いし、しなく
ても良い。

【００９６】また、先の第１の実施例では、検査する情
報量は２ワード、すなわち、８画素単位とし、本第２の
実施例では転送したデータ全体を一度に返送してもらう
ようにした。理由は、シリアル通信は、先の第１の実施
例と比較して、一般にその転送速度が遅く、１バイト単
位に要求して、転送してもらうようにすると、オーバー
ヘッド部分が多くなるためである。ただし、速度的に問
題がない、インターフェースを介してチェック処理を行
うのであれば、この限りではない。例えば、ディスプレ
イコントローラ１０８とＦＬＣＤ１０９とが、相方向通
信できるインターフェースで接続されている場合には、
このように別途インターフェースをＦＬＣＤに設けるこ
とは不要である。

【００９７】尚、上記実施例では、フレームメモリ制御
回路３０７は、ＣＰＵ３００から部分書換えによる転送
指示があった場合、その部分書換え画像の転送中では、
ＦＬＣＤ１０９からのデータ転送要求信号による割り込
み信号をＣＰＵ３００に出力しないとしたが、その動作
中の状況に拘らず割り込み信号を出力するようにしても
良い。

【００９８】この場合には、ＣＰＵ３００は、部分書換
え指示を行った場合に、転送するライン数を知っている
ことになるから、割り込み信号を受ける度に、カウント
ダウンし、その値を検査すれば、その割り込みが転送完
了による割り込みなのか、インタレース転送中の割り込
みなのかを判断できるからである。

【００９９】また、上記実施例におけるＣＰＵ１０１や
ＣＰＵ３００の処理手順は、一例であって、これによっ
て本願発明が限定されるものではない。要は、先に説明
したごとく、部分書換え画像をＦＬＣＤに転送する際、
フレームメモリ３０６を介在させ、非同期に行うように
なっていれば良いからである。

【０１００】尚、実施例におけるディスプレイコントロ
ーラ１０８或いはＦＬＣＤ１０９は、始めから情報処理
装置と一体になっている構成でも、パーソナルコンピュ
ータで代表される装置が標準で備える拡張スロットに搭
載する場合でも構わない。

【０１０１】また、ディスプレイコントローラ１０８内
のＣＰＵ３００は、ＲＯＭ３０８に格納されたプログラ
ムに従って処理を行うとしたが、ＲＯＭ３０８の代わり
に例えばＲＡＭ或いは書換え可能で記憶保持可能なＥＥ
ＰＲＯＭであっても良い。

【０１０２】ＲＡＭで構成する場合には、情報処理装置
側の電源が投入された場合に、本ＦＬＣＤインターフェ
ースを駆動するためのドライバソフトの初期段階で、デ
ィスプレイコントローラ１０８内のＣＰＵ３００に対し
て該当するプログラムをダウンロードすれば良い。尚、
ＲＡＭ或いはＥＥＰＲＯＭにすることにより利点は、Ｃ
ＰＵ３００の処理プログラムを変更することを容易にす
るためであると共に、プログラムのデバッグを容易にす
るためである。

【０１０３】従って、本実施例における情報処理装置或
いはＦＬＣＤインターフェース装置は、単独の装置であ
っても、複数の装置の組み合わせであっても良く、且
つ、外部からプログラムを供給する場合にも適応可能で
ある。

【０１０４】よって、本願発明は上記実施例によって限
定されるものではなく、本発明の趣旨をかえない限り
は、如何なる場合にも適応可能である。

【０１０５】また、実施例ではＦＬＣＤ、すなわち、強
誘電性液晶表示器を例にして説明した。そして、その表
示色は１６色として説明したが、これによっても本発明
が限定されるものではない。要は、ＶＲＡＭに格納され
た画像データに対して何等かの加工処理を施し、それを
受けて表示する装置に適応可能だからである。

【０１０６】

【発明の効果】以上説明したように本発明によれば、表
示器に対応した変換後の画像データを得ることができ、
チェックを目で確かめることを不要にできる。

【０１０７】

【図面の簡単な説明】

【図１】実施例における情報処理システムのブロック構
成図である。

【図２】実施例のシステムにおける画像の表示に関する
データの流れの概念を示す図である。

【図３】実施例におけるディスプレイコントローラの具
体的なブロック構成を示す図である。

【図４】実施例におけるＦＬＣＤのブロック構成図であ
る。

【図５】実施例におけるフレームメモリ制御回路の一部
ブロック構成図である。

【図６】実施例におけるＦＬＣＤへ転送されるデータの
フォーマットを示す図である。

【図７】実施例における情報処理システム側で動作する
チェック処理の内容を示すフローチャートである。

【図８】実施例におけるチェック処理時におけるディス
プレイコントローラ内のＣＰＵの動作処理手順を示すフ
ローチャートである。

【図９】第２の実施例におけるＦＬＣＤのブロック構成
図である。

【図１０】第２の実施例における情報処理システムとＦ
ＬＣＤ及びディスプレイコントローラの接続関係を示す
模式図である。

【符号の説明】

３００ＣＰＵ３０６フレームメモリ３０７フレームメモリ制御回路５０１ラインアドレス発生回路５０２ＦＩＦＯメモリ５０３合成器５０４ラッチ５０６カウンタ５０５レジスタ

Claims

【特許請求の範囲】

【請求項１】表示器の表示制御を行う表示制御装置で
あって、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に記憶された画像データを、前記表
示器に対応するデータ形式に変換し、前記第２の記憶手
段に出力する変換手段と、上位装置からの所定の指示に従って、前記第２の記憶手
段から前記表示器に転送されるデータの少なくとも一部
を当該上位装置に出力する出力手段とを備えることを特
徴とする表示制御装置。
【請求項２】前記表示器は、表示内容の記憶保持性を
有することを特徴とする請求項第１項に記載の表示制御
装置。
【請求項３】前記表示器は、強誘電性液晶表示器であ
ることを特徴とする請求項第２項に記載の表示制御装
置。
【請求項４】前記上位装置からの指示は、前記表示器
に転送する画像のラインのアドレス及び転送単位に基づ
く位置アドレスが含まれることを特徴とする請求項第１
項に記載の表示制御装置。
【請求項５】前記上位装置は、汎用情報処理装置であ
って、表示制御装置は当該汎用情報処理装置に設けられ
た拡張バスに接続されることを特徴とする請求項第１項
に記載の表示制御装置
【請求項６】情報を処理して所定の表示制御回路を介
して表示器に画像を表示する情報処理装置であって、前記表示制御回路は、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に記憶された画像データを、前記表
示器に対応するデータ形式に変換し、前記第２の記憶手
段に出力する変換手段と、上位回路からの所定の指示に従って、前記第２の記憶手
段から前記表示器に転送されるデータの少なくとも一部
を当該上位回路に返送する返送手段とを備えることを特
徴とする情報処理装置。
【請求項７】前記表示器は、表示内容の記憶保持性を
有することを特徴とする請求項第６項に記載の情報処理
装置。
【請求項８】前記表示器は、強誘電性液晶表示器であ
ることを特徴とする請求項第７項に記載の情報処理装
置。
【請求項９】前記上位回路からの指示は、前記表示器
に転送する画像のラインのアドレス及び転送単位に基づ
く位置アドレスが含まれることを特徴とする請求項第６
項に記載の情報処理装置。
【請求項１０】前記表示制御回路は、情報処理装置に
設けられた拡張バスに接続された別個の回路であること
を特徴とする請求項第６項に記載の情報処理装置。
【請求項１１】表示画像の元になる画像データを記憶
する第１の記憶手段と、表示器の表示形式のデータを記
憶する第２の記憶手段と、前記第１の記憶手段に記憶さ
れた画像データを、前記表示器に対応するデータ形式に
変換し、前記第２の記憶手段に出力する変換手段と、上
位回路からの所定の指示に従って、前記第２の記憶手段
から前記表示器に転送されるデータの少なくとも一部を
当該上位回路に返送する返送手段とを備える表示回路を
有する情報処理装置の制御方法であって、前記表示制御回路の第１の記憶手段にサンプル画像を格
納し、前記指示を与えることで、前記表示器への転送データを
前記返送手段を介して読み取り、読み取った画像データを検査することを特徴とする情報
処理装置の制御方法。
【請求項１２】前記表示器は、表示内容の記憶保持性
を有することを特徴とする請求項第１１項に記載の情報
処理装置の制御方法。
【請求項１３】前記表示器は、強誘電性液晶表示器で
あることを特徴とする請求項第１２項に記載の情報処理
装置の制御方法。
【請求項１４】前記上位回路からの指示は、前記表示
器に転送する画像のラインのアドレス及び転送単位に基
づく位置アドレスが含まれることを特徴とする請求項第
１１項に記載の情報処理装置の制御方法。
【請求項１５】前記情報処理装置は汎用情報処理装置
であって、表示制御回路は当該汎用情報処理装置に設け
られた拡張バスに接続される別個の回路であることを特
徴とする請求項第１１項に記載の情報処理装置の制御方
法。
【請求項１６】表示画像データを転送した場合、当該
転送した表示データの少なくとも一部を返送する返送手
段を備える表示器を有する情報処理装置であって、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に記憶された画像データを、前記表
示器に対応するデータ形式に変換し、前記第２の記憶手
段に出力する変換手段と、第２の記憶手段に記憶されたデータを前記表示器に転送
する転送手段と、前記表示器の返送手段から返送されてきた画像データを
検査する検査手段とを備えることを特徴とする情報処理
装置。
【請求項１７】前記表示器は、表示内容の記憶保持性
を有することを特徴とする請求項第１６項に記載の情報
処理装置。
【請求項１８】前記表示器は、強誘電性液晶表示器で
あることを特徴とする請求項第１７項に記載の情報処理
装置の制御方法。
【請求項１９】前記情報処理装置は汎用情報処理装置
であって、前記第１、第２の記憶手段、前記変換手段及
び前記転送手段は、当該汎用情報処理装置に設けられた
拡張バスに接続される別個の回路に設けられていること
を特徴とする請求項第１６項に記載の情報処理装置。