JPH08248391A

JPH08248391A - 表示制御装置及び情報処理装置及び制御方法

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Publication number: JPH08248391A
Application number: JP7048320A
Authority: JP
Inventors: Hajime Morimoto; はじめ森本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】表示画像の記憶保持性を有する表示器に良好
な画像をレスポンス良く表示させることを可能にする。【構成】ＳＧＶＡチップ３０２は、情報処理装置側の
ＣＰＵなどからの要求に従ってＶＲＡＭ３０１に書き込
みを行うと、書換え検出／フラグ生成回路が書換えられ
た位置を検出する。ＣＰＵ３００は、これを受けて、ラ
インアドレス生成回路３０４に対して書換えられた領域
を２値化中間調処理回路３０５に転送させ、そこでＦＬ
ＣＤ１１９に合う形式のデータに変換させる。変換され
たデータはフレームメモリ制御回路３０７を介してフレ
ームメモリ３０６に格納される。この格納処理を行って
いる最中、フレームメモリ制御回路３０７は、フレーム
メモリ３０６中の未出力画像データをＦＬＣＤに順次出
力する処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示制御装置及び情報処
理装置及び制御方法に関するものである。

【０００２】

【従来の技術】一般に、情報処理システム（或いは装
置）では、情報の視覚的表現機能を実現する手段として
表示装置を使用している。このような表示装置としては
ＣＲＴ表示装置が広く使われていることは周知の通りで
ある。

【０００３】ＣＲＴ表示装置における表示制御では、情
報処理装置内に設けられたビデオメモリ（以下、ＶＲＡ
Ｍという）に対して表示する画像の書き込み動作と、Ｖ
ＲＡＭからの表示データの読み出し動作がそれぞれ独立
して実行されている。

【０００４】上述したＣＲＴの表示制御の場合、表示情
報を更新するなどのためのビデオメモリに対する表示デ
ータの書き込みと、表示のための読み出しはそれぞれ独
立して行われるため、情報処理システム側のプログラム
では表示タイミングを一切考慮することがなく、任意の
タイミングで所望の表示データを書き込むことができる
という利点がある。

【０００５】しかし、一般にＣＲＴ表示装置は、その奥
行きが表示面積に比例して大きくるので、ＣＲＴ表示装
置全体の容積は大きくなるばかりである。つまり、ＣＲ
Ｔ表示装置は小型化という点で欠点を有する。設置場
所、携帯性等の自由が損なわれるからである。

【０００６】

【発明が解決しようとする課題】この点を補うものとし
ては、液晶表示器（以下、ＬＣＤという）がある。ＬＣ
Ｄは、その表示面積に対しての厚みが、ＣＲＴと比較し
て極端に薄くできるのである。このようなＬＣＤの中
に、強誘電性液晶（Ferroelectric Liquid Crystal）の
液晶セルを用いた表示器（以下、ＦＬＣＤという）があ
る。ＦＬＣＤの特徴の１つは、その液晶セルが電界の印
加に対して表示状態の保存性を有する点にある。すなわ
ち、ＦＬＣＤは、その液晶セルが十分に薄いものであ
り、その中の細長いＦＬＣの素子は、電界を除いてもそ
れぞれの配向状態を維持するものである。このようなＦ
ＬＣ素子は、その双安定性により、それを活用したＦＬ
ＣＤは表示内容を記憶する特性を有する。このようなＦ
ＬＣ及びＦＬＣＤの詳細は、例えば特願昭６２−７６３
５７号に記載されている。

【０００７】さて、ＦＬＣＤを駆動する場合には、ＣＲ
Ｔや他の液晶表示器と異なり、表示画像を記憶して表示
し続けるので、連続的なリフレッシュ駆動周期に対して
時間的な余裕が生ずる。この結果、その連続的なリフレ
ッシュ駆動とは別に、表示画面上の変更のあった部分の
みの表示状態を更新する、所謂、部分書換駆動が可能に
なる。

【０００８】また、ＦＬＣＤの場合、その表示色を疑似
的に増やすために２値化中間調処理が行われる。この処
理の代表的なものに、自然画像の画像品位と文字画像の
画像品位を両立するＥＤ（誤差拡散）法が知られてい
る。このＥＤ処理は、ある画素で発生した誤差を近隣の
画素に次々と拡散（配分）するため、その処理に際して
画像は連続性が要求される。

【０００９】ところが、ＥＤ法による処理と、部分書換
処理を同時に行おうとすると以下の問題が発生する。

【００１０】すなわち、ＥＤ法は上記の如く、その処理
過程で発生する誤差は波紋の如く、次々と伝播していく
ので、処理対象の画像は連続的である必要がある。これ
に対して、変更のあった部分がいくつかあった場合、そ
れぞれの部分は垂直方向に対して飛び飛びになる。

【００１１】従って、ＥＤ処理結果を直ちにＦＬＣＤに
反映させるためには、その転送レートは全く同じになる
必要がある。しかし、部分書き換え位置は勿論固定では
なく、表示画面上のどこにあっても良いわけであるか
ら、それらに全て対処するにはＥＤ処理結果をそのまま
ＦＬＣＤに転送するのは、技術的に問題が残る。

【００１２】

【課題を解決するための手段】及び

【作用】本発明は上記問題点に鑑みなされたものであ
り、表示画像の記憶保持性を有する表示器に良好な画像
をレスポンス良く表示させることを可能にする表示制御
装置及び情報処理装置及び制御方法を提供しようとする
ものである。

【００１３】この課題を解決するため、例えば本発明の
表示制御装置は以下の構成を備える。すなわち、表示画
像の記憶保持性を有する表示器と接続する表示制御装置
であって、表示画像の元になる画像データを記憶する第
１の記憶手段と、前記表示器の表示形式のデータを記憶
する第２の記憶手段と、前記第１の記憶手段に対するア
クセスを監視する監視手段と、該監視手段によって前記
第１の記憶手段に対する書き込みが検出された場合、書
き込みがなされた領域の画像データを前記表時器の表示
データフォーマットに変換する変換手段と、変換された
画像データを前記第２の記憶手段に格納する格納手段
と、前記第２の記憶手段内に前記表示器への未出力画像
があるかどうかを判断する判断手段と、該判断手段でも
って未出力画像が存在すると判断した場合、当該画像を
前記表示器に出力する出力手段とを備える。

【００１４】ここで本発明の好適な実施態様に従えば、
第２の記憶手段は、前記表示器が表示する全画面分の容
量を有し、更に、判断手段でもって、第２の記憶手段に
未出力画像の存在がないと判断した場合、第２の記憶手
段に記憶された全画像を前記表示器に出力する第２の出
力手段を備えることが望ましい。これによって、書換え
が行われなかった画像があっても、表示器にはその分を
リフレッシュすることになり、良好な画像を維持させる
ことが可能になる。

【００１５】また、本発明の好適な実施態様に従えば、
第２の出力手段は、第２の記憶手段に格納されている画
像を飛び越し走査して前記表示器に出力することが望ま
しい。これによって、表示器の表示速度が多少遅い場合
であっても、全画面の更新を早く行うことが可能にな
る。

【００１６】また、好適な実施態様に従えば、表示制御
装置は、汎用情報処理装置に設けられた拡張バスに接続
されることが望ましい。これによって、汎用の情報処理
装置でもって表示画像を記憶保持できる表示器を活用
し、利用することが可能になる。

【００１７】また、表示器は、強誘電性液晶表示器であ
ることが望ましい。これにより、上記の作用効果は一段
と顕著になる。

【００１８】

【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。

【００１９】図示において、１０１は情報処理システム
全体を制御するＣＰＵ、１０２はアドレスバス、コント
ロールバス、データバスからなるシステムバス、１０３
はブートプログラムやＢＩＯＳ等を記憶しているＲＯＭ
である。１０４は、ＲＡＭで構成され、ＯＳ及び各種ア
プリケーションがロードされるメインメモリである。１
０５はメモリ間、メモリと各デバイス間等のデータ転送
を高速に行うダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）である。１０６はキーボード、及びキーボ
ードからの信号を制御してシステムバス１０２を介して
ＣＰＵ１０１に通知するキーボードコントローラであ
る。１０７はＣＰＵ１０１に対して各種割り込み信号の
発生を制御する割り込みコントローラである。１０８は
シリアルインターフェース（例えばＲＳ２３２Ｃインタ
ーフェース等）であり、通信モデム１０９、ポインティ
ングデバイスの１つであるマウス１１０、イメージスキ
ャナ１１１を接続している（或いは接続可能にしてい
る）。１１２は、水晶発振器を含み、そのクロックに基
づいて計時するリアルタイムクロック、１１３はパラレ
ルインターフェースである。このパラレルインターフェ
ース１１３には、例えばプリンタ１１４が接続される。
１１５はハードディスクや光磁気ディスク等の大容量記
憶装置及びそのインターフェース（例えばＳＣＳＩイン
ターフェース）である。１１６はＬＡＮインターフェー
スであり、例えばイーサネット（米国ゼロックス社、Ｄ
ＥＣ社、インテル社の共同開発によるバス構造のＬＡ
Ｎ）１１７に接続される。１１８はフロッピーディスク
及びそのインターフェースである。

【００２０】そして、１１９は上記装置の表示画面を形
成するＦＬＣ表示器（ＦＬＣＤ）であり、１２０はＦＬ
ＣＤ１１９と本システムとを接続するためのインターフ
ェース（ＦＬＣＤＩ／Ｆ）である。

【００２１】このＦＬＣＤインターフェース１２０につ
いての詳細は後述するが、内部に表示用のＲＡＭ（ＶＲ
ＡＭ）と、そのＶＲＡＭに格納された画像をＦＬＣＤ１
１９に表示させるための処理を行う回路群を含んでい
る。

【００２２】尚、このＦＬＣＤインターフェース１２０
は、システムに固定的に接続されていても良いし、通
常、ワークステーションやパーソナルコンピュータに代
表される情報処理装置に設けられた拡張スロットと呼ば
れる部分にカード（もしくはボード）として接続される
ものであってもよい。すなわち、実施例のＦＬＣＤ１１
９及びそのインターフェース１２０は、如何なる形態で
システムに組み込まれても構わないし、外部に独立した
装置として接続されても構わない。尚、ＦＬＣＤ１１９
が情報処理装置とは別体になったいる場合には、ＦＬＣ
Ｄインターフェース１２０とはケーブルで接続されてい
る。

【００２３】いずれにせよ、本システムにおいては、メ
インメモリ１０４に記憶装置１１５や１１８等からＯＳ
やアプリケーションをロードしそれを実行する。実行中
の画面情報はＦＬＣＤインターフェース１２０内に設け
られたＶＲＡＭに格納することでＦＬＣＤ１１９に表示
させることになる。尚、動作するＯＳやアプリケーショ
ンは何でも良く、例えばＯＳとしては米国マイクロソフ
ト社のＭＳ−ＷＩＮＤＯＷＳがあり、同ＯＳ上で動作す
るアプリケーションなどである。

【００２４】また、先に説明したように、パーソナルコ
ンピュータ等に、ＦＬＣＤインターフェース１２０を接
続させた場合、そのインターフェース１２０内のＶＲＡ
Ｍに対して像を書き込む必要があるが、この処理は記憶
装置１１５等に記憶されたＦＬＣＤ専用のデバイスドラ
イバ（ソフトの一種）を起動することで行うことにな
る。

【００２５】さて、上記実施例のシステムにおける画像
の表示に関するデータの流れの概念を図２に示す。

【００２６】アプリケーションもしくはＯＳが、ＦＬＣ
Ｄインターフェース１２０内のＶＲＡＭに対して書き込
みを行うと、それを２値化中間調処理（実施例ではＥＤ
処理）を行い、それをＦＬＣＤ１１９の１画面分の容量
を有するフレームメモリ（各画素４ビット＝Ｒ，Ｇ，
Ｂ，Ｉ）に書き込む。このフレームメモリの内容をＦＬ
ＣＤ１１９に転送し、表示する。つまり、一般の表示装
置では、ＶＲＡＭの内容がそのまま表示装置に転送され
ていたのに対し、実施例におけるＦＬＣＤインターフェ
ース１２０には、ＶＲＡＭと、表示器であるＦＬＣＤと
の間に、フレームメモリを介在させるものである。

【００２７】図３に、実施例におけるＦＬＣＤインター
フェース１２０の具体的なブロック構成を示す。

【００２８】図示において、３００はＦＬＣＤインター
フェース１２０内に設けられ、当該インターフェース全
体の制御を司るＣＰＵである。このＣＰＵ３００は、Ｒ
ＯＭ３０８に格納されているプログラムにしたがって動
作することになる。

【００２９】３０１はＶＲＡＭであり、１画素に対して
Ｒ，Ｇ，Ｂそれぞれが１バイト（８ビット）が割り当て
られている（計３バイト＝２４ビット＝約１６００万
色）。一般に、ＲＧＢ各色要素に対して８ビットを与え
たとき、それでもって再現されるカラー画像はフルカラ
ー画像と呼ばれる。なお、実施例においては、１２８０
×１０２４ドットサイズの画像を記憶可能な容量を有し
ている（１２８０×１０２４×３≒４Ｍバイト）。

【００３０】３０２はＶＲＡＭ３０１に対するアクセス
を制御するためのＳＶＧＡであり、情報処理システム側
のＣＰＵ１０１からの指令に基づいてＶＲＡＭ３０１へ
の描画（書き込み）及び読み出しを行うことが可能にな
っている。また、ＣＰＵ１０１からの指令に基づいて図
形等の描画を行う機能も備え、後述する機能をも備え
る。なお、ＶＲＡＭに対して各種図形の描画を行ったり
するためのＬＳＩは、ディスプレイコントロールチップ
として広く用いられるものであり、それ自身は公知のも
のである。

【００３１】３０３は書き込み検出／フラグ生成回路で
あって、ＳＶＧＡチップ３０２がＶＲＡＭ３０１に対す
る書き込み（描画処理）を行うとき、そのライトイネー
ブル信号（実際はチップセレクト信号も含む）をトリガ
にして、書き込みアドレスを検出し、何ライン目が更新
されたかを検出し、それを保持する。

【００３２】より詳細を説明すると、この回路３０３
は、ＳＶＧＡチップ３０２がＶＲＡＭ３０１に対して書
き込みを行うときのライトイネーブル信号を活用し、そ
のとき出力されていたアドレスを不図示のレジスタにラ
ッチする。そして、そのラッチされたアドレスデータか
ら何ライン目に対して書き込みが行われたのかを演算し
（書き込みアドレスを１ラインのバイト数で割る回路で
算出できる）、書換えられたラインに対応する領域フラ
グに“１”をセットする。実施例におけるＦＬＣＤ１１
９の画面全体のライン数は１０２４（０ライン目〜１０
２３ライン目）であり、各領域は３２ラインを１単位と
しているので、領域フラグは合計３２（＝１０２４／３
２）ビットである。すなわち、この３２ビットのフラグ
における各ビットは、０〜３１ライン目、３２〜６３ラ
イン目、…、９９２〜１０２３目の各領域に対する書き
込みがあったかどうかを保持する。

【００３３】１ライン毎に書換えられたかどうかを保持
するのではなく、ある程度のライン数を単位としている
のは、一般に、表示画像を変更する際には１ラインのみ
の書換えはほとんどなく、複数ラインにまたがっている
ためである。なお、１領域に対して割り当てるライン数
は３２に限定されるものではなく、これ以外であっても
良い。ただし、あまり少ないと領域フラグのビット数が
多くなる。また、後述する部分書換え処理の指示回数も
その分だけ多くなって、オーバーヘッドが発生する割合
が高くなる。また、割り当てるライン数が大きすぎる
と、部分書換えの処理の不要部分が多くなる可能性が高
くなるという不具合も発生する。この理由で、３２ライ
ンとした。

【００３４】また、説明は後述するが、ＦＬＣＤ１１９
の全表示可能は１２８０×１０２４であるが、それ以外
のドット数でも表示できるようにするため（例えば１０
２４×７６８、６００×４８０など）、書換えラインを
算出するために使用する１ラインの情報量はプログラマ
ブルになっている。表示ドット数の変更は、情報処理装
置側のＣＰＵ１０２（その時に動作しているプログラム
は、本実施例におけるＦＬＣＤインターフェースの制御
ドライバ）からの指示に基づく。

【００３５】以上説明した書換え検出／フラグ生成回路
３０３は、ＶＲＡＭ３０１に対して書き込んだ３２ライ
ン単位の領域に対して書換えられたことを検出すると、
その領域フラグの内容をＣＰＵ３００に通知する。ま
た、後述するように、ＣＰＵ３００からの要求に応じ
て、領域フラグをゼロクリアすることも行う。

【００３６】３０４はラインアドレス生成回路であっ
て、ＣＰＵ３００から指示されたラインの先頭アドレス
及び、そのラインからのオフセットライン数を受け、Ｓ
ＶＧＡチップに対して、データ転送のためのアドレス及
びその制御信号を出力する。ＳＶＧＡチップ３０２は、
このアドレスデータ及び信号を受け、該当するラインか
ら指示されたのライン数の画像データ（ＲＧＢ各８ビッ
ト）を以下に説明する２値化中間調処理回路３０５に出
力する。

【００３７】２値化中間調処理回路３０５は、ＳＶＧＡ
チップ３０２から転送されてきた画像データ（１画素当
たりＲＧＢ各８ビット）を誤差拡散法に基づいてＲＧＢ
及び輝度信号Ｉ（各１ビットで計４ビット）に量子化す
る。なお、ＲＧＢ各８ビットからＲＧＢを各１ビットに
２値化するとともに、輝度の高低を示す２値信号Ｉを生
成する技術が既に本願出願人が提案している（例えば、
特願平４−１２６１４８号）。また、この２値化中間調
処理回路３０５には、その処理を遂行するため、誤差拡
散処理で必要なバッファメモリが内蔵されている。

【００３８】なお、この２値化中間調処理回路３０５
は、ＣＰＵ３００からの指示に基づいて、２値化する場
合のパラメータとなる誤差拡散テーブル（パラメー
タ）、出力するライン位置及びライン数を受け、それに
従って出力する。誤差拡散テーブルを固定とはせず、Ｃ
ＰＵ３００から動的に設定できるようにしたのは、例え
ば、情報処理装置側のＣＰＵ１０１からの指示に基づい
て配色などを変更できるようにするためである。

【００３９】３０６は、ＦＬＣＤ１１９に表示する画像
（１画素につきＲＧＢＩ各１ビットのデータ）を記憶す
るフレームメモリである。先に説明したように、実施例
におけるＦＬＣＤ１１９は１２８０×１０２４ドットで
あり、各ドットは４ビットであるので、１Ｍバイト（計
算では６４０Ｋバイト）の容量を有している。

【００４０】３０７はフレームメモリの書き込み及び読
み出し、そして、ＦＬＣＤ１１９への転送を制御するフ
レームメモリ制御回路である。具体的には、２値化中間
調処理回路３０５から出力されたＲＧＢＩのデータをフ
レームメモリに格納すると共に、ＣＰＵ３００により指
示された領域をＦＬＣＤ１１９に出力する処理を行う。
また、あるまとまったライン数の画像データをＦＬＣＤ
１１９に転送処理している場合を除き（すなわち、ＣＰ
Ｕ３００から転送指示された画像データの転送が完了し
て、次の転送指示がない場合に）、ＦＬＣＤ１１９から
データ転送リクエストを受けた場合、その旨をＣＰＵ３
００に割り込み信号として通知する。尚、ＦＬＣＤに転
送する際のデータフォーマットは、ＲＧＢＩの計４ビッ
トを一組としており、フレームメモリ３０６にもこの形
式でデータが格納されている。

【００４１】さらに、このフレームメモリ制御回路３０
７は、２値化中間調処理回路３０５からの画像データを
フレームメモリに格納完了した場合にも、その旨の割り
込み信号をＣＰＵ３００に出力する。そしてまた、ＣＰ
Ｕ３００から指示されたラインの画像データの転送が完
了した場合（複数ラインの転送の指示があれば、指示さ
れたライン数の画像データの転送が完了した場合）に
も、その旨の割り込み信号をＣＰＵ３００に出力する。

【００４２】さて、上述した構成において、今、情報処
理装置本体のＣＰＵ１０１がＯＳ或いはアプリケーショ
ン等のから、文字や図形等の描画要求を受けると、それ
に対するコマンドあるいはイメージデータをＣＰＵ１０
１がＦＬＣＤインターフェース１２０内のＳＶＧＡチッ
プ３０２に出力する。ＳＶＧＡチップ３０２は、イメー
ジデータを受信した場合にはそのイメージをＶＲＡＭ３
０１の指示された位置に書き込み、図形データ等の描画
コマンドを受けるとＶＲＡＭ３０１に対して対応する位
置にその図形イメージを描画する。すなわち、ＳＶＧＡ
チップ３０２はＶＲＡＭ３０１に対して書き込み処理を
行う。

【００４３】書換検出／フラグ生成回路３０３は、先に
説明したように、ＳＶＧＡチップ３０２の書き込みを監
視している。この結果、書き込みの行われた領域に対す
るフラグをセットしていくと共に、それをＣＰＵ３００
に知らせる。

【００４４】ＣＰＵ３００は、書換検出／フラグ生成回
路３０３に格納されている領域フラグをリードすると共
に、書換え検出／フラグ生成回路３０３に対してその領
域フラグをリセットし、次回の書換えに備える。尚、こ
のリセット動作は、読み出しと同時に行うようハード的
手段を用いても良い。

【００４５】さて、ＣＰＵ３００はリードした領域フラ
グから、どのビットがセットされているか、すなわち、
どの領域（複数ある場合もある）に対して書換えが行わ
れたかを判断する。そして書換えが行われたと判断した
領域をＶＲＡＭ３０１から２値化中間調処理回路３０５
に転送すべく、その転送開始ラインの先頭アドレス（通
常は画面左隅のアドレス）と、その位置から何ラインの
画像を転送するかを示すデータを、ラインアドレス生成
回路３０４に対して出力する。

【００４６】ここで注目する点は、ＶＲＡＭ３０１の例
えば１０番目の領域、すなわち、３２０〜３５１ライン
の領域に書き込みが行われたことを検出した場合、ライ
ンアドレス生成回路に、３２０ライン目の先頭画素のア
ドレスとそこから３２ライン分の転送を行わせる指示を
行うのではなく、３２０ライン目より５ライン前のライ
ン（３１５ライン目）の先頭画素アドレスからの転送を
行なわせる。つまり、３１５ライン目〜３５１ラインに
対しての転送指示を行なわせる。理由は以下の通りであ
る。

【００４７】一般に誤差拡散処理を行う場合、発生した
誤差を未処理の画素群に拡散するため、重み付け要素値
（配分の比率を示す値）を有する２次元的なマトリック
スを用いる。発生した誤差は、次々と伝播していく。こ
こで、２つの画素Ａ，Ｂを想定し、画素Ａの位置で２値
化処理したときに発生する誤差の画素Ｂ（未処理の画
素）の位置に与える影響を考える。この場合、Ｂ画素に
与えるＡ画素で発生した誤差の影響は、ＡＢ画素間の距
離が大きいほど小さくなる。換言すれば、その距離があ
る程度あれば、Ｂ画素位置に与えるＡ画素からの誤差の
影響は無視できるほど小さい。上記５ラインは、かかる
理由を根拠にしている。尚、誤差の影響を無視できるた
めの距離は、誤差拡散のマトリックスのサイズ及び重み
付け要素値に依存して決まる。また、実施例における２
値化中間調処理回路３０５での誤差拡散処理は、画像の
左上隅から右下隅に向かうものとしているのは、上記説
明から理解できよう。

【００４８】また、ＣＰＵ３００は、２値化中間調処理
回路３０５に対しては２値化中間調処理結果のラインデ
ータのどの部分を出力するのかを示す指示を与える。

【００４９】すなわち、先に示したように、ＶＲＡＭ３
０１の３２０ライン〜３５１目の領域に対して書き込み
がなされた場合には、３１５〜３５１ライン目のデータ
が２値化中間調処理回路３０５に転送されるが、ＣＰＵ
３００は２値化中間調処理回路３０５に対してはライン
３２０〜３５１ラインのデータを出力するよう指示す
る。

【００５０】以上の結果、２値化中間調処理回路３０５
からは、３１９ライン目以前の未変更部分の画像の影響
を受けた、３２０〜３５１ラインのデータをフレームメ
モリ制御回路３０７に出力することになる。

【００５１】フレームメモリ制御回路３０７は、ＣＰＵ
３００からの指示に基づいて、２値化中間調処理回路３
０５より出力されてきたライン単位のデータ（１画素に
つき４ビット）を対応するフレームメモリ３０６に書き
込んでいく。すなわち、ＣＰＵ３００は、２値化中間調
処理回路３０６から出力されるライン数及びその先頭の
ラインが画像の何ライン目であるのか知っているわけで
あるから、フレームメモリ制御回路３０７に対し、入力
するラインのアドレス（フレームメモリ３０６に対する
書き込み先頭アドレス）及び連続して何ライン分のデー
タを書き込むのかを示すデータをセットする。

【００５２】こうして、フレームメモリ３０６には、書
換えられた（更新された）画像の部分のみの画像、しか
も書換えられていない画像との接合部分が自然な画像が
書き込まれることになる。尚、フレームメモリ制御回路
３０７は、ＣＰＵ３００から指示された領域に対する、
２値化中間調処理回路３０５から転送されたデータのフ
レームメモリ３０６への格納を完了すると、先に示した
割り込み信号を発生する。

【００５３】ところで、実施例における２値化中間調処
理回路３０５の処理速度は、１画面分にして現時点では
約１／３０秒である。これはＣＲＴ等の垂直同期信号が
６０Ｈｚ程度であるのに対して、約半分である。しかし
ながら、画面全体が書換えることは、通常のアプリケー
ションを使用している限りは希である。換言すれば、２
値化中間調処理回路３０５が処理するライン数は実際は
それほど多くなく、必然、処理量が少ないから画面全体
として見た場合の処理が完了するまでの期間は、ＣＲＴ
の表示更新期間と比較してさほど変わらなか、半分の領
域以下であればむしろＣＲＴより速い。

【００５４】また、フレームメモリ制御回路３０７は、
ＣＰＵ３００からＦＬＣＤ１１９に対する出力指示も受
ける。出力指示は、ＦＬＣＤ１１９へどのライン（ライ
ンの先頭アドレス）から何ライン分（連続ライン数）を
転送するかを指示するが、フレームメモリ制御回路３０
７はこの転送が完了した場合にもＣＰＵ３００に対して
その旨を通知する割り込み信号を発生する。これは先に
説明した通りである。

【００５５】ここで、フレームメモリ制御部３０７がＦ
ＬＣＤ１１９に転送するデータフォーマットを示すと次
の通りの、書き込みラインアドレス＋ＲＧＢＩ＋ＲＧＢＩ＋…＋Ｒ
ＧＢＩである。

【００５６】ＦＬＣＤ１１９はかかるデータを受け、そ
の先頭のアドレスに従って、その直後から続くデータを
ＦＬＣＤ１１９の駆動のために使用する。

【００５７】尚、２値化中間調処理回路３０５からの書
き込みが複数の不連続の領域の処理結果を出力すること
もあり、且つ、フレームメモリ制御回路３０７に対する
ＦＬＣＤ１１９への転送指示は、前回のＦＬＣＤへの転
送の完了の通知を受けてからであるので、フレームメモ
リ３０６に書き込まれた画像データが直ちに、ＦＬＣＤ
１１９に出力される画像データとなるとは限らない。す
なわち、上記の如く、フレームメモリ３０６を介して処
理することで、ＶＲＡＭ３０１への書き込みと、ＦＬＣ
Ｄ１１９への出力はまったく非同期に処理することにな
る。

【００５８】図４に実施例におけるＦＬＣＤ１１９のブ
ロック構成図を示す。図示において、４００はＦＬＣＤ
全体の制御を司るコントローラであり、４０１はＦＬＣ
である。４０２はＦＬＣ４０１の行方向（ライン）の１
つを選択するための回路であり、４０３は１ライン分の
記憶容量を有するレジスタである。

【００５９】コントローラ４００は、先に説明したＦＬ
ＣＤインターフェースからの、書き込みラインアドレス＋ＲＧＢＩ＋ＲＧＢＩ…＋ＲＧ
ＢＩのデータを受信し、その先頭の書き込みアドレスを調べ
ると共に、それ以降に受信した画素データＲＧＢＩＲＧ
ＢＩ…のデータをレジスタ４０３に供給する。そして、
書き込みアドレスで示されるラインを選択するよう行方
向選択回路４０２に指示し、ＦＬＣの表示更新を行なわ
せる。また、このコントローラ４００は、不図示の温度
センサより得た温度に依存した時間間隔（６０〜７０μ
ｓｅｃの範囲で変動する）でＦＬＣＤインターフェース
１２０に対してデータ転送要求信号を発生する。

【００６０】フレームメモリ制御回路３０７は、例えば
３２ラインの転送要求をＣＰＵ３００から指示されてい
る場合、このデータ転送要求を受ける度に、先に示した
フォーマットに従って１ライン単位に出力する。こうし
て、指示された全てのラインの転送が完了し、次の転送
要求指示を受けていない場合であって、尚且つ、ＦＬＣ
Ｄ１１９からデータ転送要求信号を受けると、その旨を
ＣＰＵ３００に割り込み信号として通知する。

【００６１】ＣＰＵ３００はこの通知を受けると、部分
書換えした画像の未転送データがあるか判断し、もしな
ければ、フレームメモリ３０６内に格納されている全画
面の画像データをインタレース方式で、ＦＬＣＤ１１９
に転送指示させる。すなわち、この割り込み信号を受信
する度に、１ライン目、３ライン目…１０２３ライン
目、２ライン目、…１０２４ライン目という順序で、１
ラインずつ転送を行なわせるべく、フレームメモリ制御
部３０７に指示を与える。尚、実際には、ＦＬＣＤ１１
９からの転送要求信号が来た場合には、次の転送要求信
号が来た場合に転送させるラインの指定を行う。

【００６２】上記の如く、画像に変動がない場合に、イ
ンタレース転送する理由は以下の通りである。

【００６３】実施例で使用したＦＬＣＤ１１９は、先に
説明したように、表示画像を記憶保持する機能を有する
ので、理論上、変更箇所のみの画像の転送を行えば良
い。しかし、全く変更がなくリフレッシュすることがな
い画像と、変更があって新たに駆動表示された（部分書
換えられた）画像との境界での輝度に微小ならが差が発
生することがわかったからである。

【００６４】すなわち、実施例におけるＦＬＣＤ１１９
は、表示画像の部分的な更新があった場合には、その更
新された部分のみでＦＬＣＤの表示を更新するが、表示
画像に対する変化がない場合には、フレームメモリ３０
６内の全画像をインタレース的にＦＬＣＤ１１９に転送
する処理を行う。各ラインを順次転送するのではなく、
インタレース転送する理由は、一般に、液晶表示器はそ
の応答が早くないので、見かけ上の表示画像の更新を早
くするためである。

【００６５】以上説明した処理内容に従って、ＦＬＣＤ
インターフェース１２０内のＣＰＵ３００の動作処理手
順を、図５を用いて説明する。

【００６６】尚、図示における各フラグの意味は次の通
りである。

【００６７】Ａ）量子化完了フラグ：フレームメモリ制
御回路３０７が２値化中間調処理回路３０５から出力さ
れてきた画像データをフレームメモリ３０７に格納し終
えたか否かを示す情報を保持するフラグ。

【００６８】Ｂ）転送完了フラグ：フレームメモリ制御
回路３０７が、ＣＰＵ３００によって指示された位置の
画像のＦＬＣＤ１１９への転送が完了したか否か示す情
報を保持するフラグ。

【００６９】Ｃ）転送要求フラグ：ＦＬＣＤ１１９が次
のデータ転送要求を要求してきたか否かを示す情報を保
持するフラグ。ただし、この転送要求フラグは、フレー
ムメモリ制御回路３０７が、ＣＰＵ３００で指示された
ライン数分の転送が完了していない限りはセットされな
い（なぜなら、この間の転送要求信号は、フレームメモ
リ制御回路３０７の転送タイミングに使用しており、そ
の転送要求信号に対する割り込み信号は発生しないから
である）。

【００７０】さて、今、書換え検出／フラグ生成回路３
０３からリードした領域フラグ（３２ビット）が、図示
のようになっているものとする（タイミングＴ１）。

【００７１】この場合、ＣＰＵ３００は、その先頭から
調べて最初に“１”にセットされている領域位置（以下
領域ＮＯという）“２”を検出できる。そこで、それに
従って、フレームメモリ制御回路３０７、２値化中間調
処理回路３０５、ラインアドレス生成回路３０４の各々
にセットするアドレス及びライン数を演算し、その順番
にセットする。フレームメモリ制御回路３０７を最初に
した理由は、各回路のイネーブル信号（図３参照）がイ
ネーブル状態になった場合に、その動作を行うからであ
り、逆にセットしてしまうと下位の回路の準備ができて
いないにも拘らず上位の回路が出力してしまうからであ
る。

【００７２】最後のラインアドレス生成回路３０４にア
ドレス及びライン数のセットを行うと、それがトリガに
なってＳＶＧＡチップ３０２は、下位の２値化中間調処
理回路３０５のイネーブル信号をセットしてデータの転
送を始める。

【００７３】これによって２値化中間調処理回路は、Ｒ
ＧＢ各８ビットに基づいて誤差拡散処理でもってＲＧＢ
Ｉ各１ビットの画像データを生成するが、ＣＰＵ３００
によって設定されたライン（５ライン目）に到達しては
じめて下位のフレームメモリ制御回路３０７へのイネー
ブル信号をセットし、処理結果を出力する。

【００７４】フレームメモリ制御回路３０７は、２値化
中間調処理回路３０５から入力した処理済みの画像デー
タを、ＣＰＵ３００から指示されたフレームメモリ３０
６のアドレス位置から順次格納していく。こうして、フ
レームメモリ制御回路３０７が、その格納処理が完了す
ると、ＣＰＵ３００に対して格納完了を意味する割り込
み信号を出力する。

【００７５】この割り込み信号を受け、ＣＰＵ３００は
量子化完了フラグをセットし（タイミングＴ２）、フレ
ームメモリ制御回路３０７に対してＦＬＣＤ１１９への
転送指示（アドレス及びライン数のセット）を行う。ま
た、ＣＰＵ３００は、領域フラグ中の領域ＮＯ“２”以
外にセットされている領域ＮＯがあるかを検索し、もし
あればその部分に対しても同様の処理を行なわせる。図
示の場合、領域ＮＯ“４”に関しても、書き込みが確認
されているから、上記のフレームメモリ３０６への格納
までの処理を行なわせる。そして、この格納処理が完了
すると（タイミングＴ３）、それ以降の領域フラグ中の
セットされている領域ＮＯに対して同様の処理を行って
いく。

【００７６】この過程で、フレームメモリ制御回路３０
７から先に転送指示された領域ＮＯ“２”の転送が完了
した旨の割り込みを受けると、領域ＮＯ“２”に対する
転送完了フラグを１にセットし（タイミングＴ４）、量
子化完了フラグが“１”になっている他の領域ＮＯがあ
るかどうかを判断する。そして、それがあれば、ＦＬＣ
Ｄ１１９への転送を行うよう指示する。

【００７７】尚、タイミングＴ４とタイミングＴ３のい
ずれが早く発生するかは、処理するデータ量に依存し、
不定である。

【００７８】こうして、転送完了通知を受け、その時点
で次に転送すべきデータがなくなると、ＦＬＣＤ１１９
からのデータ転送要求信号に基づく割り込み信号をフレ
ームメモリ制御回路３０７が出力してくる（タイミング
Ｔ５）。これを受け、ＣＰＵ３００は、書換え検出／フ
ラグ生成回路３０３の領域フラグをリード処理を行う。

【００７９】そして、このときリードした領域フラグ中
に“１”のビットがないとき、先に説明したように、フ
レームメモリ３０６のインタレース転送（１ラインずつ
飛び越し転送）を行うべく、転送する１ラインのアドレ
スをセットする。この転送が完了すると、フレームメモ
リ制御回路３０７は、ＦＬＣＤ１１９からデータ転送要
求信号を受けることになるが、その時点で転送が１ライ
ンのデータ転送が完了しているから、ＣＰＵ３００に割
り込みをかける。

【００８０】ＣＰＵ３００は、この割り込みがかかる度
に、書換え検出／フラグ生成回路３０３から領域フラグ
をリードするが、全てのビットは“０”の間は、先のイ
ンタレース転送を継続して処理を行うことになる。

【００８１】要するに、図５における領域フラグを読み
出し、その中に１つでも“１”がセットされている領域
ＮＯがあることがわかった場合、あたかも領域フラグが
図示のフラグテーブルを右方向にシフトしていくかの如
く各処理が行われることになる。

【００８２】次に、実施例における上記処理を実現する
ためのＣＰＵ３００が処理する一連の工程の例を図６〜
図９のフローチャートに従って説明する。尚、かかるフ
ローチャートに基づくプログラムは、ＲＯＭ３０８に格
納されているものである。

【００８３】図６は、実施例におけるＦＬＣＤインター
フェース１２０内のＣＰＵ３００のメイン処理ルーチン
を示すフローチャートである。

【００８４】まず、ステップＳ１で情報処理装置本体の
バス１０２を介して表示ドット数の指示があったかどう
かを判断する。もしあれば、ステップＳ２に進んで、指
示された表示ドット数にするべく、書換え検出／フラグ
生成回路３０３を初めとする各回路３０５〜３０７にも
環境情報としてセットする。

【００８５】尚、実施例におけるＦＬＣＤ１１９は、１
２８０×１０２４ドットの表示能力を有することは既に
説明した。ここで、例えば１０２４×７６８にするよう
指示を受けた場合には、画像はＦＬＣＤ１１９の表示画
面の中央に表示される方が、操作者に自然な感じを与え
るので好ましい。ステップＳ２における処理は、これを
実現するための処理を行っている。例えば、書換え検出
／フラグ生成回路３０３は、書換えられたライン位置を
特定するときに、書換えられたアドレスを、１ライン分
のバイト数で除算することになるが、この１ライン分の
バイト数は、表示ドット数によって決まる。

【００８６】尚、以下の説明では、１２８０×１０２４
ドットの表示指示を受けた場合を説明する。

【００８７】図７は、フレームメモリ制御回路３０７か
らデータ転送要求信号を受けたときに起動する割り込み
ルーチンのフローチャートである。

【００８８】フレームメモリ制御回路３０７は、ＣＰＵ
３００から指示されたライン数の画像のＦＬＣＤ１１９
への転送指示を受けると、このＦＬＣＤ１１９からのデ
ータ転送要求信号に同期して転送を行うことは既に説明
した。ここで、ＣＰＵ３００から指示されていない場
合、或いは、指示された転送が完了した場合に、ＦＬＣ
Ｄ１１９からこのデータ転送要求信号を受けると、それ
をそのままＣＰＵ３００に対して割り込み信号として出
力する。換言すれば、一連の転送要求を受け、その転送
を行っている最中にＦＬＣＤ１１９からデータ転送要求
を受けている場合には、フレームメモリ制御回路３０７
は、その信号をＣＰＵ３００に出力しない。

【００８９】図７のフローチャートは、この割り込み信
号を受けた場合の処理、すなわち、おくるべきデータの
転送が完了した後の割り込み処理である。

【００９０】まず、ステップＳ１１では、書換え検出／
フラグ生成回路３０３より領域フラグ３２ビットをリー
ドすると共に、書換え検出／フラグ生成回路３０３に対
し、リセットさせる、内部の領域フラグをゼロクリアす
る。

【００９１】ステップＳ１２では、リードした領域フラ
グ中に、セットされているビットがあるかどうか、つま
り、書換えられた部分があるかどうかを判断する。ここ
で、全てのビットは“０”であると判断した場合には、
ステップＳ１３に進んで、インタレース転送を行う処理
を行う。つまり、ＶＲＡＭ３０１に対して何等書き込み
が検出されていない場合には、ＦＬＣＤ１１９からデー
タ転送要求を受ける度に、インタレース転送（フレーム
メモリ３０６から１ラインのデータを、且つ、飛び越し
て転送の指示）を行うことになる。

【００９２】一方、リードした領域中に、セットされた
ビットが存在することがわかったら、ステップＳ１４に
進み、各回路へセットするアドレス及びライン数を演算
する。尚、連続する領域、たとえば領域ＮＯ１０〜１２
（２８９〜３８４ラインの領域）に対するビットが共に
セットされている場合には、これらを１つの領域とし
て、アドレス及びライン数を演算する。

【００９３】この演算が完了すると、処理はステップＳ
１５〜Ｓ１７で、フレームメモリ制御回路３０７、２値
化中間調処理回路３０５、そして、最後にラインアドレ
ス生成回路３０４にそれぞれ対応する情報をセットし、
２値化中間調処理（量子化処理）を開始させる。先に説
明したように、ラインアドレス生成回路３０４には、書
換えられた領域の先頭ラインよりも５ライン前のアドレ
スをセットする。ただし、領域ＮＯ“１”の場合が書換
えられた場合には、その５ライン前は存在しない。この
場合には、領域ＮＯから割り出されたアドレスをそのま
ま活用する。

【００９４】以上の結果、領域フラグをリードし、その
中にセットビットが存在する場合の最初の量子化処理が
開始される。

【００９５】図８は、フレームメモリ制御回路３０７
が、２値化中間調処理回路３０５から量子化後の画像デ
ータを受け、それをフレームメモリ３０６に格納する作
業が完了した場合に、同回路３０７より出力される割り
込み信号に対するフローチャートである。

【００９６】まず、ステップＳ２１で、現在、フレーム
メモリ制御回路３０７は、部分書換え画像のＦＬＣＤ１
１９への転送を行っている最中かどうかを判断する。

【００９７】転送していないと判断した場合、すなわ
ち、その時点ではインタレース転送を行っていて、最初
の部分書換え画像のフレームメモリ３０６への格納が完
了したと判断した場合には、ステップＳ２２に進み、
今、格納が完了した量子化後の画像データの転送を行な
わせるべく、フレームメモリ制御回路３０７にそのアド
レス、及び、ライン数をセットし、部分書換え画像の転
送を行なわせる。

【００９８】ステップＳ２３に処理が進むと、次に量子
化する領域があるか否かを、既に読み込んだ領域フラグ
を調べて判断する。

【００９９】もし、未量子化処理の領域があると判断し
た場合には、ステップＳ２４でその領域に対するアドレ
ス及びライン数を演算し、ステップＳ２５〜ステップＳ
２７において、各回路に情報をセットし、次の量子化処
理を開始させる。尚、このステップＳ２４〜ステップＳ
２７は、先に説明したステップＳ１４〜ステップＳ１７
と同じであるので、その詳述は省略する。

【０１００】図９は、フレームメモリ制御回路３０７
が、ＣＰＵ３００によって指示された部分書換え画像の
ＦＬＣＤ１１９への転送が完了した場合に通知される割
り込み処理のフローチャートである。

【０１０１】まず、ステップＳ３１で、次に転送すべき
データがあるかを判断する。転送すべきデータがないケ
ースは、部分書換えに対する全ての領域の画像をＦＬＣ
Ｄ１１９に転送し終えた場合と、先に説明した量子化処
理が完了していず、それを待っている場合の２通りであ
る。いずれにしても、転送すべきデータがないと判断し
たら、本処理を終える。

【０１０２】また、転送すべきデータがあると判断した
ら、ステップＳ３２に進んで、その領域をＦＬＣＤ１１
９に転送すべく、フレームメモリ制御回路３０７に対し
て、その転送開始ラインアドレス及びライン数をセット
し、転送処理を開始させる。

【０１０３】以上説明したように、ＣＰＵ３００は、上
記の処理を行うことで、先に説明した部分書換え部分の
表示の更新、及び、変化がない場合のインタレース表示
を行なわせることが可能になる。これらの処理の中核と
なるのは、ＣＰＵ３００は勿論であるが、上記説明の如
く、フレームメモリ制御回路３０７に依存する部分、す
なわち、フレームメモリ３０６を設けたことによる影響
が大である。

【０１０４】しかして、上記の如く、実施例によれば、
ＶＲＡＭ３０１への書き込みとＦＬＣＤ１１９への表示
更新が、全く非同期に行えるので、ＦＬＣＤ１１９の特
徴を最大限に利用した表示を行なわせることが可能にな
る。

【０１０５】尚、上記実施例では、フレームメモリ制御
回路３０７は、ＣＰＵ３００から部分書換えによる転送
指示があった場合、その部分書換え画像の転送中では、
ＦＬＣＤ１１９からのデータ転送要求信号による割り込
み信号をＣＰＵ３００に出力しないとしたが、その動作
中の状況に拘らず割り込み信号を出力するようにしても
良い。

【０１０６】この場合には、ＣＰＵ３００は、部分書換
え指示を行った場合に、転送するライン数を知っている
ことになるから、割り込み信号を受ける度に、カウント
ダウンし、その値を検査すれば、その割り込みが転送完
了による割り込みなのか、インタレース転送中の割り込
みなのかを判断できるからである。

【０１０７】また、上記実施例におけるＣＰＵ３００の
処理手順は、一例であって、これによって本願発明が限
定されるものではない。要は、先に説明したごとく、部
分書換え画像をＦＬＣＤに転送する際、フレームメモリ
３０６を介在させ、非同期に行うようになっていれば良
いからである。

【０１０８】尚、実施例におけるＦＬＣＤインターフェ
ース或いはＦＬＣＤ１１９は、始めから情報処理装置と
一体になっている構成でも、パーソナルコンピュータで
代表される装置が標準で備える拡張スロットに搭載する
場合でも構わない。

【０１０９】また、ＦＬＣＤインターフェース１２０内
のＣＰＵ３００は、ＲＯＭ３０８に格納されたプログラ
ムに従って処理を行うとしたが、ＲＯＭ３０８の代わり
に例えばＲＡＭ或いは書換え可能で記憶保持可能なＥＥ
ＰＲＯＭであっても良い。

【０１１０】ＲＡＭで構成する場合には、情報処理装置
側の電源が投入された場合に、本ＦＬＣＤインターフェ
ースを駆動するためのドライバソフトの初期段階で、Ｆ
ＬＣＤインターフェース１２０内のＣＰＵ３００に対し
て該当するプログラムをダウンロードすれば良い。尚、
ＲＡＭ或いはＥＥＰＲＯＭにすることにより利点は、Ｃ
ＰＵ３００の処理プログラムを変更することを容易にす
るためであると共に、プログラムのデバッグを容易にす
るためである。

【０１１１】従って、本実施例における情報処理装置或
いはＦＬＣＤインターフェース装置は、単独の装置であ
っても、複数の装置の組み合わせであっても良く、且
つ、外部からプログラムを供給する場合にも適応可能で
ある。

【０１１２】よって、本願発明は上記実施例によって限
定されるものではなく、本発明の趣旨をかえない限り
は、如何なる場合にも適応可能である。

【０１１３】また、実施例ではＦＬＣＤ、すなわち、強
誘電性液晶表時器を例にして説明した。そして、その表
示色は１６色として説明したが、表示画像を保持できる
装置であれば如何なる方式にも適応可能であり、ＦＬＣ
Ｄに限るものではなく、発色数も１６色でもって限定さ
れるものではない。

【０１１４】

【発明の効果】以上説明したように本発明によれば、表
示画像の記憶保持性を有する表示器に良好な画像をレス
ポンス良く表示させることが可能になる。

【図面の簡単な説明】

【図１】実施例における情報処理システムのブロック構
成図である。

【図２】実施例のシステムにおける画像の表示に関する
データの流れの概念を示す図である。

【図３】実施例におけるＦＬＣＤインターフェースの具
体的なブロック構成を示す図である。

【図４】実施例におけるＦＬＣＤのブロック構成図であ
る。

【図５】実施例におけるＦＬＣＤインターフェース内の
ＣＰＵの動作中のフラグの推移を示すずである。

【図６】実施例におけるＦＬＣＤインターフェース内の
ＣＰＵ３００のメイン処理ルーチンを示すフローチャー
トである。

【図７】フレームメモリ制御回路からデータ転送要求信
号を受けたときに起動する割り込みルーチンのフローチ
ャートである。

【図８】フレームメモリ制御回路からの量子化完了通知
を受けた場合に起動する処理を示すフローチャートであ
る。

【図９】フレームメモリ制御回路から、ＦＬＣＤへの転
送完了通知を受けた場合の起動する処理を示すフローチ
ャートである。

【符号の説明】

１１９ＦＬＣＤ３００ＣＰＵ３０１ＶＲＡＭ３０２ＳＶＧＡチップ３０３書換え検出／フラグ生成回路３０４ラインアドレス生成回路３０５２値化中間調処理回路３０６フレームメモリ３０７フレームメモリ制御回路３０８ＲＯＭ

Claims

【特許請求の範囲】

【請求項１】表示画像の記憶保持性を有する表示器と
接続する表示制御装置であって、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に対するアクセスを監視する監視手
段と、該監視手段によって前記第１の記憶手段に対する書き込
みが検出された場合、書き込みがなされた領域の画像デ
ータを前記表時器の表示データフォーマットに変換する
変換手段と、変換された画像データを前記第２の記憶手段に格納する
格納手段と、前記第２の記憶手段内に前記表示器への未出力画像があ
るかどうかを判断する判断手段と、該判断手段でもって未出力画像が存在すると判断した場
合、当該画像を前記表示器に出力する出力手段とを備え
ることを特徴とする表示制御装置。
【請求項２】前記第２の記憶手段は、前記表示器が表
示する全画面分の容量を有し、更に、前記判断手段でもって、前記第２の記憶手段に未
出力画像の存在がないと判断した場合、前記第２の記憶
手段に記憶された全画像を前記表示器に出力する第２の
出力手段を備えることを特徴する請求項第１項に記載の
表示制御装置。
【請求項３】前記第２の出力手段は、第２の記憶手段
に格納されている画像を飛び越し走査して前記表示器に
出力することを特徴とする請求項第２項に記載の表示制
御装置。
【請求項４】請求項第１項の表示制御装置は、汎用情
報処理装置に設けられた拡張バスに接続されることを特
徴とする表示制御装置。
【請求項５】前記表示器は、強誘電性液晶表示器であ
ることを特徴とする請求項第１項に記載の表示制御装
置。
【請求項６】表示画像の記憶保持性を有する表示器を
備える情報処理装置であって、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に対するアクセスを監視する監視手
段と、該監視手段によって前記第１の記憶手段に対する書き込
みが検出された場合、書き込みがなされた領域の画像デ
ータを前記表時器の表示データフォーマットに変換する
変換手段と、変換された画像データを前記第２の記憶手段に格納する
格納手段と、前記第２の記憶手段内に前記表示器への未出力画像があ
るかどうかを判断する判断手段と、該判断手段でもって未出力画像が存在すると判断した場
合、当該画像を前記表示器に出力する出力手段とを備え
ることを特徴とする情報処理装置。
【請求項７】前記第２の記憶手段は、前記表示器が表
示する全画面分の容量を有し、更に、前記判断手段でもって、前記第２の記憶手段に未
出力画像の存在がないと判断した場合、前記第２の記憶
手段に記憶された全画像を前記表示器に出力する第２の
出力手段を備えることを特徴する請求項第６項に記載の
情報処理装置。
【請求項８】前記第２の出力手段は、第２の記憶手段
に格納されている画像を飛び越し走査して前記表示器に
出力することを特徴とする請求項第７項に記載の情報処
理装置。
【請求項９】前記表示器は強誘電性液晶表示器である
ことを特徴とする請求項第６項に記載の情報処理装置。
【請求項１０】表示画像の記憶保持性を有する表示器
を備える表示制御装置であって、表示画像の元になる画像データを記憶する第１の記憶手
段と、前記表示器の表示形式のデータを記憶する第２の記憶手
段と、前記第１の記憶手段に対するアクセスを監視する監視手
段と、該監視手段によって前記第１の記憶手段に対する書き込
みが検出された場合、書き込みがなされた領域の画像デ
ータを前記表時器の表示データフォーマットに変換する
変換手段と、変換された画像データを前記第２の記憶手段に格納する
格納手段と、前記第２の記憶手段内に前記表示器への未出力画像があ
るかどうかを判断する判断手段と、該判断手段でもって未出力画像が存在すると判断した場
合、当該画像を前記表示器に出力する出力手段とを備え
ることを特徴とする表示制御装置。
【請求項１１】前記第２の記憶手段は、前記表示器が
表示する全画面分の容量を有し、更に、前記判断手段でもって、前記第２の記憶手段に未
出力画像の存在がないと判断した場合、前記第２の記憶
手段に記憶された全画像を前記表示器に出力する第２の
出力手段を備えることを特徴する請求項第１０項に記載
の表示制御装置。
【請求項１２】前記第２の出力手段は、第２の記憶手
段に格納されている画像を飛び越し走査して前記表示器
に出力することを特徴とする請求項第１１項に記載の表
示制御装置。
【請求項１３】請求項第１０項の表示制御装置は、汎
用情報処理装置に設けられた拡張バスに接続されること
を特徴とする表示制御装置。
【請求項１４】前記表示器は強誘電性液晶表示器であ
ることを特徴とする請求項第１０項に記載の表示制御装
置。
【請求項１５】表示画像の記憶保持性を有する表示器
を制御する表示制御装置の制御方法であって、表示画像の元になる画像を記憶する第１の記憶手段に対
するアクセスを監視する工程と、該監視工程によって前記第１の記憶手段に対する書き込
みが検出された場合、書き込みがなされた領域の画像デ
ータを前記表時器の表示データフォーマットに変換する
変換工程と、変換された画像データを、前記表示器の表示形式のデー
タを記憶する第２の記憶手段に格納する格納工程と、該第２の記憶手段内に、前記表示器への未出力画像があ
るかどうかを判断する判断工程と、該判断工程でもって未出力画像が存在すると判断した場
合、当該画像を前記表示器に出力する出力工程とを備え
ることを特徴とする表示制御装置の制御方法。
【請求項１６】前記第２の記憶手段は、前記表示器が
表示する全画面分の容量を有し、更に、前記判断工程でもって、前記第２の記憶手段に未
出力画像の存在がないと判断した場合、前記第２の記憶
手段に記憶された全画像を前記表示器に出力する第２の
出力工程を備えることを特徴する請求項第１５項に記載
の表示制御装置の制御方法。
【請求項１７】前記第２の出力工程は、第２の記憶手
段に格納されている画像を飛び越し走査して前記表示器
に出力することを特徴とする請求項第１６項に記載の表
示制御装置の制御方法。
【請求項１８】請求項第１５項の表示制御装置は、汎
用情報処理装置に設けられた拡張バスに接続されること
を特徴とする表示制御装置の制御方法。
【請求項１９】前記表示器は、強誘電性液晶表示器で
あることを特徴とする請求項第１５項に記載の表示制御
装置の制御方法。