JP3245230B2 - 表示制御装置および表示制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置および表
示制御方法に関し、詳しくは、例えば強誘電性液晶を表
示更新のための動作媒体として用い電界の印加等によっ
て更新された表示状態を保持可能な表示素子を具えた表
示装置のための表示制御装置および表示制御方法に関す
る。

【０００２】

【背景技術】情報処理システムなどには、情報の視覚的
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。

【０００３】また、いわゆるパーソナルコンピュータ等
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴに専用のＶＧＡ（Ｖｉ
ｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）としてのＶＧ
Ａ８１（ＩＢＭ社による）あるいは、これに円，矩形等
の所定画像を表示する際のアクセラレータ機能等が付加
されたＳＶＧＡ（Ｓｕｐｅｒ ＶＧＡ）としての８６Ｃ
９１１（Ｓ３社による）が知られている。

【０００４】図１はＳＶＧＡをＣＲＴＣに用いた構成の
一例を示すブロック図である。

【０００５】情報処理システムのホストＣＰＵが、ホス
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。

【０００６】一方、ＳＶＧＡ１はＣＲＴにおける走査周
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。

【０００７】上述したＣＲＴ表示制御の場合、ＶＲＡＭ
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。

【０００８】しかしながら、ＣＲＴは特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。

【０００９】この点を補う表示装置として液晶表示器
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。

【００１０】ＦＬＣＤは、以上のような記憶性を有する
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。

【００１１】このように相反する特性を有するＦＬＣＤ
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。

【００１２】以上のような利点を有するＦＬＣＤの表示
制御を、既存のＣＲＴ用表示制御回路を用いて行うこと
ができれば、ＦＬＣＤを表示装置に用いた情報処理シス
テムを、比較的廉価に構成できて有利である。

【００１３】

【目的】本発明は、ＣＲＴ用の表示制御回路を利用し
て、ＦＬＣＤの表示を良好に制御できる表示制御装置お
よび表示制御方法を提供することを目的とする。

【００１４】特に、ＦＬＣＤに特有の部分書換えを良好
に行うことが可能な表示制御装置および表示制御方法を
提供することを目的とする。

【００１５】

【課題を解決するための手段】そのために本発明では、
更新された表示状態を保持可能な表示素子を具え、表示
状態の更新を、表示更新にかかる表示ラインのみについ
て行うことが可能な表示装置の表示制御装置において、
表示データを記憶した表示データ記憶手段と、該表示デ
ータ記憶手段に記憶された表示データを部分的に書換え
ることが可能な表示制御手段と、該表示制御手段が当該
書換えのために前記表示データ記憶手段をアクセスする
アドレスを検出するための書換検出手段と、該書換検出
手段が検出するアドレスを読取り、書換えラインの開始
ラインアドレスと連続書換えライン数とを指示する書換
えアドレス指示手段と、前記書換えアドレス指示手段に
より指示された書換えラインの開始アドレスと連続書換
えライン数とにより示された複数の連続する表示ライン
に表示する表示データを、それぞれの表示ラインアドレ
スとボーダー画素データと共に所定周期で順次前記表示
装置へ供給する供給手段とを具えたことを特徴とする。
また、更新された表示状態を保持可能な表示素子を具
え、表示状態の更新を、表示更新にかかる表示ラインの
みについて行うことが可能な表示装置の表示制御方法に
おいて、表示データ記憶手段に記憶された表示データ
を、表示制御手段により部分的に書換え、前記表示制御
手段が当該書換えのために前記表示データ記憶手段をア
クセスするアドレスを書換検出手段により検出し、前記
書換検出手段が検出するアドレスを読取り、書換えライ
ンの開始ラインアドレスと連続書換えライン数とを書換
えアドレス指示手段により指示し、前記書換えアドレス
指示手段により指示された書換えラインの開始アドレス
と連続書換えライン数とにより示された複数の連続する
表示ラインに表示する表示データを、それぞれの表示ラ
インアドレスとボーダー画素データと共に所定周期で順
次前記表示装置へ供給することを特徴とする。

【００１６】

【作用】以上の構成によれば、表示制御手段が部分書換
えのために表示データ記憶手段をアクセスするアドレス
を検出し、そのアドレスに基づき、書換えラインの開始
ラインアドレスと連続書換えライン数とを指示し、ま
た、この指示された書換えラインの開始アドレスと連続
書換えライン数とによって示される複数の連続する表示
ラインに表示する表示データを、それぞれの表示ライン
アドレスとボーダー画素データと共に所定周期で順次前
記表示装置へ供給するので、表示制御手段が部分書換え
のために表示データ記憶手段をアクセスするのに応じて
部分書換えにかかる表示ラインのみの表示を簡易に行な
うことが可能となる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１８】図２は、本発明の一実施例にかかる表示制
御装置を具えたＦＬＣ 表示装置を各種文字，画像情報
などの表示装置として用いた情報処理システムのブロッ
ク図である。

【００１９】図において、２１は情報処理システム全体
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。１４は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェースを介して本例システムと信号の授受
を行う。割込みコントローラ２４は、プログラム実行に
おける割込み処理を制御し、リアルタイムクロック２５
は本例システムにおける計時機能を司る。２０は、本発
明の一実施例にかかる表示制御装置としてのＦＬＣＤイ
ンターフェース１０によって、その表示が制御されるＦ
ＬＣ表示装置（ＦＬＣＤともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
また、ＦＬＣＤインターフェース１０にはＣＰＵ２１が
アクセスできる表示メモリウィンドウ領域も展開されて
いる。４０は上記各機器間を信号接続するためのデータ
バス，コントロールバス，アドレスバスからなるシステ
ムバスである。

【００２０】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。

【００２１】実施例１ 図３は、本発明の実施例１にかかるＦＬＣＤインターフ
ェース１０の詳細を示すブロック図である。

【００２２】同図に示すように、本例のＦＬＣＤインタ
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。

【００２３】図４において、ホストＣＰＵ２１（図２参
照）がＦＬＣＤインターフェース１０（図２参照）の表
示メモリウィンドウ領域で書込みのためにアクセスする
その書換え表示データは、システムバス４０を介して転
送され、ＦＩＦＯ１０１に一時的に格納される。また、
表示メモリウィンドウ領域をＶＲＡＭ３の任意の領域に
投映するためのバンクアドレスデータもシステムバス４
０を介して転送される。表示データは、Ｒ，Ｇ，Ｂ各色
２５６階調を表現する２４ビットデータの形態を有して
いる。ＣＰＵ２１からのコマンドや前述のバンクアドレ
スデータ等、制御情報はレジスタセットデータの形態で
転送され、また、ＣＰＵ２１がＳＶＧＡ側の状態を知る
等のためにレジスタゲットデータがＣＰＵ２１側へ転送
される。ＦＩＦＯ１０１に格納されたレジストセットデ
ータおよび表示データは順次出力され、これらのデータ
に応じてバスインターフェースユニット１０３やＶＧＡ
１１１中の各レジスタにセットされる。ＶＧＡ１１１は
これらレジスタのセットされた状態によって、バンクア
ドレスとその表示データおよび制御コマンドを知ること
ができる。

【００２４】ＶＧＡ１１１は、表示メモリウィンドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。

【００２５】一方、ＶＧＡ１１１は、後に詳述されるよ
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。

【００２６】ＳＶＧＡ１には、前述したようにアクセラ
レータ機能を果すデータマニピュレータ１０５およびグ
ラフィックスエンジン１０７が設けられている。例え
ば、ＣＰＵ２１が、バスインターフェース１０３のレジ
スタに円およびその中心と半径に関するデータをセット
し円の描画を指示すると、グラフィックスエンジン１０
７はその円表示データを生成し、データマニピュレータ
１０５はこのデータをＶＲＡＭ３に書込む。

【００２７】以上、図４を参照して説明したＳＶＧＡ１
は、既存のＣＲＴ用のＳＶＧＡのＶＧＡの部分に、わず
かな変更を加えて得られるものである。

【００２８】再び図３を参照すると、書換検出／フラグ
生成回路５は、ＳＶＧＡ１が発生するＶＲＡＭアドレス
を監視し、ＶＲＡＭ３の表示データが書換えられた（書
込まれた）ときのＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが“１”と
なったときのＶＲＡＭアドレスを取り込む。そして、こ
のＶＲＡＭアドレスおよびＣＰＵ９から得られるＶＲＡ
Ｍアドレスオフセット、総ライン数、総ラインビット数
の各データに基づいてラインアドレスを計算する。この
計算の概念を図５に示す。

【００２９】図５に示されるように、ＶＲＡＭ３上のア
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。

【００３０】

【数１】

【００３１】書換検出／フラグ生成回路５は、この計算
したラインアドレスに応じて、その内部に有する部分書
換ラインフラグレジスタをセットする。この様子を図６
に示す。

【００３２】図６に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ３上の対応するアドレ
スの表示が書換えられた場合、上記計算によって書換え
られたラインアドレスが検出され、このアドレスに対応
するレジスタにフラグがたてられる（“１”がセットさ
れる）。

【００３３】ＣＰＵ９は、ラインアドレス生成回路７を
介して書換検出／フラグ生成回路５の書換ラインフラグ
レジスタの内容を読取り、フラグがセットされているラ
インアドレスをＳＶＧＡ１へ送出する。このとき、ライ
ンアドレス生成回路７は、上記ラインアドレスデータに
対応してラインデータ転送イネーブル信号を送出し、Ｓ
ＶＧＡ１（のＦＩＦＯ１１３）から上記アドレスの表示
データを二値化中間調処理回路１１に転送させる。

【００３４】二値化中間調処理回路１１は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ２０の表示画面における各画素に対応した
二値の画素データに変換する。本例では上記表示画面の
１画素は、図７に示されるように、各色について面積の
異なる表示セルを有している。これに応じて１画素のデ
ータも、図８に示されるように、各色について２ビット
（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従
って、二値化中間調処理回路１１は８ビットの表示デー
タを各色２ビットそれぞれの２値データ（すなわち各色
４値データ）に変換する。

【００３５】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図９に示す。

【００３６】図９に明らかなように、本例では、ＶＲＡ
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。

【００３７】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。

【００３８】図３において、ボーダー生成回路１３は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。

【００３９】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。

【００４０】ボーダー生成回路１３で生成されたボーダ
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。

【００４１】ＣＰＵ９は、以上説明した構成全体を制御
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路５に対して、ＶＲＡ
Ｍアドレスオフセット，総ライン数および総ラインビッ
ト数の各データを送出し、また、ラインフラグレジスタ
の初期化を行い、また、ラインアドレス生成回路７に対
して表示開始ラインアドレス，連続表示ライン数，総ラ
イン数，総ラインビット数およびボーダー領域の各デー
タを送出し、同回路７から部分書換ラインフラグ情報を
得る。さらに、ＣＰＵ９は二値化中間調処理回路１１に
対してバンド幅，総ラインビット数および処理モードの
各データを送出し、ボーダー生成回路１３に対してボー
ダーパターンデータを送出する。

【００４２】また、ＣＰＵ９は、ＦＬＣＤ２０からその
温度情報やＢｕｓｙ信号等のステータス信号を受け取る
とともに、ＦＬＣＤ２０に対してコマンド信号，リセッ
ト信号を送出する。

【００４３】以上、主に図３を参照して説明したＦＬＣ
Ｄインターフェース１０による部分書換えの表示制御に
ついて説明する。

【００４４】図１０は部分書換えの際の処理の流れを示
すフローチャートであり、図１１は各信号，データのタ
イミングチャートである。

【００４５】以下、図１０および図１１を参照して部分
書換えの表示制御について説明する。

【００４６】ホストＣＰＵ２１がＶＲＡＭ３に表示デー
タを書込むか（図１０のステップＳ１０１；以下、ステ
ップ番号のみ示す）、あるいはホストＣＰＵ２１がＳＶ
ＧＡ１のアクセラレータに描画を指示して（ステップＳ
１２１）、アクセラレータがＶＲＡＭ３に表示データを
書込むと（ステップＳ１２２）、このときＳＶＧＡ１が
生成するライトイネーブル信号ＷＥおよびチップセレク
ト信号ＣＳが“１”となるから、書換検出／フラグ生成
回路５は、ステップＳ１０２でこれを検出し（図１１の
時点；以下、時点のみ示す）、書換えたＶＲＡＭアド
レスを取り込む。そして、ステップＳ１０３でこの書換
ＶＲＡＭアドレスに基づいて書換ラインアドレスを算出
するとともに（時点）、ステップＳ１０４で書換ライ
ンフラグをセットする（時点）。

【００４７】ＳＶＧＡ１は、所定周期でＶ−ｓｙｎｃを
書換検出／フラグ生成回路５に対して送出し（時点
）、これにより、書換検出／フラグ生成回路５は書換
ラインフラグ情報を出力する。これに対してステップＳ
１０５で、ＣＰＵ９はラインアドレス生成回路７を介し
て書換えラインフラグ情報を読込む（時点）。図１１
から明らかなように、Ｖ−ｓｙｎｃの送出より以前にセ
ットされたフラグは、そのＶ−ｓｙｎｃによって読込ま
れる。

【００４８】ＣＰＵ９は、ラインアドレス生成回路７を
介して得た書換ラインフラグ情報に基づいて、カーソル
情報等の優先順位に応じた表示ラインを選択し（ステッ
プＳ１０６）、ラインアドレス生成回路７にこの表示ラ
インに対応した表示開始ラインアドレスと連続表示ライ
ン数とを指示する（ステップＳ１０７）。これに応じ
て、ステップＳ１０８で、ラインアドレス生成回路７
は、書換ラインのラインアドレスをＳＶＧＡ１に送出す
るとともに（時点）、ラインデータ転送イネーブル信
号を送出して（時点）、表示データの転送を要求す
る。

【００４９】この要求によって、ステップＳ１０９で、
ラインデータ転送イネーブル信号を受けた書換／フラグ
生成回路は、要求してかかるラインアドレスに対応した
書換ラインフラグをクリアするとともに（時点）、ス
テップＳ１１０でＳＶＧＡ１は要求にかかるラインアド
レスの表示データをＶＲＡＭ３から読出し、二値化中間
調処理回路１１に送出する（時点）。次に、ステップ
Ｓ１１１で、二値化中間調処理回路１１は

【００５０】

【外１】

【００５１】ステップＳ１１２で、この画素データにボ
ーダー画素データを付加し、さらに

【００５２】

【外２】

【００５３】この書換ラインのデータに基づきＦＬＣＤ
２０は表示を行う（ステップＳ１１４）。

【００５４】以上説明したように、本例の表示制御回路
であるＦＬＣＤインターフェースは、ホストＣＰＵが表
示書換えのためにＶＲＡＭをアクセスしたときにのみ、
ＳＶＧＡに対してその書換えにかかるラインアドレスお
よびラインデータ転送イネーブル信号を転送し、表示デ
ータをＦＬＣＤに送出することを可能とするものであ
り、これにより、部分書換えを行うことができる。

【００５５】ここで、ラインデータ転送イネーブル信号
が転送されたときにのみ、ＳＶＧＡがＶＲＡＭにアクセ
スして表示データを読出して転送する構成は、ＳＶＧＡ
に以下のようなわずかな修正を加えることによって可能
となる。

【００５６】すなわち、ＳＶＧＡ１は、本来、ＣＲＴ表
示のためにＣＲＴの走査周期に同期してＶＲＡＭの表示
データを読出す機能を有しており、これはＳＶＧＡが有
するアドレスカウンタによって可能となる。本例では、
このアドレスカウンタが、ラインデータ転送イネーブル
信号が“１”のときにのみカウントアップすることがで
きるようにＳＶＧＡに修正を加える。

【００５７】また、以上のようなラインデータ転送イネ
ーブル信号とアドレスカウンタを用いた構成において
は、リフレッシュやインターフェース等の表示制御は以
下のようにして行われる。

【００５８】ＣＰＵ９は、読取った書換えラインフラグ
が所定数以上連続してセットされている場合などにはリ
フレッシュモードとし、例えばＦＬＣＤ表示画面の第１
番目のラインを表示開始ラインアドレスとし、連続表示
ライン数を表示画面の全ライン数（１０２４本）とす
る。これにより、ラインアドレス生成回路７は、ＳＶＧ
Ａ１が本来有しているＶＲＡＭ読出し周期と同一の周期
でラインデータ転送イネーブル信号を転送する。

【００５９】また、インターレース表示モードの場合、
このモードは、その間引かれるライン数がＦＬＣＤ２０
からの温度情報やユーザーの好みに応じたトリマ情報に
よって定まるものであるが、ＣＰＵ９が上記表示開始ラ
インアドレスおよび連続表示ライン数を適切に設定する
ことによってインターレース表示とする。

【００６０】なお、上記のリフレッシュ表示は、ホスト
ＣＰＵが書換えのためにＶＲＡＭをアクセスするとき以
外にも、所定の周期で行うことができる。これによれ
ば、ＦＬＣＤ表示パネルのコモン電極がつくる電界によ
って生じる液晶分子の配向のわずかなずれを修正し、表
示状態を良好に保つことができる。

【００６１】実施例２ 図１２は、本発明の実施例２にかかるＦＬＣＤインター
フェースの構成を示すブロック図であり、図１３は図１
２に示すＳＶＧＡ１Ａの詳細を示すブロック図である。
これらの図に示す構成において、図３および図４に示す
実施例１の要素と同様の要素には同一の符号を付してそ
の説明を省略する。

【００６２】本例が実施例１と異なる点は、ＳＶＧＡ１
Ａ内に書換検出／ラインアドレス生成回路１１５を設
け、かつ、この書換検出／ラインアドレス生成回路１１
５が生成する書換ラインアドレスに応じてフラグ生成回
路５Ａがフラグレジスタの書換ラインフラグをセットす
る点である（図１４のステップＳ２０２参照）。

【００６３】以上の構成によれば、ＳＶＧＡ１Ａとフラ
グ生成回路５Ａとの間を接続する信号線の数が、実施例
１と比較して制御信号線の分だけ減少する。

【００６４】実施例３ 図１５は本発明の実施例３にかかるＦＬＣＤインターフ
ェースの構成を示すブロック図であり、図１６は図１５
に示すＳＶＧＡ１Ｂの詳細を示すブロック図である。こ
れら図に示す構成において、図３および図４に示す実施
例１の要素と同様の要素には同一の符号を付してその説
明を省略する。

【００６５】本例が実施例１と異なる点は、ＳＶＧＡ１
Ｂ内に書換検出／フラグ生成回路１１７および書換ライ
ンフラグレジスタ１１９を設けた点である。これによ
り、図１７のステップＳ３０２に示すように、最終的に
ＳＶＧＡ１Ｂ自身が書換ラインフラグをセットし、ＣＰ
Ｕ９はラインアドレス生成回路９を介し、ＳＶＧＡ１Ｂ
から書換えラインフラグ情報を読取るようにすることが
できる。

【００６６】以上の構成によれば、ＳＶＧＡ１ＢからＦ
ＬＣＤ側へ出力する信号は書換ラインフラグ情報のみで
あり、実施例２と比較してもさらに信号線の数が減少す
る。

【００６７】実施例４ 上述した各実施例では、ホストＣＰＵが表示書換えのた
めにＶＲＡＭをアクセスするアドレスを監視し、このア
ドレスに基づいて書換え箇所を特定しその部分のみを書
換えるものであった。

【００６８】ところで、ＦＬＣＤの表示素子は、環境温
度に応じてその動作温度が変化する。例えば、図３の構
成でいえば、ＦＬＣＤ２０は画素データ等を受け取って
これに基づき表示する速度が温度によって変化するとい
える。

【００６９】このため、本例では、例えば図３におい
て、ＦＬＣＤ２０がステータス信号としてＢｕｓｙ信号
を生成し、ＣＰＵ９はこのＢｕｓｙ信号の周期を監視す
る。そして、この周期に応じて、画素データの転送周期
を定めるようにする。なお、上記Ｂｕｓｙ信号の代わり
に、直接温度情報を取り込みこれに応じて転送周期を変
えるようにしてもよい。

【００７０】図１８は、上述した処理の流れを示すフロ
ーチャートである。

【００７１】ステップＳ４０１でＢｕｓｙ信号の周期を
取り込み、ステップＳ４０２で、この周期が所定の周期
より長いか短いかを判断する。所定周期より長い場合に
は、ステップＳ４０３で例えばラインアドレス生成回路
に設けたインタバルレジスタに周期Ｍをセットし、短い
場合には、ステップＳ４０４でＭより短いＮをセットす
る。そして、ステップＳ４０５において、周期Ｍまたは
Ｎで、ＳＶＧＡ１から表示データの転送を行うようにす
る。この場合、ＭまたはＮの周期で表示データの転送を
行う場合、これら周期の間に書換ラインフラグレジスタ
においてセットされたフラグに対応するラインアドレス
の表示データを、優先順位に応じて転送する。すなわ
ち、アドレス生成回路は、書換フラグのセットされたラ
インアドレスおよびそのデータ転送イネーブルを送出す
ることになる。

【００７２】本例によれば、ＳＶＧＡがＶＲＡＭから表
示データを読出し、これをＦＬＣＤ側へ転送するための
時間が、ＳＶＧＡ全体の処理時間に対して占める割合が
小さくなる。すなわち、ＦＬＣＤ側が表示データ等を受
信する際、そのＢｕｓｙ信号の間表示データ等の転送を
待機する時間が短くなり、ＳＶＧＡは、ＶＲＡＭへの書
込みやホストＣＰＵとのデータの授受等のためにその処
理時間をさくことができる。また、待機時間が短くなる
ことにより、ラインバッファを削減することも可能とな
る。

【００７３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、表示制御手段が部分書換えのために表示デー
タ記憶手段をアクセスするアドレスを検出し、そのアド
レスに基づき、書換えラインの開始ラインアドレスと連
続書換えライン数とを指示し、また、この指示された書
換えラインの開始アドレスと連続書換えライン数とによ
って示される複数の連続する表示ラインに表示する表示
データを、それぞれの表示ラインアドレスとボーダー画
素データと共に所定周期で順次前記表示装置へ供給する
ので、表示制御手段が部分書換えのために表示データ記
憶手段をアクセスするのに応じて部分書換えにかかる表
示ラインのみの表示を簡易に行なうことが可能となる。

【００７４】この結果、例えばＣＲＴ用の所定周期で表
示データを読出し転送する機能を有したＶＧＡ，ＳＶＧ
Ａ等の表示制御回路を用いた場合でも、強誘電性液晶等
より構成される表示装置における特に部分書換えを良好
に行うことができる。

【図面の簡単な説明】

【図１】従来の表示制御装置を示すブロック図である。

【図２】本発明の一実施例にかかる情報処理システムを
示すブロック図である。

【図３】本発明の実施例１にかかる表示制御装置を示す
ブロック図である。

【図４】図３に示すＳＶＧＡの詳細を示すブロック図で
ある。

【図５】本発明の実施例におけるＶＲＡＭアドレスから
ラインアドレスへの変換を説明するための模式図であ
る。

【図６】本発明の実施例における書換え表示画素と書換
ラインフラグレジスタとの関係を示す模式図である。

【図７】本発明の実施例におけるＦＬＣＤ表示画面を示
す模式図である。

【図８】（Ａ）および（Ｂ）は、本発明の実施例におけ
る表示データのデータフォーマットを示す模式図であ
る。

【図９】本発明の実施例における表示データの処理の流
れを示すブロック図である。

【図１０】本発明の実施例１の表示制御装置による処理
の流れを示すフローチャートである。

【図１１】本発明の実施例１の表示制御装置による処理
のタイミングチャートである。

【図１２】本発明の実施例２にかかる表示制御装置を示
すブロック図である。

【図１３】図１２に示すＳＶＧＡの詳細を示すブロック
図である。

【図１４】上記実施例２の表示制御装置による処理の流
れを示すフローチャートである。

【図１５】本発明の実施例３にかかる表示制御装置を示
すブロック図である。

【図１６】図１５に示すＳＶＧＡの詳細を示すブロック
図である。

【図１７】上記実施例３の表示制御装置による処理の流
れを示すフローチャートである。

【図１８】本発明の実施例４の表示制御装置による処理
の流れを示すフローチャートである。

【符号の説明】

１，１Ａ，１Ｂ ＳＶＧＡ ３ ＶＲＡＭ ５，１１７ 書換検出／フラグ生成回路 ５Ａ フラグ生成回路 ７ ラインアドレス生成回路 ９ ＣＰＵ １０ ＦＬＣＤインターフェース １１ 二値化中間調処理回路 １３ ボーダー生成回路 １５，１７ 合成回路 ２０ ＦＬＣＤ ２１ ＣＰＵ／ＦＰＵ １０１，１０３ ＦＩＦＯ １０３ バスインターフェースユニット １０５ データマニピュレータ １０７ グラフィックスエンジン １０９ メモリインターフェースユニット １１１ ＶＧＡ １１５ 書換検出／ラインアドレス生成回路 １１７ 部分書換ライングラフ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 はじめ 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 坂下 達也 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 小野 研一郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 松崎 英一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平２−120790（ＪＰ，Ａ) 特開 平２−131286（ＪＰ，Ａ) 特開 昭61−18929（ＪＰ，Ａ) 特開 昭63−63093（ＪＰ，Ａ) 特開 平２−120789（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 更新された表示状態を保持可能な表示素
   子を具え、表示状態の更新を、表示更新にかかる表示ラ
   インのみについて行うことが可能な表示装置の表示制御
   装置において、 表示データを記憶した表示データ記憶手段と、 該表示データ記憶手段に記憶された表示データを部分的
   に書換えることが可能な表示制御手段と、 該表示制御手段が当該書換えのために前記表示データ記
   憶手段をアクセスするアドレスを検出するための書換検
   出手段と、 該書換検出手段が検出するアドレスを読取り、書換えラ
   インの開始ラインアドレスと連続書換えライン数とを指
   示する書換えアドレス指示手段と、 前記書換えアドレス指示手段により指示された書換えラ
   インの開始アドレスと連続書換えライン数とにより示さ
   れた複数の連続する表示ラインに表示する表示データ
   を、それぞれの表示ラインアドレスとボーダー画素デー
   タと共に所定周期で順次前記表示装置へ供給する供給手
   段と を具えたことを特徴とする表示制御装置。
2. 【請求項２】 前記書換検出手段は、前記表示データ記
   憶手段における当該表示データのアドレスに対応したフ
   ラグレジスタを有し、当該検出したアドレスのフラグを
   セットし、前記書換えアドレス指示手段は前記フラグレ
   ジスタのフラグの状態から検出にかかるアドレスを読取
   ることを特徴とする請求項１に記載の表示制御装置。
3. 【請求項３】 前記供給手段は、前記表示装置における
   表示駆動の周期に応じた周期で、前記供給を行うことを
   特徴とする請求項１または２に記載の表示制御装置。
4. 【請求項４】 更新された表示状態を保持可能な表示素
   子を具え、表示状態の更新を、表示更新にかかる表示ラ
   インのみについて行うことが可能な表示装置の表示制御
   方法において、 表示データ記憶手段に記憶された表示データを、表示制
   御手段により部分的に書換え、 前記表示制御手段が当該書換えのために前記表示データ
   記憶手段をアクセスするアドレスを書換検出手段により
   検出し、 前記書換検出手段が検出するアドレスを読取り、書換え
   ラインの開始ラインアドレスと連続書換えライン数とを
   書換えアドレス指示手段により指示し、 前記書換えアドレス指示手段により指示された書換えラ
   インの開始アドレスと連続書換えライン数とにより示さ
   れた複数の連続する表示ラインに表示する表示データ
   を、それぞれの表示ラインアドレスとボーダー画素デー
   タと共に所定周期で順次前記表示装置へ供給することを
   特徴とする表示制御方法。
5. 【請求項５】 前記表示装置における表示駆動の周期に
   応じた周期で、前記供給を行うことを特徴とする請求項
   ４に記載の表示制御方法。