JP3043378B2 - 表示制御装置および表示制御方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置および表示制御方法に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置および表示制御方法に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚的表
現機能を果す情報表示手段として表示装置が用いられて
おり、このような表示装置としてはCRT表示装置が広く
知られている。

CRT表示装置における表示制御では、CRT側が有する表
示データバッファとしてのビデオメモリに対するシステ
ム側CPUの書込み動作と、CRT側が有する例えばCRTコン
トローラによるビデオメモリからの表示データの読出
し，表示の動作がそれぞれ独立して実行される。

上述したようなCRTの表示制御の場合、表示情報を変
更するなどのためのビデオメモリに対する表示データの
書き込みと、そのビデオメモリから表示データを読み出
して表示する動作が独立しているため、情報処理システ
ム側のプログラムでは表示タイミング等を一切考慮する
必要がなく、任意のタイミングで所望の表示データを書
き込むことができるという利点を有している。

ところが一方で、CRTは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなCRTを表示器として用いた情報処理
システムの使用にあたっての自由度、すなわち設置場
所，携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、LCDとい
う）を用いることができる。すなわち、LCDによれば、
表示装置全体の小型化（特に薄型化）を図ることができ
る。このようなLCDの中には、上述した強誘電性液晶
（以下、FLC:Ferroelectric Liquid Crystalという）の
液晶セルを用いた表示器（以下、FLCD:FLCディスプレイ
という）があり、その特長の１つは、その液晶セルが電
界の印加に対して表示状態の保存性を有することにあ
る。すなわち、FLCDは、その液晶セルが充分に薄いもの
であり、その中の細長いFLCの分子は、電界の印加方向
に応じて第１の安定状態または第２の安定状態に配向
し、電界を除いてもそれぞれの配向状態を維持する。こ
のようなFLC分子の双安定性により、FLCDは記憶性を有
する。このようなFLCおよびFLCDの詳細は、例えば特願
昭62−76357号に記載されている。

この結果、FLCDを駆動する場合には、CRTや他の液晶
表示器と異なり、表示画面の連続的なリフレッシュ駆動
の周期に時間的な余裕ができ、また、その連続的なリフ
レッシュ駆動とは別に、表示画面上の変更に当たる部分
のみの表示状態を更新する部分書き換え駆動が可能とな
る。

［発明が解決しようとする課題］ 従って、FLCDにおいて、適切かつ時機を得た部分書換
え駆動を行うことができればFLCDの利点をより一層増す
ことになる。

また、情報処理システムの表示装置としてこのような
FLCDをCRTと互換性を有して用いることができれば、シ
ステムの柔軟性が増しその価値を高めることができる。

以上の観点から、所定の部分書換えを他の表示情報の
部分書換えに優先させて行う表示制御態様を考えること
ができる。これによる表示例としてカーソル移動の表示
があり、この表示はオペレータによるマウス等の操作に
応じて（感覚上）リアルタイムにその表示状態を変化さ
せる必要があるものである。

このような表示をイベントと定義すれば、複数のイベ
ント間の優先順位に応じて当該イベントのための部分書
換えを行う構成が、例えば本出願人による特開平２−93
491号に開示されている。しかしながら、この構成の表
示制御ではイベントにかかる部分書換えの際に情報処理
システム側はこの処理であることを識別するための情報
を表示装置側に与える。このため、このような表示装置
を用いた情報処理システムの制御プログラムは、前述の
CRTを表示装置として用いた情報処理システムの制御プ
ログラムとは大幅に異なったものとなる。その結果、FL
CDとCRTとの互換性を有した情報処理システムの構成が
困難になる。

一方、CRTとの互換性を有しながら情報処理システム
の表示装置にFLCDを用いる場合、その構成上本質的な問
題を生じる。すなわち、システム側のCPUは専ら表示更
新にかかる表示データおよびそのアドレスを表示装置側
へ転送して来るのみである。従って、上述のイベントに
かかる部分書換えと他の部分書換えとをいかに判別する
かという問題、およびこの判別の結果、イベントにかか
る部分書換えをいかにして優先的に行うかという問題を
生じる。

本発明は上述の問題点に鑑みてなされたものであり、
特定のイベントを容易かつ確実にとらえ、これを他の部
分書換え表示に優先して表示することが可能であり、ま
た、情報処理システム側のソフトウェアを大幅に変更せ
ずにCRTとの互換性を有したFLCDの表示制御装置を提供
することを目的とする。

ところで、最近では、システムに配設されるCPUの負
担軽減等を目的として、所定のイベントに係るデータを
CPUのビデオメモリに対するアクセスによって表示する
のではなく、そのようなデータの発生回路とビデオメモ
リ内容との合成を行う合成回路とを具え、CPUは単にそ
のようなデータの表示位置の指示のみを与えるようにし
たシステムが現れてきている。これは、所謂ハードカー
ソルと称されるもので、カーソル自体のデータが固定的
なものであることを利用したものである。すなわち、カ
ーソル移動表示をイベントとしてとらえると、そのよう
なイベントに対してはCPUは単に表示位置情報変更すれ
ば足りるのである。

しかし、表示器としてのFLCDは素子が記憶性を有する
ものであるから、その特性に適した、かつその特性を活
用した対応が望まれる。すなわち、グラフィックイベン
トとして特にカーソルの移動表示に際してのFLCDの特性
を活用しつつその制御を適切に行うことが望まれる。

そこで、本発明の主たる目的は、カーソルの移動表示
に際して、旧位置のカーソルの消去および新位置へのカ
ーソルの表示が迅速かつ効率的に行なわれるようにする
ことにある。

［課題を解決するための手段］ そのために、本発明は、外部からの表示変更要求に従
って表示の変更にかかる表示素子の表示状態を更新する
ことが可能な表示装置（以下の実施例では、FLCD26に対
応、以下同様）の表示制御装置（FLCDインターフェース
27）であって、 前記表示素子の各々に対応して表示データを記憶する
表示データ記憶手段（ビデオメモリ41）と、 カーソル表示データを記憶するカーソルデータ記憶手
段（カーソルRAM211）と、 現在のカーソル位置を記憶する第１の位置記憶手段
（位置レジスタI101または位置レジスタII102）と、 移動後のカーソル位置を記憶する第２の位置記憶手段
（位置レジスタI101または位置レジスタII102）と、 前記表示データ記憶手段に記憶されている表示データ
を前記表示装置に表示する場合、前記表示装置の表示ラ
インを所定の順番で順次走査するリフレッシュサイクル
と、前記表示データ記憶手段がアクセスされた位置に対
応する表示ラインを走査するアクセスライン書換えサイ
クルとを交互に実行する制御手段（同期制御回路39）
と、 前記第２の位置記憶手段に移動後のカーソル位置が記
憶された場合、前記アクセスライン書換えサイクルの期
間に、前記第１の位置記憶手段と前記第２の位置記憶手
段とに記憶されたそれぞれの位置に対応する前記表示装
置の表示ラインに基づき、前記表示データ記憶手段から
表示データを読み出し、前記表示装置に転送するデータ
転送手段（部分書換要求制御回路100,要求アドレスカウ
ンタ109,画像データ合成回路200）と、 該データ転送手段により前記第２の記憶手段に記憶さ
れた移動後のカーソル位置に対応する表示ラインに表示
する表示データを前記表示装置に転送する場合に、前記
カーソル表示データを合成して転送する合成手段（画像
データ合成回路200,論理合成回路213）と、 を具えたことを特徴とする。

また、本発明は、外部からの表示変更要求に従って表
示の変更にかかる表示素子の表示状態を更新することが
可能な表示装置の表示制御方法であって、 前記表示素子の各々に対応して表示データを表示デー
タ記憶手段に記憶し、 カーソル表示データを記憶するカーソルデータ記憶手
段と、 現在のカーソル位置を第１の位置記憶手段に記憶し、 カーソルの移動後の位置を第２の位置記憶手段に記憶
し、 交互に実行される２つのサイクルである、前記表示装
置の表示ラインを所定の順番で順次走査するリフレッシ
ュサイクルと、前記表示データ記憶手段がアクセスされ
た位置に対応する表示ラインを走査するアクセスライン
書換えサイクルとのうち、前記アクセスライン書換えサ
イクルの期間に、前記第１の位置記憶手段と前記第２の
位置記憶手段とに記憶されたそれぞれの位置に対応する
前記表示装置の表示ラインに基づき、前記表示データ記
憶手段から表示データを読み出し、 当該読み出した表示データを前記表示装置に転送する
ときに、前記第２の記憶手段に記憶された移動後のカー
ソル位置に対応する表示ラインに表示する表示データ
に、前記カーソルデータ記憶手段に記憶されている前記
カーソル表示データを合成して転送することを特徴とす
る。

［作用］ 以上の構成によれば、表示装置（FLCD）の表示ライン
を所定の順番で順次走査するリフレッシュサイクルと、
表示データ記憶手段がアクセスされた位置に対応する表
示ラインを走査するアクセスライン書換えサイクルとを
交互に実行する構成にあって、カーソル位置の変更が生
じた場合、カーソルが現在表示されていたラインのデー
タとカーソルが表示されるべきラインのデータとを転送
するとともに、カーソルが表示されるべきラインのデー
タにカーソル表示データを合成する処理がアクセスライ
ン書換えサイクルの期間を利用して行なわれるので、カ
ーソル表示の更新が効率よく、かつ速やかに行われる。

［実施例］ 以下、図面を参照して本発明を詳細に説明する。

（システム構成） 第１図は本発明の一実施例に係る表示制御装置を組み
込んだ情報処理システム全体のブロック構成図である。

図において、11は情報処理システム全体を制御するCP
U、12はアドレスバス，コントロールバス，データバス
からなるシステムバス、13はプログラムを記憶したり、
ワーク領域として使われるメインメモリ、14はCPU11を
介さずにメモリとI/O機器間でデータの転送を行うDMAコ
ントローラ（Direct Memory Access Controller,以下DM
ACという）、15はイーサネット（XEROX社による）等のL
AN（ローカルエリアネットワーク）16との間のLANイン
タフェース、17はROM,SRAM,RS232C仕様のインタフェー
ス等からなるI/O機器接続用のI/O装置、18はハードディ
スク装置、19はフロッピーディスク装置、20はハードデ
ィスク装置18やフロッピーディスク装置19のためのディ
スクインタフェース、21は例えばレーザビームプリン
タ，インクジェットプリンタ等高解像度のプリンタ、22
はプリンタ21のためのプリンタインタフェース、23は文
字，数字等のキャラクタその他の入力を行うためのキー
ボード、24はポインティングデバイスであるマウス、25
はキーボード23やマウス24のためのインタフェース、26
は例えば本出願人により特開昭63−243993号等において
開示された表示器を用いて構成できるFLCD（FLCディス
プレイ）、27はFLCD26のためのFLCDインターフェースで
ある。

（表示制御装置） 第２図は本発明表示制御装置の一実施例としてのFLCD
インタフェース27の構成例を示すブロック図である。

図において、31はアドレスバスドライバ、32はコント
ロールバスドライバ、33,43,44はデータバスドライバで
ある。CPU11からのアドレスデータは、アドレスバスド
ライバ31から、メモリコントローラ40およびアドレスセ
レクタ35の一方の入力部に与えられるとともに、第１の
スイッチS1の切り換えによってFIFO形態のメモリ36また
は37に選択的に与えられて記憶される。すなわち、これ
らメモリ36および37（以下、それぞれFIFO（Ａ）および
FIFO（Ｂ）ともいう）は、書き込んだ順番にデータを読
み出すFIFO（First In First Out）メモリであり、これ
らのメモリ36および37に書き込まれたアドレスデータ
は、第２のスイッチS2の切り換えによって選択的に読み
出される。

これらのメモリ36または37から読み出されたアドレス
データと、後述するアドレスカウンタ38からのアドレス
データと、同じく後述する部分書換要求回路100からの
アドレスデータとは、セレクタ50の切り換えによって選
択的にアドレスセレクタ35の他方の入力部に与えられ
る。アドレスカウンタ38は、画面全体をライン順次にリ
フレッシュするためのアドレスデータを発生するもので
あり、そのアドレスデータの発生タイミングは同期制御
回路39によって制御される。この同期制御回路39は、前
記スイッチS1,S2およびセレクタ50の切り換え制御信号S
1（A/）,S2（A/）およびセレクト制御信号SLCTや後
述するメモリコントローラ40へのデータトランスファ要
求信号をも発生する。また、部分書換要求回路100と同
期制御回路39とは、イベント発生時（本例ではカーソル
移動時）に部分書換えを要求するリクエスト信号REQと
アクノリッジ信号ACKとの授受を行う。

CPU11からのコントロール信号は、コントロールバス
ドライバ32からメモリコントローラ40に与えられ、その
メモリコントローラ40は、サンプリングカウンタ34と、
アドレスセレクタ35の制御信号、および後述するビデオ
メモリ41の制御信号を発生する。サンプリングカウンタ
34は、メモリコントローラ40からの歩進信号に基づいて
計数動作を行い、同期制御回路39の制御信号Ｃを発生す
る。また、アドレスセレクタ35は、メモリコントローラ
40からの制御信号に基づいて、当該アドレスセレクタ35
の入力部に与えられる２つのアドレスデータの一方を選
択してビデオメモリ41に与える。

ビデオメモリ41は表示データを記憶するものであり、
デュアルポートのDRAM（ダイナミックRAM）で構成され
ていて、前記データバスドライバ33を介して表示データ
の書き込みと読み出しを行う。ビデオメモリ41に書き込
まれた表示データは、ドライバレシーバ42を介して画像
データ合成回路200に供給され、ここで適宜の画像合成
が行われた後にFLCD26に転送されて表示される。

また、そのドライバレシーバ42は、FLCD26からの同期
信号を同期制御回路39に与える。FLCD26には、FLCの温
度を検出する温度センサ26aが組み込まれている。

また、CPU11からの後述の設定データは、データバス
ドライバ43を介して同期制御回路39に与えられる。さら
に、温度センサ26aの出力信号はデータバスドライバ44
を介してCPU11に転送される。

なお、47はシステムバス12上のデータバスに係合し
て、部分書換要求回路100に対し、ビデオメモリ41内デ
ータに合成すべきカーソル等画像データ（以下合成用デ
ータという）の位置情報等を設定するためのバスドライ
バ、48は部分書換要求回路100が出力する書換えライン
アドレスを受容してセレクタ50に導くためのレシーバで
ある。

符合300で示す破線内のFLCDインタフェース本体と、
部分書換要求回路100および画像データ合成回路200を含
む符合400で示した回路部とは、これらを一体に構成し
てもよいが、別体に構成して回路部400をFLCDインタフ
ェース本体300に装着可能とすることができる。すなわ
ち回路部400をFLCDインタフェース本体300に対する外部
回路としてもよく、この場合には、例えば前述した所謂
ハードカーソル機能対応のシステムにFLCDインタフェー
ス本体300が適用される際に装着して好適なものとな
る。換言すれば、ハードカーソル機能対応のシステム
等、カーソルなどの合成用データの表示ないしは移動に
際してCPU11がビデオメモリ41をアクセスしないシステ
ムにあっても、そのようなイベントを検知して正確かつ
迅速に部分書換えが起動され、画像合成を実現できるこ
とになる。

第３図は本例に係るハードカーソル対応の部分書換要
求回路100の構成例を示す。

ここで、101および102はカーソルの旧位置または新位
置を記憶するための位置レジスタ（それぞれ位置レジス
タＩおよびIIという）であり、CPU11からの設定に対し
て交互に値をラッチする。すなわち、カーソル表示ない
し移動に際し、一方が旧位置を、他方が新位置を記憶し
ていることになる。105は表示すべきカーソルのサイズ
を記憶するためのカーソルサイズレジスタであり、当該
サイズはCPU11により設定される。CPU11は、カーソルの
表示ないし移動に際し、カーソルの新位置を位置レジス
タＩまたはIIにセットするとともにそのサイズをカーソ
ルサイズレジスタ105にセットするが、サイズに変更が
ない限りサイズのセットは行わなくてもよい。

107は要求制御回路であり、位置レジスタＩまたはII
にカーソルの新位置がセットされると、旧位置を記憶し
ている位置レジスタIIまたはＩの内容を要求アドレスカ
ウンタ109にロードするとともに、同期制御回路39にカ
ーソル更新のための部分書換え要求信号REQを送出す
る。そして、同期制御回路39からアクノリッジ信号ACK
が供給されると、要求アドレスカウンタ109にカウント
許可を与え、要求アドレスカウンタ109ではカーソルサ
イズレジスタ105に設定されているカーソルサイズ（ラ
イン数）分、旧位置のラインアドレスを順次カウントア
ップしつつ、その値をセレクタ50側に送出する。これ
は、FLCが記憶性を有するものであるために、後述のよ
うにカーソル更新に先立って旧位置にあるカーソルを直
ちに消去する、具体的にはその位置にあるビデオメモリ
41内のデータのみを再表示するのに供されるラインアド
レス群となる。

その後、要求制御回路107は新位置を記憶している位
置レジスタの値をカウンタ109にロードさせるとともに
信号REQを送信し、信号ACKの入力に応じてカウンタ109
に対して新位置に関し上記と同様の動作を行わせる。こ
のとき出力されるラインアドレス群は移動先にカーソル
を表示させるために供されるものとなる。

CPU11から新たにカーソル位置が設定されるたびに以
上の動作を繰返すことにより、カーソルの移動（更新）
が行われる。なお、位置レジスタＩまたはIIへの交互の
新位置の設定、およびカウンタ109への交互のロードを
行うためには、例えば、トグルで動作するスイッチを適
宜の部位に介挿すればよい。

第４図は本例に係るハードカーソル対応の画像データ
合成回路200の構成例を示す。

ここで、201はCPU11により更新されたカーソルの新位
置が設定される位置レジスタ、205は同じくカーソルサ
イズが設定されるカーソルサイズレジスタである。

第５図はこれらレジスタに格納されるデータの説明図
である。図に示すように、表示画面上の左上端を原点
（0,0）とし、その点からの相対距離（X,Y）がカーソル
位置となって位置レジスタ201に格納される。一方、そ
の幅ｗおよび高さｈがカーソルサイズレジスタ205に設
定される。

なお、第３図示の部分書換要求回路100における位置
レジスタ101,102およびカーソルサイズレジスタ105の格
納内容もそれぞれ位置レジスタ201およびカーソルサイ
ズレジスタ205と同一としてもよいが、第３図の部分書
換要求回路100はラインアドレスを出力すれば足りるた
め、位置レジスタ101,102およびカーソルサイズレジス
タ105には副走査方向Ｖのデータ（それぞれＹおよび
ｈ）のみがセットされるようにしてもよい。また、第４
図におけるカーソルサイズレジスタ205は、上述と同様
カーソルサイズの変更があった場合のみその内容が変更
されるものであってもよい。

第４図において、IDおよびADは、それぞれFLCDインタ
フェース本体300のビデオメモリ41から送信されてくる
識別信号およびアドレス／データ信号である。第６図を
用いてこれら信号を説明するに、FLCDインタフェース本
体300は、FLCD26からの水平同期信号HSYNCに対して１主
走査ライン（第５図におけるＨ方向ライン）のデータ群
を出力する。このデータ群は、当該１主走査ラインにお
ける左端画素から右端画素までのデータ群（「データ
１」，「データ２」，…）である。このデータ群には先
頭に当該ラインのラインアドレスが付加されてアドレス
／データ信号ADとして送出される。一方、その信号ADの
先頭がアドレスであることを識別させるために、そのア
ドレス出力時に“1"、「データ１」，「データ２」，…
の出力時に“0"となる識別信号IDが送出されるわけであ
る。

再び第４図を参照するに、207は副走査比較回路であ
る。副走査比較回路207は、レジスタ201,205の値から、
FLCDインタフェース本体300より送出されてくる画像デ
ータがカーソルを表示すべきラインに含まれるものであ
るか否かを当該画像データ群の先頭にあるラインアドレ
スを基に判別する。すなわち、現在表示を行おうとする
ラインアドレスがＹ〜Ｙ＋ｈ（第５図参照）の間にある
か否かを判別する。そしてその間にあると判別した場合
には一致信号を主走査カウンタ209に送出する。

主走査カウンタ209は、この一致信号に基づいて主走
査方向の画素数を計数して行き、位置レジスタ201に設
定されているＸ値およびカーソルサイズレジタ205に設
定されているｗ値により、現在画素がＸ〜Ｘ＋ｗの範囲
にあるか否かを判別する。そしてその範囲にあれば、カ
ーソル表示データを展開してあるカーソルRAMの対応位
置を指定してその位置のデータ読出しを行わせるととも
に、論理合成回路213に合成指示を与える。

論理合成回路213では、主走査カウンタ209から合成指
示信号が与えられていないときにはFLCDインタフェース
本体300からのアドレス／データ信号ADをそのままFLCD2
6に出力し、合成指示がある場合にはこれにカーソルRAM
211から読出したデータを論理演算して合成したデータ
を出力する。

第３図および第４図の構成によって、次のような動作
が行われる。

すなわち、カーソルの現在位置（X,Y）は部分書換要
求回路100内の位置レジスタ101,102の一方、および画像
データ合成回路200内の位置レジスタ201に設定されてお
り、レジスタ201,205の保持データに基づいてカーソル
が表示される。従って、カーソルが表示されているライ
ンが後述のリフレッシュサイクル，部分書換えサイクル
によってアクセスされても、そのラインにはそのままそ
の位置にカーソルが表示され、当該アクセスによってカ
ーソルが消去されてしまうことがない。

一方、カーソルを移動させた際には（（X,Y）→
（Ｘ′,Y′））、新位置のデータがレジスタ101,102の
他方に設定されるとともにレジスタ201に設定される。
そしてまず旧位置である“Y"から“h"ライン分のライン
アドレスが出力され、これに応じてビテオメモリ41内の
対応ラインアドレスおよびデータが画像データ合成回路
200に出力される。このとき、回路200内のレジスタ201
の内容は既に更新されているので、合成が行われずにそ
のデータがそのままFLCD26に表示される。従って、それ
までカーソルの表示を行っていたラインからはそのカー
ソル表示が消去されることになる。この後、新位置であ
る“Y"からの“h"ライン分のラインアドレスの出力に応
じて、当該ラインのデータに対しレジスタ201および205
の内容に従ってカーソルデータが合成され、新位置
（Ｘ′,Y′）にカーソルが表示される。

（動作例） 以上の構成において、CPU11がビデオメモリ41内の表
示データの変更を行う場合、所望するデータの書換えに
対応するビデオメモリ41のアドレス信号がアドレスバス
ドライバ31を介してメモリコントローラ40に与えられ、
ここでCPU11のメモリアクセス要求信号と同期制御回路3
9からのデータトランスファ要求信号とのアービトレー
ションが行われる。そしてCPUアクセス側が権利を得る
とメモリコントローラ40はアドレスセレクタ35に対し、
メモリ41へ与えるアドレスとしてCPU11がアクセスした
アドレスを選択するよう切換えを行う。これと同時にメ
モリコントローラ40からビデオメモリ41の制御信号が発
生され、データバスドライバ33を介してデータの読書き
が行われる。このとき、CPUアクセスアドレスはスイッ
チS1を介してFIFO（Ａ）36またはFIFO（Ｂ）37に記憶さ
れ、後述する表示データの転送の際利用される。このよ
うにCPU11から見た表示データのアクセス方法は従来のC
RTを表示器として用いたシステムの場合と少しも変わら
ない。

また、ビデオメモリ41からデータを読出し、FLCD26へ
転送する場合、同期制御回路39からメモリコントローラ
40へデータトランスファ要求が発生され、ビデオメモリ
41に対するアドレスとしてアドレスカウンタ38またはFI
FO側アドレスがアドレスセレクタ35において選択される
とともに、メモリコントローラ40よりデータトランスフ
ァ用の制御信号が生成されることで、メモリセルからシ
フトレジスタへ該当アドレスのデータが転送され、シリ
アルポートの制御信号によりドライバ42へ出力される。

同期制御回路39では、FLCD26からの水平同期信号HSYN
Cに基づいて複数ラインを単位として画面をライン順次
に全面リフレッシュして行くサイクルとCPU11によりア
クセスされたラインの書換えを行う部分書換えサイクル
とを交互に生じさせるタイミングを生成する。ここで、
全面リフレッシュのサイクルとは表示画面上一番上のラ
イン（先頭ライン）から順次に下方へ向けて書換えを行
っていき、一番下のラインまで至ると再び先頭ラインに
戻って書換えを繰返して行くものである。また、アクセ
スラインの書換えサイクルとはそのサイクルの直前の所
定時間内にCPU11からアクセスされたラインを書き換え
るものである。

このように、本例においては、基本的にはFLCディス
プレイ26の画面全面を順次リフレッシュして行く動作
と、表示内容の変更を行うべくCPU11によりアクセスさ
れたラインの書換えを行う動作とを時分割に交互に行う
が、カーソル移動の指示が与えられた場合、後者の動作
期間を利用してカーソル表示の更新が速やかになされる
ようにする。

まず、第７図を用いて、カーソル移動表示を行わずに
リフレッシュの動作とライン書換えの動作とを時分割に
交互に行う本例の基本的動作について説明する。ここで
は、リフレッシュのサイクルを４ラインを単位として、
アクセスラインの書換えサイクルを３ラインを単位とし
て行う場合の例を示す。

第７図において、REF/▲▼は全面リフレッシュ
のサイクルとアクセスラインの書換えサイクルとを交互
に生じさせるタイミングであり、“1"のときが全面リフ
レッシュのサイクルで、“0"のときがアクセスラインの
書換えサイクルであることを示す。また、T_aは全面リフ
レッシュのサイクルの時間、T_bはアクセスラインの書換
えサイクルの時間を表わす。この例においては、T_a:T_b
＝4:3としているが、要求されるリフレッシュレート等
によって最適な値を選ぶことができる。すなわち、T_aの
割合を大きくすればリフレッシュレートを上げることが
でき、T_bの割合を大きくすれば部分的な変更の応答性を
良くすることができる。この態様については後述する。

FIFO（Ａ）36およびFIFO（Ｂ）37の状態を説明する
に、スイッチS1がFIFO（Ａ）36側に接続されると（状態
A/＝１）、CPU11がアクセスするラインのアドレスはF
IFO（Ａ）36にサンプリングされて記憶される。一方ス
イッチS1がFIFO（Ｂ）37側に接続されると（A/＝
０）、CPU11がアクセスするラインアドレスがFIFO
（Ｂ）37に記憶される。また、スイッチS2がFIFO（Ａ）
36側に接続されると（A/＝１）、FIFO（Ａ）36に記憶
されたアドレスが出力され、スイッチS2がFIFO（Ｂ）37
側に接続されると（A/＝０）、FIFO（Ｂ）37に記憶さ
れたアドレスが出力される。

画面全体の１回のリフレッシュが完了し、FLCD26が垂
直同期信号VSYNCを出力したり、あるいはアドレスカウ
ンタ38にキャリーが生じるとアドレスカウンタ38がクリ
アされ、次の全面リフレッシュのサイクルで出力される
ラインは第０ラインに戻り、FLCD26より同期制御回路39
を介して与えられる水平同期信号HSYNC毎に“1",“2",
“3"と順次カウントアップしていく。この間にCPU11よ
りラインL1,L2,L3のアドレスがアクセスされると、スイ
ッチS1がFIFO（Ａ）36に接続されているので、L1,L2,L3
のアドレスがここに記憶され、その後スイッチS2がFIFO
（Ａ）36に接続された時点でL1,L2,L3のアドレスがここ
から出力され、出力ラインとしてL1,L2,L3が選ばれる。
ここで、セレクタ50の切換え信号は同期制御回路39から
の信号SLCTで与えられ、ラインアクセスのサイクルでは
出力ラインアドレスとしてFIFO（Ａ）,FIFO（Ｂ）側に
切換えられる。

そして、このときスイッチS1がFIFO（Ｂ）37側に接続
されているのでFIFO（Ｂ）37側にアクセスアドレスが記
憶される。リフレッシュサイクルとなると、セレクタ50
はアドレスカウンタ38側に切換えられ、リフレッシュ動
作を前サイクルの続きのラインから行う。第７図におい
ては、L3のライン出力後に前サイクルの続きである
“4",“5",“6",“7"のラインが出力されている。以下
同様にして、上述の動作を繰返すが、FIFOを２つ用意し
たのは、一方でメモリアクセスされたアドレスをサンプ
リングし、同時に他方でサンプリングしたアドレスを出
力することを矛盾無く、かつ効率よく実行するためであ
る。すなわち、アドレスのサンプリング期間は他方のFI
FOのアクセスラインの出力開始から全面リフレッシュサ
イクルの終了までであり、全面リフレッシュサイクルの
終了後、直前のサンプリング期間でサンプリングしたア
ドレスを出力するアクセスラインの書換えサイクルに入
ると同時に、他方のFIFOのアドレスサンプリング期間が
開始されることになる。

以上のように、本例の基本的動作ではリフレッシュサ
イクルとライン書換えのサイクルとを交互に繰返し、第
７図ではその繰返し周期を７ラインを１単位としてT_a:T
_b＝4:3として説明したが、本例ではさらに温度等の環境
条件や表示するデータの種類、あるいはさらにFLCDの表
示デバイス素材の違い等に応じて要求されるリフレッシ
ュレート等によってT_aとT_bとの比率を変更可能とする。
すなわち、T_aの割合（１リフレッシュサイクル内のライ
ン数Ｍに対応。すなわちT_a＝Ｍ×（HSYNCの周期））を
大きくすればリフレッシュレートを向上することがで
き、例えば低温時等FLC素子の応答性が低い場合やイメ
ージ画像を表示する場合においても良好な表示状態を得
ることができる。逆に、T_bの割合（１つの部分書換えサ
イクル内のライン数Ｎに対応。すなわちT_b＝Ｎ×（HSYN
Cの周期））を大とすれば部分的な表示の変更の応答性
を高くすることができ、高温時や文字等キャラクタの表
示時等、リフレッシュレートが高くなくてもよい場合に
対応できることになる。

また、本実施例では繰返し周期のライン数をも設定可
能とすることで、リフレッシュサイクルおよび部分書換
えの割合をより細かく変えることができるようにし、よ
り細やかな最適化を図るようにする。例えば、リフレッ
シュレートを優先させなければならない、もしくは優先
したい場合に、繰返し周期のライン数を40ラインにして
T_a:T_b＝4:1とすれば、全面リフレッシュを32ライン分行
ってアクセスラインの書換えを８ライン行うことができ
る。また、部分書換えを優先できる、もしくは優先した
い場合は繰返し周期のライン数を10ラインにしてT_a:T_b
＝3:2とすれば、全面リフレッシュを６ライン分行って
アクセスラインの書換えを４ライン行うことができる。

さらに、本実施例においては、そのように設定された
部分書換えのライン数の範囲内において、CPU11にアク
セスされたライン数およびラインアクセス状態に応じ、
リフレッシュサイクル間に行われる実際の部分書換えラ
イン数Ｐを調整するようにする。すなわち、CPU11がア
クセスしたラインの数等に応じて動的にT_b時間を調整す
ることで、例えばCPU11からあまりアクセスされないと
きの無駄なライン書換えサイクルを省き、リフレッシュ
レートを向上するようにする。これによって、動作の追
従性とリフレッシュレートとの関係を動的に最適化でき
るようになる。

これは、例えば本出願人により出願された特願平２−
105626号において開示されたルールおよび構成に従って
行うことができる。

次に、第８図を用いてカーソル移動表示の指示がある
場合の動作状態について説明する。但し、本図では簡略
のためにカーソルの高さｈを“1"としている。

本例に係る装置では、カーソル移動表示のための部分
書換えはラインアクセスの期間中に行われるものとし、
すなわち第２図における同期制御回路39はラインアクセ
ス期間にのみ要求信号REQに対して応答ACKを出力するも
のとし、リフレッシュ期間中にカーソル移動表示の指示
があった場合には直後のラインアクセス期間に、ライン
アクセス期間に指示があった場合にはその期間内に、当
該移動表示のための部分書換えを行うようにする。な
お、ラインアクセス期間に指示があってもその期間が切
れて処理を行えないような場合にはその次のラインアク
セス期間にて処理が行われる。

さて、第８図ではアドレスEX1を有するライン上の位
置にあるカーソルを所望のアドレスEX2を有するライン
上の位置に移動し、さらにアドレスEX3を有するライン
上の位置に移動する場合の処理を示している。

EX1からEX2への移動に際しては、まず現アドレスEX1
を有するライン上のカーソルを消去すべく、そのライン
のアクセスを要求して要求回路100より信号REQが同期制
御回路39に送出される。同期制御回路39ではリフレッシ
ュ期間の終了を待って信号ACKを返送するとともにセレ
クタ50を切換え、アドレスEX1が受容されるようにす
る。これに応じてそのアドレスEX1を有するラインがア
クセスされ、第３図および第４図に関して述べたよう
に、そのラインにあるビデオメモリ41内のデータのみが
表示され、すなわちそのラインからはカーソルが消去さ
れることになる。EX2からEX3に移動する際の消去の態様
も同様である。

続いて新アドレスEX2を有するライン上にカーソルを
表示すべく、そのラインのアクセスを要求して要求回路
100が信号REQを送出すると、本図の場合直ちに同期制御
回路39は信号ACKを返送するとともに、そのラインアド
レスの受容を行うべくセレクタ50を切換える。これによ
ってそのアドレスEX2を有するラインがアクセスされ、
前述のように、新位置にカーソルデータが合成されてカ
ーソル表示が行われる。EX2からEX3に移動する際の消去
の態様も同様である。

なお、本図の場合EX1にあるカーソルの消去とEX2への
表示との間にラインアクセスによる部分書換え（L1の出
力）が行われているが、同期制御回路39,部分書換要求
回路100の処理速度等によってEX2への表示とL₁の出力と
は前後することもある。

また、本例では説明の簡略のためにラインアクセスの
期間を３ライン分としており、カーソル高さ“1"とした
が、実際には第５図に示したようにカーソルが複数ライ
ンにわたる高さを有する場合があるので、これを考慮し
てラインアクセス期間を定めることもできる。

（他の実施例） 本発明は以上の実施例にのみ限られることなく、種々
の構成、制御方式を採用できるのは勿論である。

例えば、上例ではリフレッシュ期間とラインアクセス
期間とを交互に行い、カーソル移動表示はラインアクセ
ス期間内にのみ行われるようにし、かつカーソル移動表
示が通常のラインアクセスに優先して行われるようにし
た。しかしカーソル表示はリフレッシュ期間において
も、あるいはその期間においてのみ行われるようにして
もよく、さらにカーソル表示の優先度は、適宜定めうる
ものである。また、リフレシュ期間とラインアクセス期
間とを交互に行う構成とせずに、いずれか一方のみが行
われるものであってもよい。

また、例えばハードカーソル対応の部分書換要求回路
100を第９図のように構成することもできる。

第９図において、121は差分レジスタであり、第10図
に示すように、カーソルの旧（現在）位置（x₁,y₂）の
副走査方向Ｖの値y₁と、新位置（x₂,y₂）の同方向の値
との差の絶対値|y₁−y₂|が設定される。123は移動方向
レジスタであり、y₁＞y₂のとき“0"、y₁＜y₂のとき“1"
が設定される。125は前述と同様のカーソルサイズレジ
スタであり、カーソル高さｈおよび幅ｗが設定される。

129は第11図に示すような動作を実行する際に各レジ
スタ内容の比較を行うとともに、ラインアドレスカウン
タ133にロード信号を出力する比較制御回路である。131
はカレントラインレジスタであり、カーソルの現在位置
が含まれるラインのアドレスが設定される。133はライ
ンアドレスカウンタであり、比較制御回路129のロード
信号に応じてカレントラインレジスタ131の内容がロー
ドされ、その値（ラインアドレス）から歩進を行ったラ
インアドレス群を順次出力し、セレクタ50に出力する。
137は要求制御回路であり、同期制御回路39との間で信
号REQ,ACKの授受を行うとともに、旧位置（y₁）と新位
置（y₂）との偏差およびカーソルサイズ（ｈ）により定
まる期間だけ、ラインアドレスカウンタ133にイネーブ
ル信号を出力して上記歩進およびラインアドレス出力を
実行させる。

第11図は第９図示の構成の動作例を説明するためのフ
ローチャートである。

CPU11からカーソル移動指示があり、差分レジスタ121
および移動方向レジスタ123（カーソルサイズに変更が
ある場合にはさらにサイズレジスタ125）への設定があ
ると（ステップS1）、差分|y₁−y₂|がｈ未満、すなわち
カーソルの高さ未満の移動であるか否かが判断される
（ステップS3）。

ここで否定判定であれば、カレントラインレジスタ13
1の値（ここでは旧位置であるy₁）をラインアドレスカ
ウンタ133にロードし（ステップS5）、信号REQを送出す
る。次に、信号ACKが返送された時点で信号REQを消勢し
（ステップS9,S11）、ラインアドレスカウンタ133に所
定の動作を行わせる。次に、カーソル高さｈに対応した
ライン分のアドレス出力が終了したか否かを検知し、終
了していなければステップS7に復帰してステップS7〜S1
3の手順を繰返す。この過程で、前述と同様に、y₁から
ｈライン分のビデオメモリ41内のデータが画像データ合
成回路200に出力され、一方画像データ合成回路200内で
はカーソルの新位置が保持されているのでカーソルデー
タの合成はなされず、すなわちカーソルが旧位置から消
去される。

次に、ステップS15にて、旧位置（y₁），差分の結果
（|y₁−y₂|および移動方向によって定まる新位置（y₂）
をカレントラインレジスタ131に設定し、ステップS17に
て上記ステップS7〜S11と同様の処理をｈライン分行う
（ステップS19）。これにより、新位置にカーソルが表
示されることになる。

一方、新旧両位置の偏差がｈ未満である場合には、ま
ず移動方向を判別する（ステップS21）。ここで画面下
方にカーソルを移動させる“＋”方向、すなわちy₁＜y₂
の場合には、上記ステップS7〜S11と同様の処理を行う
（ステップS23）。

次にこの処理がｈ＋|y₁−y₂|ライン分終了したか否か
を判定する。これは、|y₁−y₂|＜ｈの場合、新旧すなわ
ち移動前後のカーソルの表示ラインに重複があり、両位
置についてｈラインずつのアクセス（2hライン分のアク
セス）を行わなくても、2hラインから重複ライン数を減
じた数のライン分のアクセスを行えば足りることに基づ
くものである（2h−（ｈ−|y₁−y₂|）＝ｈ＋|y₁−y₂|＝
y₂−y₁＋ｈ）。これによってラインのアクセスが高効率
に行われることになり、かつその過程で旧位置のカーソ
ルの消去および新位置へのカーソル表示が確実に行われ
ることになる。なお、そのライン分の終了後にはステッ
プS15と同様の処理を行い、y₂をカレントラインレジス
タ131にセットする（ステップS27）。

ステップS21でのy₁＞y₂の場合には、まずステップS15
と同様の処理によってy₂をカレントラインレジスタ131
にセットした後に（ステップS31）、ステップS7〜S11お
よびS27と同様の処理（ステップS33およびS35）を行え
ば、すなわち、2hラインから重複ライン数を減じた数
（2h−（ｈ−|y₁−y₂|）＝ｈ＋|y₁−y₂|＝y₁−y₂＋ｈ）
のラインについての処理を行えば、旧位置にあるカーソ
ルの消去および新位置への表示が効率よく、確実に行わ
れる。

ところで、以上の説明ではハードカーソル機能に対応
する例について本発明を説明したが、ビデオメモリ内デ
ータに合成されるデータ（合成用データ）の例としては
カーソルの他にも例えば動画windowやメッセージのスー
パーインポーズ，何らかのフォームのオーバレイ等があ
り、本発明はこれらにも有効に対応できることになる。

これらの場合、例えば第３図の部分書換要求回路につ
いて説明すると、合成用データの移動が発生した場合の
み合成用データの旧位置の要求アドレスカウンタ109へ
のロードおよび同期制御回路39への部分書換え要求信号
REQの送出を行う。そして、同期制御回路39からアクノ
リッジ信号ACKが供給されると、要求アドレスカウンタ1
09にカウント許可を与え、要求アドレスカウンタ109で
はカーソルサイズレジスタ105と同様の構成とできるサ
イズレジスタに設定されているサイズ（ライン数）分、
旧位置のラインアドレスを順次カウントアップしつつ、
その値をセレクタ50側に送出する。これは、FLCが記憶
性を有するものであるために、後述のように合成用デー
タ更新に先立って旧位置にある合成用データを直ちに消
去する、具体的にはその位置にあるビデオメモリ41内の
データのみを再表示するのに供されるラインアドレス群
となる。

その後、要求制御回路107は新位置を記憶している位
置レジスタの値をカウンタ109にロードさせるとともに
信号REQを送信し、信号ACKの入力に応じてカウンタ109
に対して新位置に関し上記と同様の動作（動作Ａと略記
する）を行わせる。このとき出力されるラインアドレス
群は移動先に合成用データを表示させるために供される
ものとなる。なお、移動がない場合にはこの動作Ａを画
面全体のリフレッシュレートより速い一定周期で繰返せ
ばよい。

一方、画像データ合成回路に関しても前述と同様の構
成および制御態様を採ることができ、例えば第４図にお
けるカーソルRAM211を合成用データ表示用のフレームバ
ッファ等に変更すれば足りる。

また、これらの回路100,200を含む回路部300を複数種
類の合成用データに関して構成してもよい。さらに、そ
のような回路部300を目的別に設け、一もしくは複数の
回路部300を適宜装着して表示制御回路としての能力切
換えを行うようにすることもできる。

さらに、FLCDの素子が記憶性を有することを活用し
て、複数種類のイベントに対応可能に合成回路を構成す
るとともに、イベントの切換えを行うことができるよう
にしてもよい。

［発明の効果］ 以上の説明から明らかなように、本発明によれば、表
示装置（FLCD）の表示ラインを所定の順番で順次走査す
るリフレッシュサイクルと、表示データ記憶手段がアク
セスされた位置に対応する表示ラインを走査するアクセ
スライン書換えサイクルとを交互に実行する構成にあっ
て、カーソル位置の変更が生じた場合、カーソルが現在
表示されていたラインのデータとカーソルが表示される
べきラインのデータとを転送するとともに、カーソルが
表示されるべきラインのデータにカーソル表示データを
合成する処理がアクセスライン書換えサイクルの期間を
利用して行なわれるので、カーソル表示の更新が効率よ
く、かつ速やかに行われる。また、FLCDの制御を行う上
で特色となるアクセスライン書換えサイクルの期間を有
効に利用できるようになる。

【図面の簡単な説明】

第１図は本発明の表示制御装置を組込んだ情報処理装置
全体の構成例を示すブロック図、 第２図は本発明の一実施例に係る表示制御装置のブロッ
ク図、 第３図は、その部分書換要求回路の構成例を示すブロッ
ク図、 第４図は画像データ合成回路の構成例を示すブロック
図、 第５図は合成されるデータの一例としてのカーソルを説
明するための説明図、 第６図は本例に係るFLCD本体が出力する信号の説明図、 第７図および第８図は本例装置の動作の２例を説明する
ためのタイミングチャート、 第９図は部分書換要求回路の他の構成例を示すブロック
図、 第10図および第11図はその動作の説明図および動作例の
フローチャートである。 11……CPU、 12……システムバス、 13……メインメモリ、 14……DMAコントローラ、 15……LANインタフェース、 16……LAN、 17……I/O装置、 18……ハードディスク装置、 19……フロッピーディスク装置、 20……ディスクインタフェース、 21……プリンタ、 22……プリンタインタフェース、 23……キーボード、 24……マウス、 25……インタフェース、 26……FLCD（FLCDディスプレイ）、 26a……温度センサ、 27……FLCDインタフェース、 31……アドレスバスドライバ、 32……コントロールバスドライバ、 33,43,44……データバスドライバ、 34……サンプリングカウンタ、 35……アドレスセレクタ、 36……FIFO（Ａ）メモリ、 37……FIFO（Ｂ）メモリ、 38……アドレスカウンタ、 39……同期制御回路、 40……メモリコントローラ、 41……ビデオメモリ、 42……ドライバレシーバ、 S1,S2……スイッチ、 50……セレクタ、 100,150……部分書換要求回路、 101,102,105,121,123,125,131……レジスタ、 107,137……要求制御回路、 109,133……アドレスカウンタ、 200……画像データ合成回路、 201,205……レジスタ、 207……副走査比較回路、 209……主走査カウンタ、 211……カーソルRAM、 213……論理合成回路。

フロントページの続き (56)参考文献 特開 平２−103094（ＪＰ，Ａ) 特開 昭59−219787（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40 G09G 3/18,3/36 G02F 1/133 505 - 535 G02F 1/133 545 - 580 G06F 3/14 - 3/153

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】外部からの表示変更要求に従って表示の変
   更にかかる表示素子の表示状態を更新することが可能な
   表示装置の表示制御装置であって、 前記表示素子の各々に対応して表示データを記憶する表
   示データ記憶手段と、 カーソル表示データを記憶するカーソルデータ記憶手段
   と、 現在のカーソル位置を記憶する第１の位置記憶手段と、 移動後のカーソル位置を記憶する第２の位置記憶手段
   と、 前記表示データ記憶手段に記憶されている表示データを
   前記表示装置に表示する場合、前記表示装置の表示ライ
   ンを所定の順番で順次走査するリフレッシュサイクル
   と、前記表示データ記憶手段がアクセスされた位置に対
   応する表示ラインを走査するアクセスライン書換えサイ
   クルとを交互に実行する制御手段と、 前記第２の位置記憶手段に移動後のカーソル位置が記憶
   された場合、前記アクセスライン書換えサイクルの期間
   に、前記第１の位置記憶手段と前記第２の位置記憶手段
   とに記憶されたそれぞれの位置に対応する前記表示装置
   の表示ラインに基づき、前記表示データ記憶手段から表
   示データを読み出し、前記表示装置に転送するデータ転
   送手段と、 該データ転送手段により前記第２の記憶手段に記憶され
   た移動後のカーソル位置に対応する表示ラインに表示す
   る表示データを前記表示装置に転送する場合に、前記カ
   ーソル表示データを合成して転送する合成手段と、 を具えたことを特徴とする表示制御装置。
2. 【請求項２】外部からの表示変更要求に従って表示の変
   更にかかる表示素子の表示状態を更新することが可能な
   表示装置の表示制御方法であって、 前記表示素子の各々に対応して表示データを表示データ
   記憶手段に記憶し、 カーソル表示データを記憶するカーソルデータ記憶手段
   と、 現在のカーソル位置を第１の位置記憶手段に記憶し、 カーソルの移動後の位置を第２の位置記憶手段に記憶
   し、 交互に実行される２つのサイクルである、前記表示装置
   の表示ラインを所定の順番で順次走査するリフレッシュ
   サイクルと、前記表示データ記憶手段がアクセスされた
   位置に対応する表示ラインを走査するアクセスライン書
   換えサイクルとのうち、前記アクセスライン書換えサイ
   クルの期間に、前記第１の位置記憶手段と前記第２の位
   置記憶手段とに記憶されたそれぞれの位置に対応する前
   記表示装置の表示ラインに基づき、前記表示データ記憶
   手段から表示データを読み出し、 当該読み出した表示データを前記表示装置に転送すると
   きに、前記第２の記憶手段に記憶された移動後のカーソ
   ル位置に対応する表示ラインに表示する表示データに、
   前記カーソルデータ記憶手段に記憶されている前記カー
   ソル表示データを合成して転送する ことを特徴とする表示制御方法。