JPH064042A

JPH064042A - 表示制御装置及び方法

Info

Publication number: JPH064042A
Application number: JP16294792A
Authority: JP
Inventors: Hidekazu Matsuzaki; 英一松崎; Atsuyuki Seki; 敬幸関; Hiroshi Nonoshita; 博野々下; Yoshitsugu Yamanashi; 能嗣山梨
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-06-22
Filing date: 1992-06-22
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】強誘電性液晶表示装置の表示制御において、
システム側からみてＣＲＴとの互換性を保ちつつ、見か
け上の表示速度と表示品位を上げることを目的とする。【構成】強誘電性液晶表示装置の走査ラインに対応し
て、表示内容の更新及び未更新を検出して状態を示すフ
ラグと、表示内容の全面リフレッシュ終了を検出する手
段と、フラグを参照して部分書換えのラインアドレスを
発生する手段を持ち、全面リフレッシュを優先して行
い、リフレッシュ後にフラグをサーチして部分書換えの
回数を決定し、表示内容の未更新の走査ラインの部分書
換えを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関するものである。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはＣＲ
Ｔ表示装置が広く知られている。

【０００３】ＣＲＴ表示装置における表示制御では、Ｃ
ＲＴ側が有する表示データバッファとしてのビデオメモ
リに対するシステム側ＣＰＵの書き込み動作と、ＣＲＴ
側が有する例えばＣＲＴコントローラによるビデオメモ
リからの表示データの読み出し、表示の動作がそれぞれ
独立して実行される。

【０００４】上述したようなＣＲＴの表示制御の場合、
表示情報を変更するなどのためのビデオメモリに対する
表示データの書き込みと、そのビデオメモリから表示デ
ータを読み出して表示する動作が独立しているため、情
報処理システム側のプログラムでは表示タイミング等を
一切考慮する必要がなく、任意のタイミングで所望の表
示データを書き込むことができるという利点を有してい
る。

【０００５】ところが一方で、ＣＲＴは特に表示画面の
厚み方向の長さをある程度必要とするため全体としてそ
の容積が大きくなり、表示装置全体の小型化を図り難
い。また、これにより、このようなＣＲＴを表示器とし
て用いた情報処理システムの使用にあたっての自由度、
すなわち設置場所、携帯性等の自由度が損なわれる。

【０００６】この点を補うものとして液晶表示器（以
下、ＬＣＤという）を用いることができる。すなわち、
ＬＣＤによれば、表示装置全体の小型化（特に薄型化）
を図ることができる。このようなＬＣＤの中には、上述
した強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌという）の液
晶セルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディス
プレイという）があり、その特徴の１つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、ＦＬＣＤは、その液晶セルが充分に
薄いものであり、その中の細長いＦＬＣの分子は、電界
の印加方向に応じて第１の安定状態または第２の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなＦＬＣ分子の双安定性により、ＦＬＣ
Ｄは記憶性を有する。このようなＦＬＣおよびＦＬＣＤ
の詳細は、例えば特願昭６２−７６３５７号に記載され
ている。

【０００７】この結果、ＦＬＣＤを駆動する場合には、
ＣＲＴや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分のみの表示状態を更新する部分書換駆
動が可能となる。

【０００８】

【発明が解決しようとする課題】ＦＬＣＤにおいて、Ｃ
ＲＴと同様の表示制御により情報処理システムの表示装
置として用いる場合、ＦＬＣの表示更新動作にかかる時
間が比較的遅いため、例えば、カーソル、文字入力、ス
クロール等、即座にその表示が書き換えられなければな
らないような表示情報の変化に追従できないことがあっ
た。従って、ＦＬＣＤの特長の一つである部分書換駆動
を行なって見かけ上の表示速度を向上させる必要があ
る。

【０００９】また、情報処理システムの表示装置として
このようなＦＬＣＤをＣＲＴと互換性を有して用いるこ
とができれば、システムの柔軟性が増しその価値を高め
ることができる。

【００１０】ところが、上述のカーソル、文字入力、ス
クロール等、部分書換駆動が必要な表示状態の変更であ
ると言う識別情報を付加して処理しようとすると、情報
処理システムにおけるソフトウェアに大幅な変更が生
じ、プログラムの互換性がとれなくなってしまう。

【００１１】本発明は上述の観点に基づいてなされたも
のであり、ソフトウェアからみてＦＬＣＤとＣＲＴの互
換性を保証しながら適切且つ時機を得た部分書換駆動を
行なうことが可能となる表示装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明は、画素の表示状
態を部分的に変更可能な表示装置の表示制御装置におい
て、表示画面中の表示ライン数に相当する記憶手段と、
該記憶手段に、表示内容に変更があり、且つ内容変更後
未更新であるという情報を記憶させる手段を有し、画面
全体の表示を更新する手段が一定期間更新を実行した
後、前記内容変更後未更新である部分の数によって、前
記内容変更後未更新である部分の検索手段に従って表示
内容に変更のある部分のみを更新する手段を所定期間実
行することを特徴とする。

【００１３】本発明によれば、画面全体を順番に書き換
えるサイクルを実行する過程で、ＣＰＵ等ホスト側から
アクセスされ且つ未更新の部分を書き換えるサイクルを
行なう手段を設け、且つこのサイクルへ移行する条件を
アクセスされ且つ未更新の部分の数によって決定するこ
とで、部分書き込みするデータかどうかの識別をＣＰＵ
等から与える必要なく、またリフレッシュレートを低下
させることなく、書き換えられたデータをただちに表示
することが可能になる。

【００１４】

【実施例】図１は本発明の一実施例に係る表示制御装置
を組み込んだ情報処理システム全体のブロック構成図で
ある。

【００１５】図において、１は情報処理システム全体を
制御するＣＰＵ、２はアドレスバス、コントロールバ
ス、データバスからなるシステムバス、３はＣＰＵ１で
実行されるプログラムを記憶したり、ワーク領域として
使われるメインメモリ、４はＣＰＵ１の制御を介さずに
メモリと各機器間でデータの転送を行うＤＭＡコントロ
ーラ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣ
ｏｎｔｒｏｌｌｅｒ、以下ＤＭＡＣという）、５はイー
サネット（ＸＥＲＯＸ社による）等のＬＡＮ（ローカル
エリアネットワーク）６との間のＬＡＮインターフェー
ス、７はＲＯＭ、ＳＲＡＭ、ＲＳ２３２Ｃ仕様のインタ
ーフェース等からなるＩ／Ｏ機器接続用のＩ／Ｏ装置、
８はハードディスク装置、９はフロッピーディスク装
置、１０はハードディスク装置８やフロッピーディスク
装置９のためのディスクインターフェース、１１は例え
ばレーザービームプリンタ、インクジェットプリンタ等
高解像度のプリンタ、１２は画像読み取り装置としての
スキャナ、１３はプリンタ１１およびスキャナ１２のた
めのインターフェース、１４は文字、数字等のキャラク
タその他の入力を行なうためのキーボード、１５はポイ
ンティングデバイスであるマウス、１６はキーボード１
４やマウス１５のためのインターフェース、１７は例え
ば本出願人により特開昭６３−２４３９９３号等におい
て開示された表示器を用いて構成できるＦＬＣＤ（ＦＬ
Ｃディスプレイ）、１８はＦＬＣＤ１７のためのＦＬＣ
Ｄインターフェースである。

【００１６】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、Ｆ
ＬＣＤ１７の表示画面に表示される各種情報に対応しな
がら操作を行う。すなわち、ＬＡＮ６、Ｉ／Ｏ７に
接続される外部機器、ハードディスク８、フロッピーデ
ィスク９、スキャナ１２、キーボード１４、マウス１５
から供給される文字、画像情報等、また、メインメモリ
３に格納されユーザーのシステム操作にかかる操作情報
等がＦＬＣＤ１７の表示画面に表示され、ユーザーはこ
の表示を見ながら情報の編集、システムに対する指示操
作を行なう。ここで、上記各種機器等は、それぞれＦＬ
ＣＤ１７に対して表示情報供給手段を構成する。

【００１７】図２は本発明表示制御装置の一実施例とし
てのＦＬＣＤインターフェース１８の構成例を示すブロ
ック図である。

【００１８】図において、１９はアドレスバスドライ
バ、２０はコントロールバスドライバ、２１はデータバ
スドライバである。ＣＰＵ１からのアドレスは、システ
ムバスを介してアドレスバスドライバ１９から、ライン
アドレス変換回路２２およびアドレスセレクタ２３の一
方の入力部に与えられる。

【００１９】ＣＰＵ１からのコントロール信号は、シス
テムバスを介してコントロールバスドライバ２０からメ
モリコントローラ２４に与えられ、そのメモリコントロ
ーラ２４は、アドレスセレクタ２３の制御信号、及び後
述するビデオメモリ２５の制御信号を発生する。また、
アドレスセレクタ２３は、メモリコントローラ２４から
の制御信号に基づいて、当該アドレスセレクタ２３の入
力部に与えられる２つのアドレスの一方を選択してビデ
オメモリ２５に与える。

【００２０】ビデオメモリ２５は表示データを記憶する
ものであり、デュアルポートのＤＲＡＭ（ダイナミック
ＲＡＭ）で構成されていて、システムバス２及びデータ
バスドライバ２１を介して表示データの書き込みと読み
出しが行なわれる。ビデオメモリ２５に書き込まれた表
示データは、アドレス／データ合成回路３５及びドライ
バレシーバ２６を介してＦＬＣＤ１７に転送されて表示
される。また、そのドライバレシーバ２６は、ＦＬＣＤ
１７からの同期信号を表示モード制御回路２７に与え
る。表示モード制御回路２７は、例えば、全面リフレッ
シュを一画面分終了する毎に、フラグカウンタ２８から
の情報に従って、部分書換を行なう回数を決定する。

【００２１】ここで、全面リフレッシュとは、表示画面
全体をある一定の順番に従って、更新するもので、前記
順番に従ってビデオメモリ２５からデータが読み出さ
れ、ＦＬＣＤ１７へ転送される。また、部分書換とは、
ＣＰＵ１が表示内容を変更した場所を優先的に表示更新
するもので、前記一定の順番でリフレッシュしているフ
レーム（一画面）の間に割り込む形となる。全面リフレ
ッシュと部分書換の関係に関する詳細は後述する。

【００２２】全面リフレッシュを行なう場合、表示モー
ド制御回路２７はリフレッシュカウンタ２９に制御信号
を与え、カウンタ値を進める。リフレッシュカウンタ２
９からのカウンタ値は、リフレッシュアドレス発生回路
３０へ与えられ、実際に画面リフレッシュするラインア
ドレスへと変換されてラインアドレスセレクタ３１の一
方の入力部に与えられる。この時、ラインアドレスセレ
クタ３１は、表示モード制御回路２７からの制御信号
で、上記リフレッシュアドレス発生回路３０からのライ
ンアドレスを選択して出力する。リフレッシュカウンタ
２９は、１フレームカウントアップすると表示モード制
御回路２７に通知する。表示モード制御回路２７では、
この通知を受け取るとフラグカウンタ２８からのカウン
タ値を参照して、部分書換の回数を決定する。或は、部
分書換を一回実行する毎に、フラグカウンタ２８からの
カウンタ値を参照し、所定回数実行するか、または、カ
ウンタ値が ”０”になったら、再び、全面リフレッシ
ュを１フレーム分実行する。

【００２３】ところで、ＣＰＵ１からビデオメモリ２５
への書き込みや読み出しが発生すると、ラインアドレス
変換回路２２では、そのアクセスのうち表示領域内への
書き込みを検出し、ＦＬＣＤ１７の表示ラインアドレス
に変換してフラグメモリ３２へ与える。フラグメモリ３
２は、表示ラインアドレス分の記憶容量を持っており、
部分書換表示すべきラインの候補であるかどうかのフラ
グを示す。例えば、フラグメモリ３２では、表示領域内
への書き込み、すなわち、表示内容の変更が生じたライ
ンアドレスに相当する記憶場所を”１”にする。これ
は、部分書換の候補であることを意味する。また、ライ
ンアドレスセレクタ３１からのラインアドレスをモニタ
してＦＬＣＤ１７へ出力されたラインアドレスに相当す
る記憶場所を”０”にする。これは、全面リフレッシュ
または部分書換により、該ラインアドレスが、ＦＬＣＤ
１７へ出力され、表示変更が行なわれたことになり、部
分書換の候補からはずれたことを意味する。このように
フラグメモリ３２では、ＣＰＵ１からデータの書き込み
が生じたラインアドレスにフラグを立て、そのラインが
出力されるとフラグを落とす動作が行なわれる。これに
対応して、例えば、フラグカウンタ２８で、フラグメモ
リ３２においてフラグが立つ（０→１への変化）場合に
カウントアップし、フラグが落ちる（１→０への変化）
場合にカウントダウンすれば、フラグメモリ３２内で立
っているフラグの数を示すことになる。他にも手段は考
えられるが、フラグカウンタ２８で、フラグメモリ３２
において立っているフラグの数を計数することが、部分
書換の必要の度合いを示すことになり、このフラグカウ
ンタ２８の出力を表示モード制御回路２７に与える。

【００２４】ところで、フラグアドレス発生回路３３で
は、フラグメモリ３２を参照し、フラグの立っている、
すなわち、部分書換するラインアドレスを決定し、ライ
ンアドレスセレクタ３１の入力部の一方へ与える。表示
モード制御回路２７で部分書換を行なうと決定された場
合には、ラインアドレスセレクタ３１のフラグアドレス
発生回路３３に接続されたラインアドレスを選択し出力
する。

【００２５】フラグメモリ３２を構成した例を図７に示
す。ＦＬＣＤ１７に出力されたラインアドレスセレクタ
３１からのラインアドレスとＣＰＵ１からの書き込みの
アドレスであるＣＰＵラインアドレスとフラグアドレス
発生回路３３からのフラグアドレスをセレクタ１０３の
入力として受け、この３種類のアクセスの調停をアービ
ター１０１で行い、その結果であるアクセス種別信号１
０２をセレクタ１０３に印加し、セレクタ１０３の出力
をメモリ１０４のアドレスとして印加する。優先順位を
ＣＰＵアクセス（ＶＲＡＭ書換えサイクル）、ラインア
クセス（リフレッシュサイクル）、フラグアドレスアク
セス（部分書換えサイクル）の順に設定した例をとり、
図９にフラグメモリ３２のタイミング例を示す。

【００２６】ＣＰＵアクセスにおいて、ＣＰＵラインア
ドレスをセレクタ１０３で選択しメモリ１０４に印加
し、ＣＰＵラインアドレスとラインアドレスとを入力し
た比較器１０５の結果とアクセス種別信号１０２により
メモリアクセス制御回路１０６によって、書換えが生じ
たラインを検出し、すなわち最初にフラグを読み込み
（フラグメモリリードデータ）、読み出した直後にＣＰ
Ｕ／ライン信号１０７で決定するフラグデータ（フラグ
メモリライトデータ）をメモリ１０４へ書き込むように
制御される。ＣＰＵ／ライン信号１０７はアービター１
０１でＣＰＵアクセスかラインアクセスかの判別により
決定し、メモリアクセス制御回路１０６のフラグライト
信号１０８でゲート出力してフラグデータとする。本実
施例ではＣＰＵアクセスの時、ＣＰＵ／ライン信号１０
７＝”１”、ラインアクセスの時、ＣＰＵ／ライン信号
１０７＝”０”とした。

【００２７】ラインアクセスにおいては、ラインアドレ
スをセレクタ１０３で選択しメモリ１０４に印加し、Ｃ
ＰＵアクセスと同様な操作を行う。ラインアクセスはＦ
ＬＣＤ１７へ出力したラインに対応するフラグを落とす
（”０”）点がＣＰＵアクセスと異なる。ＣＰＵアクセ
スとラインアクセスが競合した場合、ＣＰＵラインアド
レスとラインアドレスが一致した時は、図９のタイミン
グ例のＣＰＵ＝ラインのアクセス状況に示す様に、ＣＰ
Ｕアクセスを優先してＣＰＵアクセスのフラグの処理だ
けを行う。ＣＰＵラインアドレスとラインアドレスが不
一致の時は、図９のタイミング例のＣＰＵ≠ラインのア
クセス状況に示す様に、ＣＰＵアクセスを優先してフラ
グの処理をし、その次にラインアクセスに対するフラグ
の処理を行う。フラグの処理は単一アクセスの時と全く
同様である。上記の様に、ＣＰＵアクセスでは優先的に
フラグを立て、ラインアクセスの優先順位を下げてフラ
グを落とすことにより、ＣＰＵアクセスとラインアクセ
スの競合において、常に新たなＣＰＵアクセスに対して
フラグを立て、ＦＬＣＤ１７へ出力済のラインのフラグ
を落とすことが確実にできる。

【００２８】フラグアドレスアクセスにおいてはフラグ
アドレスをセレクタ１０３で選択しメモリ１０４に印加
し、メモリアクセス制御回路１０６によって、メモリ１
０４からフラグを読み込むだけで書き込みは行わないよ
うに制御される。フラグアクセスと他のアクセスが競合
した場合、図９のタイミング例のＣＰＵ≠ラインとフラ
グのアクセス状況に示す様に、フラグアクセスのフラグ
の処理は最後に行う。本実施例にてフラグカウンタ２８
は通常のアップダウンカウンタで構成され、フラグメモ
リ３２へのデータの更新を監視して、フラグメモリ３２
に格納されているフラグの数をカウントする。前述した
様に、図９のフラグメモリ３２のタイミング例におい
て、ＣＰＵアクセスの時はメモリアクセス制御回路１０
６により最初にメモリ１０４からフラグを読み出し、そ
のフラグデータをフラグリード信号１１１にてＤ−ＦＦ
でラッチし、ラッチデータの負論理出力をフラグカウン
タ２８のフラグカウンタＵｐ／Ｄｏｗｎ信号として出力
する。さらに、ラッチデータとフラグの書き込みデータ
の一致か不一致かを判定するのに排他的論理和を取る。
一致している時はフラグデータの更新がないのでフラグ
カウンタは動作させず、不一致の時はフラグデータが更
新したのでフラグカウンタを動作させる様に構成する。
本実施例では排他的論理和の負論理をフラグカウンタイ
ネーブル信号として出力する。フラグカウンタ２８にお
いて、フラグカウンタＵｐ／Ｄｏｗｎ信号とフラグカウ
ンタイネーブル信号とフラグライト信号１０８でカウン
タを制御する。ラインアクセスの時も同様である。

【００２９】フラグアドレス発生回路３３にてＦＩＦＯ
を使用した例を図８に示す。図８のフラグアドレス発生
回路のタイミング例を図１０に示す。図８のフラグアド
レス発生回路３３にて、ＦＩＦＯ１２０への入力データ
はＣＰＵラインアドレス（ＦＩＦＯライトデータ）であ
り、出力はラインアドレスセレクタ３１に与えられるフ
ラグアドレス（ＦＩＦＯリードデータ）である。ＣＰＵ
アクセスが発生するとＦＩＦＯ制御回路１２１によりＣ
ＰＵラインアドレスがＦＩＦＯ１２０に入力される。Ｃ
ＰＵラインアドレスが重複してＦＩＦＯ１２０に格納さ
れることを避けるため、フラグメモリ３２のフラグＯＮ
判定回路１１２は、アービター１０１から出力するアク
セス種別信号１０２と前述したフラグカウンタＵｐ／Ｄ
ｏｗｎ信号からフラグが立っていれば”１”とし、フラ
グが落ちていれば”０”とするフラグＯＮ信号を作成す
る。ＦＩＦＯ制御回路１２１にて、ＣＰＵアクセスが発
生してフラグＯＮ信号が”１”の時、すでにそのライン
アドレスはＦＩＦＯ１２０に格納済であるため入力せ
ず、フラグＯＮ信号が”０”の時、ラインアドレスがＦ
ＩＦＯ１２０に格納されていないため入力する様に構成
する。また、表示モード制御回路２７からのフラグアド
レス出力要求により、ＦＩＦＯ制御回路１２１にてＦＩ
ＦＯ１２０に格納されているラインアドレスをフラグア
ドレスとして順次発生する。この時、ＦＩＦＯ制御回路
１２１からフラグアドレスアクセス信号が同時に発生
し、フラグメモリ３２のアービター１０１にてアクセス
の調停に使用される。フラグアドレスがアクセス権を取
ると、メモリ１０４にフラグアドレスが印加される。こ
の時、アービター１０１から出力するフラグアドレスサ
イクル信号１０９と読み出したフラグデータから、フラ
グチェック回路１１０にてフラグが有るか無いかを判定
するフラグチェック信号を作る。読み出したフラグが落
ちている時フラグチェック信号＝”０”とし、フラグが
立っている時フラグチェック信号＝”１”とする。フラ
グチェック信号＝”０”の時、ＦＩＦＯ制御回路１２１
はＦＩＦＯ１２０に格納されていたラインアドレスはす
でにＦＬＣＤ１７に出力済と判断し、再度ＦＩＦＯ１２
０からフラグアドレスを読み出す。フラグチェック信号
＝”１”の時はまだラインアドレスとして出力されてい
ないと判断し、フラグアドレスと共にＦＩＦＯ制御回路
１２１はフラグアドレス確定信号を出力する。表示モー
ド制御回路２７はこのフラグアドレス確定信号を受け
て、フラグアドレスをラインアドレスとして出力する様
にラインアドレスセレクタ３１を切り替える。

【００３０】ところで、全面リフレッシュ、及び、部分
書換によってラインアドレスセレクタ３１から出力され
たラインアドレスは、アドレス変換回路３４、アドレス
／データ合成回路３５、及び、フラグメモリ３２へ与え
られる。

【００３１】アドレス変換回路３４では、表示ラインア
ドレスをビデオメモリ２５内のＤＲＡＭへのアドレスへ
変換しアドレスセレクタ２３へ与える。この変換された
アドレスは、表示モード制御回路２７からメモリコント
ローラ２４へのデータトランスファ要求３６によって、
メモリコントローラ２４からの制御によりアドレスセレ
クタ２３で選択出力される。この時、ビデオメモリ２５
では、メモリコントローラ２４によってデータトランス
ファサイクルが発生し、上記アドレスセレクタ２３で選
択出力されたアドレスに相当するデータがＤＲＡＭから
読み出され、アドレス／データ合成回路３５へ与えられ
る。

【００３２】アドレス／データ合成回路３５では、ライ
ンアドレスセレクタ３１からのラインアドレスとビデオ
メモリ２５からのデータを合成して、ドライバレシーバ
２６を介してＦＬＣＤ１７へ転送され、表示が行なわれ
る。

【００３３】図３は、全面リフレッシュと部分書換の関
係について一例を示したものである。

【００３４】ここで、ＣＰＵの書き込み３７は、ＣＰＵ
１がアドレスドライバ１９を介してビデオメモリ２５の
表示領域へデータを書き込む様子を表しており、間隔が
密な所は頻繁に書き換えていることを表し、間隔が粗な
所は表示内容の変更が少ないことを表している。

【００３５】フラグカウンタ値３８は、フラグカウンタ
２８が示す値で、メモリの内容変更が生じた後未更新で
あるライン数を表す。ＣＰＵの書き込み３７でカウント
アップされても全面リフレッシュで出力されるとカウン
トダウンするため、１フレーム分の全面リフレッシュが
終了した時点でのフラグカウンタ値３８は、そのフレー
ムの全面リフレッシュで出力された後に、ＣＰＵ１が書
き換えたラインの数を表していることになる。

【００３６】従って、１フレーム分の全面リフレッシュ
が終了した時点でのフラグカウンタ値３８に基づいて部
分書換のライン数を決定することで、表示の更新をＣＰ
Ｕ１の書き換えに追従させることが出来るようになる。

【００３７】全面リフレッシュ／部分書き換え３９
は、”１”で全面リフレッシュサイクル、”０”で部分
書換サイクルであることを示している。

【００３８】フラグカウンタ値３８と部分書換サイクル
の関係は表１のようなものが考えられる。

【００３９】

【表１】

【００４０】表１において、フラグカウンタ値３８が
”０”であれば、部分書換の必要はないため、部分書
換を実行しない。次に、フラグカウンタ値３８が ”１
〜５０”の場合は、部分書換の回数をフラグカウンタ値
３８に比例させて、部分書換が必要なライン全てを部分
書換で出力することになる。また、フラグカウンタ値３
８が ”５１”以上になると部分書換の回数が多くな
り、リフレッシュレートが低下することを防ぐため、部
分書換の回数を２０回に制限している。

【００４１】以上、表示モード制御回路２７で、ＣＰＵ
１のアクセス頻度とＦＬＣＤ１７の表示速度に合わせて
最適な部分書換の回数を決定することで、表示品位の高
い表示画像を得ることができる。

【００４２】図４に、この表示モード制御回路２７を実
現するための一例を示す。

【００４３】図４において、フレーム終了はリフレッシ
ュカウンタ２９がフレームの終了を通知する信号であ
り、ＨＳＹＮＣはＦＬＣＤ１７からのデータ要求信号で
あり、フラグカウンタ値はフラグカウンタ２８からのカ
ウンタ値である。フラグカウンタ値はテーブル４１でそ
の値に対応する部分書換の回数に変換される。タイミン
グ回路４２では、ＨＳＹＮＣの度にフレームの終了や表
示モードの決定を行なう。１フレームが終了した時、部
分書換の回数が ”０”でなければ、タイミング回路４
２はリフレッシュ／部分書換信号を部分書換側にすると
同時にカウンタ４３にロード信号を与え、テーブル４１
からの部分書換の回数をロードさせる。次に、ＨＳＹＮ
Ｃが来る度にカウンタを計数していき、ロードした値が
終了したという信号がカウンタから発行されるとリフレ
ッシュ／部分書換信号をリフレッシュ側に設定する。そ
の後、１フレーム分のリフレッシュが終了するまで、そ
のままの状態を保つ。

【００４４】また、フラグカウンタ値によっては、リフ
レッシュのインターレースモードを変更した方が都合良
い場合もある。その時は、テーブル４１よりタイミング
回路４２へその通知信号が送られ、タイミング回路４２
からインターレースモード指示信号が送出される。

【００４５】ここで、全面リフレッシュの方法として
は、一番上のラインから下に順番に、連続的に更新を行
なうノンインターレース、ＣＲＴ等にみられる１ライン
飛ばしの２ラインインターレース、更に、ＦＬＣＤ１７
特有の様々なランダム的インターレース等がある。画面
のフリッカーを押さえるためにランダム的インターレー
スを行なったり、連続的な表示更新を行なうためにノン
インターレースを実行するといった使い分けが行なわれ
る。

【００４６】図５は、表示動作における、表示モード制
御回路２７を中心としたＦＬＣＤインターフェース１８
の動作フローチャートを示したものである。表示開始が
指示されると、一番最初の表示は全面リフレッシュを先
頭ラインから実行することが望ましいため、２０１でリ
フレッシュカウンタ２９をクリアし、２０２でラインア
ドレスセレクタ３１のリフレッシュ側を選択する。２０
３でＨＳＹＮＣを検出すると、２０４でデータトランス
ファ要求３６をメモリコントローラ２４に対して送出す
る。ビデオメモリ２５に対して、データトランスファサ
イクルが実行され、該当ラインのデータが準備出来たと
いう応答を２０５で検出するとＦＬＣＤ１７に対して、
２０６でアドレス／データの識別信号とアドレスを送出
する。アドレスに引き続き、２０７でデータも送出す
る。尚、２０６と２０７の動作はアドレス／データ合成
回路３５で行なわれる。データが送られ始めると、表示
モード制御回路２７では、次ラインの出力準備を行な
う。２０８では、部分書換モードになっていれば２０９
へ移行し、そうでなければ、すなわち、全面リフレッシ
ュならば２１２へ移行する。部分書換の時は、２０９で
フラグアドレス発生回路３３に対して、フラグアドレス
の要求を行なう。フラグアドレス発生回路３３から応答
が有ったのを２１０で確認すると、２１１でラインアド
レスセレクタ３１においてフラグアドレス発生回路３３
と接続されている方を選択し、次のＨＳＹＮＣが来るの
を待つ。全面リフレッシュの時は、２１２でリフレッシ
ュカウンタ２９をカウントアップし、２１３でラインア
ドレスセレクタ３１においてリフレッシュアドレス発生
回路３０と接続されている方を選択し、次のＨＳＹＮＣ
が来るのを待つ。以下、表示が終了されるまで、この動
作を繰り返す。

【００４７】次に、全面リフレッシュモードか部分書換
モードかの設定部、すなわち、図４におけるタイミング
回路４２の動作フローチャートについて図６で説明す
る。

【００４８】表示が開始されると初めは、２２１で全面
リフレッシュモードに設定する。２２２で図５における
データ送出２０７が開始されたことを確認すると２２３
へ移行する。最初は全面リフレッシュモードに設定され
ているため２２４へ移行し、１フレーム分全面リフレッ
シュが実行されるのを待って２２５でテーブル４１から
得られる部分書換の回数（仮にＮとしておく）を参照
し、２２６で”０”ならば再び２２２へ戻り、全面リフ
レッシュモードを１フレーム分続行する。２２６で”
０”でなければ、２２７で制御変数ｎにＮ−１を代入す
る。これは、図４におけるカウンタ４３へのロードに相
当する。次に、２２８で部分書換モードの設定を行なっ
た後、２２９でｎ＝０かどうかの判定を行なう。つま
り、設定した回数分の部分書換が実行されたかどうかを
判断するためである。２２９でまだ、設定した回数分の
部分書換が実行されてなければ２２２へ移行し、次の部
分書換の実行を待つ。この場合、２２３の次は２３０で
制御変数ｎにＮ−１を代入し２２９へと移行する。２２
９で設定した回数分の部分書換が終了したと判断すると
先頭の２２１へ戻り、再び設定を全面リフレッシュにし
て次の出力を待つ。

【００４９】（第２実施例）第１実施例ではフラグアド
レス発生回路３３の構成手段としてＦＩＦＯを使用した
例について説明した。本例ではフラグアドレス発生回路
３３の他の構成手段としてカウンタを使用した例につい
て説明する。

【００５０】図１１は、本例にかかるアドレス発生回路
３３の詳細を示すブロック図である。図１２に図１１の
フラグアドレス発生回路のタイミング例を示す。図１１
のフラグアドレス発生回路３３ではカウンタ１３０の出
力をフラグアドレスとして使用する。表示モード制御回
路２７からのフラグアドレス出力要求により、カウンタ
制御回路１３１の制御にてカウンタ１３０に格納されて
いるラインアドレスをフラグアドレスとして順次発生す
る。この時、カウンタ制御回路１３１からフラグアドレ
スアクセス信号が同時に発生し、前記ＦＩＦＯの時と同
様にフラグメモリ３２内のフラグをチェックし、フラグ
チェック回路１１０にてフラグが有るか無いかを判定す
る。フラグチェック信号＝”０”の時、カウンタ制御回
路１３１はカウンタ１３０に格納されていたラインアド
レスはすでにＦＬＣＤ１７に出力済と判断し、カウンタ
１３０はカウントを続ける。フラグチェック信号＝”
１”の時はまだラインアドレスとして出力されていない
と判断し、カウンタ制御回路１３１はカウントを止め、
カウンタ１３０の出力をフラグアドレスとして、フラグ
アドレス確定信号を出力する。表示モード制御回路２７
はこのフラグアドレス確定信号を受けて、フラグアドレ
スをラインアドレスとして出力する様にラインアドレス
セレクタ３１を切り替える。本カウンタの例ではカウン
タ値のロードの仕方により、フラグメモリ３２内のフラ
グをチェックする手順を変えることができる。カウンタ
１３０を初期化後再ロードせずに使用すると、部分書き
換えは直前に書き換えたライン以降のラインから順次書
き換える様に動作する。また、カウンタ値をあるライン
の値に設定すると、その設定ラインとカウンタ１３０の
ターミナルカウント値の間の領域を部分書換する様に動
作できる。カウンタ値を変更することにより、部分書換
の領域を逐次変更することも可能である。カウンタ１３
０の代わりにシーケンサを使用し、フラグのチェックす
る手順をプログラムすることも可能である。

【００５１】また、カウンタ１３０の出力にアドレス変
換回路を追加することにより、フラグカウンタ２８のカ
ウント数により部分書換するモードを変更することも可
能である。例えば、フラグがある数以下の時にはノンイ
ンターレースモードとし、つまり、部分書換すべきライ
ンのみを上から下へ順番に出力し、それ以上のフラグが
立つと数に応じて部分書換時のインターレースモードを
変える、つまり、部分書換すべきラインをとびとびに出
力するといった機能を簡単に追加することができる。

【００５２】（第３実施例）フラグアドレス発生回路３
３の構成手段として、第１実施例ではＦＩＦＯを使用し
た例について、第２実施例ではカウンタを使用した例に
ついて説明した。本例ではプライオリティエンコーダを
用いて構成する手段について説明する。

【００５３】図１３は、本例にかかるフラグアドレス発
生回路３３の詳細ブロック図を示す。図１４に図１３の
フラグアドレス発生回路３３のタイミング例を示す。図
１３のフラグアドレス発生回路例ではプライオリティエ
ンコ−ダ１４１の出力をフラグアドレスとして使用す
る。プライオリティエンコーダ１４１ではフラグメモリ
３２のメモリ１０４の出力データをエンコードし、その
結果をフラグアドレスとして出力する。表示モード制御
回路２７からフラグアドレス出力要求が発生すると、フ
ラグアドレスの確定したことを意味するフラグアドレス
確定信号をプライオリティエンコーダ制御回路１４０か
ら出力する。表示モード制御回路２７はこのフラグアド
レス確定信号を受けて、フラグアドレスをラインアドレ
スとして出力する様にラインアドレスセレクタ３１を切
り替える。フラグアドレスがラインアドレスとしてＦＬ
ＣＤ１７に出力されると、フラグメモリ３２のメモリ１
０４では出力されたラインに相当する記憶場所が”０”
になるため、プライオリティエンコーダ１４１では次に
フラグの立っているラインをエンコードしてフラグアド
レスとして出力する。このようにフラグアドレス発生手
段としてプライオリティエンコーダを用いれば、表示内
容の変更が生じたアドレスラインのうち、優先順位の高
い順から順番にフラグアドレスとして出力されるため、
第１実施例でＦＩＦＯを使用した場合や第２実施例でカ
ウンタを使用した場合の様に、全てのフラグについてセ
ットされているかどうかをチェックする必要がなくな
る。

【００５４】（第４実施例）フラグカウンタ値から部分
書換の回数を決定する際、あらかじめさだめておいた固
定のテーブルを使用する方法が簡単であるが、このテー
ブルを何らかの要因で変化させることも考えられる。そ
の要因としては、ＦＬＣＤ１７の温度状態や、過去の部
分書換の回数等が考えられる。ＦＬＣＤ１７は周囲温度
によって、書き換え速度が変化するため、１ラインの更
新時間、すなわち、ＨＳＹＮＣの周期が変わる。一方、
ＣＰＵ１のアクセス速度は温度によって変化しない。従
って、ＦＬＣＤ１７の周囲温度によって表示モードの決
定条件を変化させることは、より繊細な表示制御を行な
うことになり、表示品位の向上につながる。

【００５５】また、表示の更新内容によって部分書換モ
ードの回数に固有のパターンが生じることも考えられ
る。そこで、部分書換モードの回数があるパターンの様
相を呈するようになるとフラグカウンタ値と部分書換モ
ードの回数の関係を変化させることが考えられる。

【００５６】これらを実現するには、例えば、図４にお
けるテーブル４１を複数準備しておき、ＦＬＣＤ１７の
温度状態や部分書換モードの回数を監視する回路からの
情報によって１種類のテーブルを選択するといったこと
が考えられる。

【００５７】図１５にＦＬＣＤ１７の温度状態を監視す
る回路からの情報によって１種類のテーブルを選択する
実施例を示す。本例において温度状態は２ビットのデー
タとしてＦＬＣＤから通知されることとする。この温度
状態はＦＬＣＤ１７上のセンサー等から知ることができ
る。この２ビットの温度状態がデコーダ１５４によりデ
コードされる。その結果、４つのテーブル（テーブル０
１５０，テーブル１１５１，テーブル２１５２，テ
ーブル３１５３）から１つのテーブルが選択され、選
択されたテーブルの内容とフラグカウンタ値とから実行
する部分書換の回数が決定される。温度状態と選択され
るテーブルの対応を表２に示す。

【００５８】

【表２】

【００５９】ＦＬＣＤ１７の周囲温度が低い場合には温
度状態が”００”、高い場合には”１１”と、ＦＬＣＤ
１７の周囲温度に応じて温度状態が”００”から”１
１”まで段階的に変化するものとする。それによって、
ＦＬＣＤ１７の周囲温度が低く書き換え速度が遅い時に
は実行する部分書換の回数を少なくし、ＦＬＣＤ１７の
周囲温度が高く書き換え速度が速い時には実行する部分
書換の回数を多くすることにより、周囲温度に影響され
ない表示品位を保つことができる。

【００６０】以上説明したように、本実施例によれば、
画面全体を順番に書き換えるサイクルを実行する過程
で、ＣＰＵ等ホスト側から表示内容に変更のあった部分
を表示更新するサイクルを実行する手段を設け、且つ前
記表示内容に変更のあった部分が、真に表示更新されて
ないことを示す手段を持ち、さらに、この表示内容に変
更のあった部分を表示更新するサイクルの回数を、前記
表示内容に変更のあった部分でまだ表示更新されてない
部分の数によって決定する手段を有することで、部分書
換するデータかどうかの識別をＣＰＵ等からのコマンド
で行なう必要なく、またリフレッシュレートを低下させ
ることなく、書き換えられたデータを直ちに表示するこ
とが可能になる。更に、表示内容に変更のあった部分の
検索手段を持つことで、部分書換すべき部分を的確に判
断し、高品位の表示を得ることが出来る。

【００６１】従って、ＦＬＣディスプレイを用いるシス
テムのソフトウェア等の仕様を一切変更せずに、画面表
示を図形やカーソルの移動にも応答性高く追従させる事
が出来るようになり、さらにＦＬＣの特性を十二分に活
用した良好な表示を行なうこともできる。また、システ
ムからみたＣＲＴとＦＬＣとの互換性も保たれる。しか
も単純な回路構成で実現されるので、廉価にして高速の
表示制御を行なう事が可能となる。

【００６２】

【発明の効果】以上、本発明によれば、システムから見
て、ＦＬＣＤとＣＲＴとの互換性を保ちつつ、適切な部
分書換えを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック図、

【図２】本発明の一実施例としてのＦＬＣＤインターフ
ェースの構成を示すブロック図、

【図３】上記ＦＬＣＤインターフェースの基本的動作を
説明するためのタイミングチャート、

【図４】表示モード制御回路の一例を示すブロック図、

【図５】ＦＬＣＤインターフェースの動作を説明するた
めのフローチャート、

【図６】表示モード制御回路内部にあるタイミング回路
の動作を説明するためのフローチャート、

【図７】フラグメモリの構成例を示すブロック図、

【図８】フラグアドレス発生回路をＦＩＦＯで実施した
例を示すブロック図、

【図９】フラグメモリの構成例におけるタイミングチャ
ート、

【図１０】フラグアドレス発生回路をＦＩＦＯで実施し
た時のタイミングチャート、

【図１１】本発明の第２実施例における、フラグアドレ
ス発生回路をカウンタで実施した例を示すブロック図、

【図１２】本発明の第２実施例における、フラグアドレ
ス発生回路をカウンタで実施した時のタイミングチャー
ト、

【図１３】本発明の第３実施例における、フラグアドレ
ス発生回路をプライオリティエンコーダで実施した例を
示すブロック図、

【図１４】本発明の第３実施例における、フラグアドレ
ス発生回路をプライオリティエンコーダで実施した時の
タイミングチャート、

【図１５】本発明の第４実施例における、表示モード制
御回路を示すブロック図。

【符号の説明】

１ＣＰＵ２システムバス３メインメモリ４ＤＭＡＣ５ＬＡＮインターフェース６ＬＡＮ７Ｉ／Ｏ８ハードディスク装置９フロッピーディスク装置１０ディスクインターフェース１１プリンタ１２スキャナ１３スキャナ／プリンタインターフェース１４キーボード１５マウス１６キーインターフェース１７ＦＬＣＤ１８ＦＬＣＤインターフェース１９アドレスバスドライバ２０コントロールバスドライバ２１データバスドライバ２２ラインアドレス変換回路２３アドレスセレクタ２４メモリコントローラ２５ビデオメモリ２６ドライバレシーバ２７表示モード制御回路２８フラグカウンタ２９リフレッシュカウンタ３０リフレッシュアドレス発生回路３１ラインアドレスセレクタ３２フラグメモリ３３フラグアドレス発生回路３４アドレス変換回路３５アドレス／データ合成回路３６データトランスファ要求ライン３７ＣＰＵの書き込み信号３８フラグカウンタ値３９全面リフレッシュ／部分書換指示信号４０ＨＳＹＮＣ４１テーブル４２タイミング回路４３カウンタ１０１アービター１０２アクセス種別信号１０３セレクタ１０４メモリ１０５比較器１０６メモリアクセス制御回路１０７ＣＰＵ／ライン信号１０８フラグライト信号１０９フラグアドレスサイクル信号１１０フラグチェック回路１１１フラグリード信号１１２フラグＯＮ判定回路１２０ＦＩＦＯ１２１ＦＩＦＯ制御回路１３０カウンター１３１カウンター制御回路１３２カウンター設定値１４０プライオリティエンコーダ制御回路１４１プライオリティエンコーダ１５０テ−ブル０１５１テーブル１１５２テーブル２１５３テーブル３１５４デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山梨能嗣東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】画素の表示状態を部分的に変更可能な表
示装置の表示制御装置において、前記表示装置の画面全
体の表示を更新する表示更新手段と、当該更新の過程
で、表示内容に変更があり且つ未更新の部分を更新する
部分更新手段と、前記表示内容に変更があり且つ未更新
の部分の数を計数する計数手段と、前記表示装置の温度
を計測する計測手段とを有し、前記部分更新手段の実行
回数を、前記計数手段で計数した数と前記計測手段で計
測した温度に応じて実行することを特徴とする表示制御
装置。
【請求項２】画素の表示状態を部分的に変更可能な表
示装置の表示制御装置において、表示装置への表示内容
に変更が発生したことを検出して変更情報を記録する記
録手段と、表示装置の表示内容を更新したことを検出し
て前記変更情報を消す消去手段と、表示装置の表示位置
に対応した位置情報を発生する発生手段とを有し、該発
生手段から得られる位置情報及び前記記録手段と消去手
段とから得られる変更情報とにより未更新の部分を更新
することを特徴とする表示制御装置。
【請求項３】画素の表示状態を部分的に変更可能な表
示装置の表示制御方法において、表示装置への表示内容
に変更が発生したことを検出して変更情報を記録し、表
示装置の表示内容を更新したことを検出して前記変更情
報を消去し、表示装置の表示位置に対応した位置情報を
発生し、前記変更情報と前記位置情報とから表示装置の
表示内容を更新することを特徴とした表示制御方法。