JPH08328514A

JPH08328514A - 情報処理装置

Info

Publication number: JPH08328514A
Application number: JP13373495A
Authority: JP
Inventors: Hiroshi Nonoshita; 博野々下; Yoshitsugu Yamanashi; 能嗣山梨; Hidekazu Matsuzaki; 英一松崎; Kenzo Ina; 謙三伊奈
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】表示画面の大型化に対して、消費電力を軽減
する情報処理装置を目的とする。【構成】本発明は、情報を表示する表示手段と、前表
示手段で表示されている情報の内の所望の領域の情報を
書き換えるか否かを判断する判断手段と、前記判断手段
により判断された領域情報を得る領域情報入手手段と、
前記領域情報入手手段により得られた領域情報に基づい
て前記表示手段の書き換え領域に対して駆動制御する表
示制御手段とを有することにより実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置を利用した情
報処理装置に関する。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚表示機能を果す情報表示手段として表示装置が
接続されている。このような表示装置としてはＣＲＴが
広く利用されていたが、ＣＲＴは特に表示画面の厚み方
向の長さをある程度必要とするため全体としてその容積
が大きくなり、表示装置全体の小型化を図り難い。ま
た、これにより、このようなＣＲＴを表示器として用い
た情報処理システムの使用にあたっての自由度、すなわ
ち設置場所、携帯性等の自由度が損われる。

【０００３】

【発明が解決しようとする課題】本発明は、表示画面の
大きさと、画質及び消費電力を軽減できる情報処理装置
を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は上述の目的を実
現する為、情報を表示する表示手段と、前表示手段で表
示されている情報の内の所望の領域の情報を書き換える
か否かを判断する判断手段と、前記判断手段により判断
された領域を得る領域情報入手手段と、前記領域情報入
手手段により得られた領域情報に基づいて前記表示手段
の書き換え領域に対して駆動制御する表示制御手段とに
より構成する。

【０００５】本発明は、また、表示すべき情報を記憶し
ている記憶手段と、前記記憶手段の内容を一部更新する
更新手段と、前記更新手段により更新された情報領域を
判断する判断手段と、前記判断手段により判断された情
報領域に基づいて表示手段の情報書き換え表示領域を駆
動する駆動制御手段とにより実現するものである。

【０００６】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【０００７】図１は本発明の一実施例に係る表示制御装
置を組み込んだ情報処理システム全体のブロック構成図
である。

【０００８】図において、１１は情報処理システム全体
を制御するＣＰＵ、１２はアドレスバス、コントロール
バス、データバスからなるシステムバス、１３はプログ
ラムを記憶したり、ワーク領域として使われるメインメ
モリ、１４はＣＰＵ１１を介さずにメモリとＩ／Ｏ機器
間でデータの転送を行うＤＭＡコントローラ（Ｄｉｒｅ
ｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌ
ｅｒ，以下ＤＭＡＣという）、１５はイーサネット（Ｘ
ＥＲＯＸ社による）等のＬＡＮ（ローカルネットワー
ク）１６との間のＬＡＮインターフェース、１７はＲＯ
Ｍ，ＳＲＡＭ，ＲＳ２３２Ｃ仕様のインターフェース等
からなるＩ／Ｏ機器接続用のＩ／Ｏ装置、１８はハード
ディスク装置、１９はフロッピーディスク装置、２０は
ハードディスク装置１８やフロッピーディスク装置１９
のためのディスクインターフェース、２１は例えばレー
ザービームプリンタ，インクジェットプリンタ等高解像
度のプリンタ、２２はプリンタ２１のためのプリンタイ
ンターフェース、２３は文字，数字等のキャラクタその
他の入力を行うためのキーボード、２４はポインティン
グデバイスであるマウス、２５はキーボード２３やマウ
ス２４のためのインターフェース、２６は例えば本出願
人により特開昭６３−２４３９９３号公報等において開
示された表示器を用いて構成できるＦＬＣＤ（ＦＬＣデ
ィスプレイ）、２７はＦＬＣＤ２６のためのＦＬＣＤイ
ンターフェースである。

【０００９】ＦＬＣＤインターフェース図２は本発明表示制御装置の一実施例としてのＦＬＣＤ
インターフェース２７の構成例を示すブロック図であ
る。

【００１０】図において、３１はアドレスバスドライ
バ、３２はコントロールバスドライバ、３３，４３，４
４はデータバスドライバである。ＣＰＵ１１からのアド
レスデータは、アドレスバスドライバ３１から、メモリ
コントローラ４０およびアドレスセレクタ３５の一方の
入力部に与えられるとともに、第１のスイッチＳ１の切
り換えによってＦＩＦＯ形態のメモリ３６または３７に
選択的に与えられて記憶される。すなわち、これらメモ
リ３６および３７（以下、それぞれＦＩＦＯ（Ａ）およ
びＦＩＦＯ（Ｂ）ともいう）は、書き込んだ順番にデー
タを読み出すＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔ
Ｏｕｔ）メモリであり、これらのメモリ３６および３
７に書き込まれたアドレスデータは、第２のスイッチＳ
２の切り換えによって選択的に読み出される。

【００１１】これらのメモリ３６または３７から読み出
されたアドレスデータと、後述するアドレスカウンタ３
８からのアドレスデータは、第３のスイッチＳ３の切り
換えによって選択的にアドレスセレクタ３５の他方の入
力部に与えられる。アドレスカウンタ３８は、画面全体
をライン順次にリフレッシュするためのアドレスデータ
を発生するものであり、そのアドレスデータの発生タイ
ミングは同期制御回路３９によって制御される。この同
期制御回路３９は、前記スイッチＳ１，Ｓ２およびＳ３
の切り換え制御信号や後述するメモリコントローラ４０
へのデータトランスファ要求信号をも発生する。

【００１２】ＣＰＵ１１からのコントロール信号は、コ
ントロールバスドライバ３２からメモリコントローラ４
０に与えられ、そのメモリコントローラ４０は、サンプ
リングカウンタ３４と、アドレスセレクタ１０の制御信
号、および後述するビデオメモリ４１の制御信号を発生
する。サンプリングカウンタ３４は、メモリコントロー
ラ４０からの歩進信号に基づいて計数動作を行い、同期
制御回路３９の制御信号を発生する。また、アドレスセ
レクタ３５は、メモリコントローラ４０からの制御信号
に基づいて、当該アドレスセレクタ３５の入力部に与え
られる２つのアドレスデータの一方を選択してビデオメ
モリ４１に与える。

【００１３】ビデオメモリ４１は表示データをビットイ
メージで記憶するものであり、デュアルポートのＤＲＡ
Ｍ（ダイナミックＲＡＭ）で構成されていて、前記デー
タバスドライバ３３を介して表示データの書き込みと読
み出しを行う。ビデオメモリ４１に書き込まれた表示デ
ータは、ドライバ４２を介してＦＬＣＤ２６に転送され
て表示される。また、そのドライバ４２は、同期制御回
路３９からの同期信号をＦＬＣＤ２６に与える。ＦＬＣ
Ｄ２６には、ＦＬＣの温度を検出する温度センサ２６ａ
が組み込まれている。

【００１４】また、ＣＰＵ１１からの後述の設定データ
は、データバスドライバ４３を介して同期制御回路３９
に与えられる。さらに、温度センサ２６ａの出力信号は
データバスドライバ４４を介してＣＰＵ１１に転送され
る。４６はタイマであり、本例ではバスドライバ４７を
介してＣＰＵ１１によりその計時時間を設定可能なもの
とした。そして、このタイマ４６はＣＰＵ１１によりア
クセスされる度にメモリコントローラ４０が発生するア
クセス信号Ａによりリセット／リスタートされ、当該ア
クセス信号入力時より設定時間を計数したときにタイム
アップ信号Ｄを発生する。

【００１５】本例ではＦＬＣＤインターフェースが水平
同期信号ＨＳＹＮＣをＦＬＣＤに向けて送出するように
するとともに、当該ＨＳＹＮＣ信号を用いてスタティッ
クモードへの移行が行われるようにする。すなわち、本
例におけるＦＬＣＤはホストないしＦＬＣＤインターフ
ェースに対して公知のＬＣＤやＣＲＴと同様ＨＳＹＮＣ
信号を受取って動作する受動デバイスとして機能させ、
その機能の一部を用いてＦＬＣパネルの非駆動状態が得
られるようにする。

【００１６】本例における同期制御回路３９は、さらに
ＨＳＹＮＣ信号を発生するための発振器、分周器等を具
備し、当該ＨＳＹＮＣ信号をドライバ４２を介してＦＬ
ＣＤ２６に供給する。そして、タイマ４６が発生するタ
イムアップ信号Ｄに応じ、ＨＳＹＮＣ信号の供給を停止
するように構成されている。このＨＳＹＮＣ信号停止の
ためには、信号Ｄに応じてＨＳＹＮＣ信号が消勢される
ような論理ゲートを付加すればよい。

【００１７】表示更新の動作以上の構成において、ＣＰＵ１１が表示の１部の変更を
行う場合、所望するデータの書換えに対応するビデオメ
モリ４１のアドレス信号がアドレスバスドライバ３１を
介してメモリコントローラ４０にＣＰＵ１１から与えら
れ、ここでＣＰＵ１１のメモリアクセス要求信号と同期
制御回路３９からのデータトランスファ要求信号とのア
ービトレーションが行われる。そしてＣＰＵアクセス側
が権利を得るとメモリコントローラ４０はアドレスセレ
クタ３５に対し、メモリ４１へ与えるアドレスとしてＣ
ＰＵがアクセスしたアドレスを選択するよう切換えを行
う。これと同時にメモリコントローラ４０からビデオメ
モリ４１の制御信号が発生され、データバスドライバ３
３を介してデータの読書きが行われる。このとき、ＣＰ
Ｕアクセスアドレス２０はスイッチＳ１を介してＦＩＦ
Ｏ（Ａ）３６またはＦＩＦＯ（Ｂ）３７に記憶され、後
述する表示データの転送の際利用される。このようにＣ
ＰＵ１１から見た表示データのアクセス方法は、ＣＲＴ
の場合と少しも変わらない。

【００１８】また、ビデオメモリ４１からデータを読出
し、ＦＬＣＤ２６へ転送する場合、同期制御回路３９か
らメモリコントローラ４０へデータトランスファ要求が
発生され、ビデオメモリ４１に対するアドレスとしてア
ドレスカウンタ３８またはＦＩＦＯ側アドレスがアドレ
スセレクタ３５において選択されるとともに、メモリコ
ントローラ４０よりデータトランスファ用の制御信号が
生成されることで、メモリセルからシフトレジスタへ該
当アドレスのデータが転送され、シリアルポートの制御
信号によりドライバ４２へ出力される。

【００１９】同期制御回路３９では、自らが発生する水
平同期信号ＨＳＹＮＣに基づいて複数ラインを単位とし
て画面をライン順次に全面リフレッシュして行くサイク
ルとＣＰＵ１１によりアクセスされたラインの書換えを
行う部分書換えサイクルとを交互に生じさせるタイミン
グを生成する。ここで、全面リフレッシュのサイクルと
は表示画面上一番上のライン（先頭ライン）から順次に
下方へ向けて書換えを行っていき、一番下のラインまで
至ると再び先頭ラインに戻って書換えを繰返して行くも
のである。また、アクセスラインの書換えサイクルとは
そのサイクルの直前の所定時間内にＣＰＵ１１からアク
セスされたラインを書き換えるものである。

【００２０】このように、本例においては、基本的には
ＦＬＣディスプレイ２６の画面全面を順次リフレッシュ
して行く動作と、表示内容の変更をおこなうべくＣＰＵ
１１によりアクセスされたラインの書換えを行う動作と
を時分割に交互に行うが、さらにそれら動作の繰返し同
期と１週期内におけるそれら動作の時間的比率とを設定
可能とするとともに、ライン書換え（部分書換え）の動
作期間をＣＰＵ１１によりアクセスされたラインの数等
に応じて調整するようにする。

【００２１】ここで、図３を用いてリフレッシュの動作
とライン書換えの動作とを時分割に交互に行う本例の基
本的動作について説明する。ここでは、リフレッシュの
サイクルを４ラインを単位として、アクセスラインの書
換えサイクルを３ラインを単位として行う場合の例を示
す。

【００２２】図３において、ＲＥＦ／反転ＡＣＳは全面
リフレッシュのサイクルとアクセスラインの書換えサイ
クルとを交互に生じさせるタイミングであり、“１”の
ときが全面リフレッシュのサイクルで、“０”のときが
アクセスラインの書換えサイクルであることを示す。ま
た、Ｔ_a は全面リフレッシュのサイクルの時間、Ｔ_bは
アクセスラインの書換えサイクルの時間を表わす。この
例においては、Ｔ_a ：Ｔ_b ＝４：３としているが、要求
されるリフレッシュレート等によって最適な値を選ぶこ
とができる。すなわち、Ｔ_a の割合を大きくすればリフ
レッシュレートを上げることができ、Ｔ_b の割合を大き
くすれば部分的な変更の応答性を良くすることができ
る。この態様については後述する。

【００２３】ＦＩＦＯ（Ａ）３６およびＦＩＦＯ（Ｂ）
３７の状態を説明するに、スイッチＳ１がＦＩＦＯ
（Ａ）３６側に接続されると（状態Ａ／反転Ｂ＝１）、
ＣＰＵ１１がアクセスするラインのアドレスはＦＩＦＯ
（Ａ）３６にサンプリングされて記憶される。一方スイ
ッチＳ１がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／
反転Ｂ＝０）、ＣＰＵ１１がアクセスするラインアドレ
スがＦＩＦＯ（Ｂ）３７に記憶される。また、スイッチ
Ｓ２がＦＩＦＯ（Ａ）３６側に接続されると（Ａ／反転
Ｂ＝１）、ＦＩＦＯ（Ａ）３６に記憶されたアドレスが
出力され、スイッチＳ２がＦＩＦＯ（Ｂ）３７側に接続
されると（Ａ／反転Ｂ＝０）、ＦＩＦＯ（Ｂ）３７に記
憶されたアドレスが出力される。

【００２４】画面全体の１回のリフレッシュが完了した
り、あるいはアドレスカウンタ３８にキャリーが生じる
とアドレスカウンタ３８がクリアされ、次の全面リフレ
ッシュのサイクルで出力されるラインは第０ラインに戻
り、同期制御回路３９より与えられる水平同期信号ＨＳ
ＹＮＣ毎に“１”，“２”，“３”と順次カウントアッ
プしていく。この間にＣＰＵ１１よりラインＬ１，Ｌ
２，Ｌ３のアドレスがアクセスされると、スイッチＳ１
がＦＩＦＯ（Ａ）３６に接続されているので、Ｌ１，Ｌ
２，Ｌ３のアドレスがここに記憶され、その後スイッチ
Ｓ２がＦＩＦＯ（Ａ）３６に接続された時点でＬ１，Ｌ
２，Ｌ３のアドレスがここから出力され、出力ラインと
してＬ１，Ｌ２，Ｌ３が選ばれる。ここで、スイッチＳ
３の切換え信号は同期制御回路３９からのＲＥＦ／反転
ＡＣＳとして与えられ、ラインアクセスのサイクルでは
出力ラインアドレスとしてＦＩＦＯ（Ａ），ＦＩＦＯ
（Ｂ）側に切換えられる。

【００２５】そして、このときスイッチＳ１がＦＩＦＯ
（Ｂ）３７側に接続されているのでＦＩＦＯ（Ｂ）３７
側にアクセスアドレスが記憶される。ＲＥＦ／反転ＡＣ
Ｓが“１”となると、スイッチＳ３はアドレスカウンタ
３８側に切換えられ、リフレッシュ動作を前サイクルの
続きのラインから行う。図４においては、Ｌ３のライン
出力後に前サイクルの続きである“４”，“５”，
“６”，“７”のラインが出力されている。以下同様に
して、上述の動作を繰返すが、ＦＩＦＯを２つ用意した
のは、一方でメモリアクセスされたアドレスをサンプリ
ングし、同時に他方でサンプリングしたアドレスを出力
することを矛盾無く、かつ効率よく実行するためであ
る。すなわち、アドレスのサンプリング期間は他方のＦ
ＩＦＯのアクセスラインの出力開始から全面リフレッシ
ュサイクルの終了までであり、全面リフレッシュサイク
ルの終了後、直前のサンプリング期間でサンプリングし
たアドレスを出力するアクセスラインの書換えサイクル
に入ると同時に、他方のＦＩＦＯのアドレスサンプリン
グ期間が開始されることになる。

【００２６】以上のように、本例の基本的動作ではリフ
レッシュサイクルとライン書換えのサイクルとを交互に
繰返し、図４ではその繰返し周期を７ラインを１単位と
してＴ_a ：Ｔ_b ＝４：３として説明したが、本例ではさ
らに温度等の環境条件や表示するデータの種類、あるい
はさらにＦＬＣＤの表示デバイス素材の違い等に応じて
要求されるリフレッシュレート等によってＴ_a とＴ_b と
の比率を変更可能とする。すなわち、Ｔ_a の割合（１リ
フレッシュサイクル内のライン数Ｍに対応。すなわちＴ
_a ＝Ｍ×（ＨＳＹＮＣの周期））を大きくすればリフレ
ッシュレートを向上することができ、例えば低温時等Ｆ
ＬＣ素子の応答性が低い場合やイメージ画像を表示する
場合においても良好な表示状態を得ることができる。逆
に、Ｔ_bの割合（１つの部分書換えサイクル内のライン
数Ｎに対応。すなわちＴ_b ＝Ｎ×（ＨＳＹＮＣの周
期））を大とすれば部分的な表示の変更の応答性を高く
することができ、高温時や文字等キャラクタの表示時
等、リフレッシュレートが高くなくてもよい場合に対応
できることになる。

【００２７】また、本実施例では繰返し周期のライン数
をも設定可能とすることで、リフレッシュサイクルおよ
び部分書換えの割合をより細かく変えることができるよ
うにし、より細やかな最適化を図るようにする。例え
ば、リフレッシュレートを優先させなければならない、
もしくは優先したい場合に、繰返し周期のライン数を４
０ラインにしてＴ_a ：Ｔ_b ＝４：１とすれば、全面リフ
レッシュを３２ライン分行ってアクセスラインの書換え
を８ライン行うことができる。また、部分書換えを優先
できる、もしくは優先したい場合は繰返し周期のライン
数を１０ラインにしてＴ_a ：Ｔ_b ＝３：２とすれば、全
面リフレッシュを６ライン分行ってアクセスラインの書
換えを４ライン行うことができる。

【００２８】さらに、そのように設定された部分書換え
のライン数の範囲内において、ＣＰＵ１１にアクセスさ
れたライン数およびラインアクセス状態に応じ、リフレ
ッシュサイクル間に行われる実際の部分書換えライン数
Ｐを調整するようにすることも出来る。すなわち、ＣＰ
Ｕ１１がアクセスしたラインの数等に応じて動的にＴ_b
時間を調整することで、例えばＣＰＵ１１からあまりア
クセスされないときの無駄なライン書換えサイクルを省
き、リフレッシュレートを向上するようにする。これに
よって、動作の追従性とリフレッシュレートとの関係を
動的に最適化できるようになる。これらについては本出
願人による特願平２−１０５６２６号公報において開示
されている。

【００２９】ＦＬＣＤ２６の構成図４はＦＬＣＤ２６の構成例を示す。ここで、２６１は
ＦＬＣパネルであり、例えば、特開昭６３−２４３９１
９号公報に開示されたもののように、間にＦＬＣを封入
した偏向子付きの上下一対のガラス基板、および上下の
ガラス基板上に設けた透明電極配線群等から成ってい
る。上部ガラス基板上の配線群および下部ガラス基板上
の配線群の配線方向は互いに直交する方向であり、表示
画面の大きさ、解像度に応じて配線数は適宜定めること
ができる。本例では４ｐｅｌの密度にて水平走査方向に
９６０本、垂直走査方向に１３１２本の配線を設けてお
り、配線の交叉部分に生じさせる電界の極性および強さ
によってその部分でのＦＬＣの配向状態を変えることが
できるので、本例のＦＬＣパネルの表示画素数は１３１
２×９６０となる。

【００３０】本例では水平走査方向に延在する１３１２
本の配線群をコモン側配線と称し、これらに上記した順
次のラインアドレスが割当てられる。また、垂直走査方
向に延在する９６０本の配線群をセグメント側配線と称
し、あるコモン側配線（ライン）を選択してこれを駆動
するときにセグメント側配線群を駆動することにより当
該ラインの表示，消去，更新が行われる。

【００３１】図４において、２６３および２６５は、そ
れぞれ、コモン側配線群およびセグメント側配線を駆動
するための駆動部（それぞれコモン駆動部，セグメント
駆動部という）であり、表示データに応じて適切な波形
の電圧信号にて各配線を駆動する。その波形等について
は、例えば特開昭６３−２４３９１９号公報に開示され
ている。

【００３２】表示データ信号は、表示ラインに関し、そ
のラインアドレスを示す部分とそれに続くデータ群（９
６０ドット分のデータ）とから構成されるシリアル信号
Ａｄｄｒｅｓｓ／Ｄａｔａとしてビデオメモリ４１から
入力される。また、当該信号のアドレス部分とデータ群
とを識別するために、アドレス部分でＨ、データ群部分
でＬとなる識別信号ＡＨ／ＤＬが供給される。データ変
換部１２６７では当該識別信号ＡＨ／ＤＬに基づいて表
示データ信号Ａｄｄｒｅｓｓ／Ｄａｔａからアドレス
（ラインアドレス）Ａｄｄｒｅｓｓおよびデータ群Ｄａ
ｔａを分離し、それぞれコモン駆動部２６３およびセグ
メント駆動部２６５にセットする。また、水平走査信号
ＨＳＹＮＣは、このデータ変換部２６７に対してＦＬＣ
Ｄインターフェース側より送出されてくる。

【００３３】さらに、１２６９は制御部であり、データ
変換部１２６７に対する水平同期信号の非入力時にはコ
モン駆動部２６３およびセグメント駆動部２６５に対し
ＦＬＣパネルの駆動を停止させる。これによりスタティ
ックモードに移行する。この駆動停止のためには種々の
方式が考えられるが、例えば両駆動部に対しその出力電
圧を一定値に保持させるようにすることができる。この
場合コモンラインとセグメントラインとの間に電位差が
無くなるので、ＦＬＣ素子は駆動されず、従って本発明
の主目的である長寿命化が達成できる。また、そのとき
の出力電圧を低いものとすれば、省電力化が達成でき
る。そして、このように駆動を止めても、ＦＬＣ素子の
特性により配向状態には変化が生じないので、表示機能
が阻害されることはない。むしろ、非駆動状態とするこ
とで表示の更新（リフレッシュ）も行われないために、
ちらつきのない表示状態が得られることになる。

【００３４】図５は動作を説明するフローチャートであ
る。すなわちＣＰＵ１１からの表示領域内へのアクセス
がある場合、書き換えの領域情報を得て、対応するコモ
ン駆動部２６３、セグメント駆動部２６５を駆動する。

【００３５】これらの作動はメモリコントローラ４０、
及び同期制御回路３９の動作として行なわれる。

【００３６】次に、他の実施例として、図６に示す様
に、表示パネルを頁サイズにして、２つ設け、一方の表
示パネルＦＬＣＡに動画、他のパネルにＦＬＣＢに静止
画を表示させることもできる。

【００３７】図７は、その構成の場合における作動フロ
ーを示し、表示すべき頁へのアクセスがあるか否かを調
べ、アクセスがある表示パネルに対して情報を書き換え
る様に構成した。

【００３８】

【発明の効果】本発明は、表示パネルの拡大化に於ける
表示装置の低消費電力化、或は、表示パネルの大型化に
於ける表示体の駆動制御に改良を与えるものである。

【図面の簡単な説明】

【図１】本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック図である。

【図２】本発明の一実施例としてのＦＬＣＤインターフ
ェースの構成を示すブロック図である。

【図３】表示パネルの駆動波形を示す図。

【図４】表示パネルの構成を示すブロック図。

【図５】実施例の動作を説明するフローを示す図。

【図６】表示パネルの構成を示すブロック図。

【図７】実施例の動作を説明するフローを示す図。

【符号の説明】

１１ＣＰＵ１２アドレスバス１３システムバス１４ＤＭＡコントローラ１５ＬＡＮインターフェース１６ＬＡＮ１７Ｉ／Ｏ装置１８ハードディスク装置１９フロッピーディスク装置２０ディスクインターフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊奈謙三東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】情報を表示する表示手段と、前表示手段で表示されている情報の内の所望の領域の情
報を書き換えるか否かを判断する判断手段と、前記判断手段により判断された領域を得る領域情報入手
手段と、前記領域情報入手手段により得られた領域情報に基づい
て前記表示手段の書き換え領域に対して駆動制御する表
示制御手段とを有する情報処理装置。
【請求項２】前記書き換え領域は頁単位で書き換える
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】前記判断手段は、処理手段が判断するこ
とを特徴とする請求項１に記載の情報処理装置。
【請求項４】表示すべき情報を記憶している記憶手段
と、前記記憶手段の内容を一部更新する更新手段と、前記更新手段により更新された情報領域を判断する判断
手段と、前記判断手段により判断された情報領域に基づいて表示
手段の情報書き換え表示領域を駆動する駆動制御手段と
を有する情報処理装置。
【請求項５】前記記憶手段は、ビットメモリであるこ
とを特徴とする請求項４に記載の情報処理装置。
【請求項６】前記更新手段は頁単位で前記記憶手段を
更新することを特徴とする請求項１に記載の情報処理装
置。
【請求項７】表示手段は記憶性を備えたことを特徴と
する請求項４に記載の情報処理装置。