JP3745252B2 - 表示制御装置および方法 - Google Patents
表示制御装置および方法 Download PDFInfo
- Publication number
- JP3745252B2 JP3745252B2 JP2001225103A JP2001225103A JP3745252B2 JP 3745252 B2 JP3745252 B2 JP 3745252B2 JP 2001225103 A JP2001225103 A JP 2001225103A JP 2001225103 A JP2001225103 A JP 2001225103A JP 3745252 B2 JP3745252 B2 JP 3745252B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- operation mode
- data
- control
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示制御装置および表示制御方法に関し、詳しくは、例えば強誘電性液晶を表示更新のための動作媒体として用い電界の印加等によって更新された表示状態を保持可能な表示素子を具えた表示装置のための表示制御装置および方法に関する。
【０００２】
【従来の技術】
一般に、情報処理システムなどには、情報の視覚表示機能を果す情報表示手段として表示装置が接続されている。このような表示装置としてはＣＲＴが広く利用されていたが、ＣＲＴは特に表示画面の厚み方向の長さをある程度必要とするため全体としてその容積が大きくなり、表示装置全体の小型化を図り難い。また、これにより、このようなＣＲＴを表示器として用いた情報処理システムの使用にあたっての自由度、すなわち設置場所，携帯性等の自由度が損われる。
【０００３】
この点を補うものとして液晶表示器（以下、ＬＣＤという）を用いることができる。すなわち、ＬＣＤによれば、表示装置全体の小型化（特に薄型化）を図ることができる。このようなＬＣＤの中には、強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレイという）があり、その特長の１つは、その液晶セルが電界の印加に対して表示状態の保存性を有することにある。そのため、ＦＬＣＤを駆動する場合には、ＣＲＴや他の液晶表示器と異なり、表示画面の連続的なリフレッシュ駆動の周期に時間的な余裕ができ、また、その連続的なリフレッシュ駆動とは別に、表示画面上の変更に当たる部分のみの表示状態を更新する部分書き換え駆動が可能となる。したがって、このようなＦＬＣＤは他の液晶表示器と比較して大画面の表示器とすることができる。
【０００４】
ここで、ＦＬＣＤは、その液晶セルが充分に薄いものであり、その中の細長いＦＬＣの分子は、電界の印加方向に応じて第１の安定状態または第２の安定状態に配向し、電界を切ってもそれぞれの配向状態を維持する。このようなＦＬＣの分子の双安定性により、ＦＬＣＤは記憶性を有する。このようなＦＬＣおよびＦＬＣＤの詳細は、例えば特開昭６３−２４３９１９号に記載されている。
【０００５】
【発明が解決しようとする課題】
かかるＦＬＣＤは、消費電力が異なる第１の動作モードと第２の動作モードとで表示機能を実現できるものと言い得る。すなわち、表示画面の表示状態を更新するために比較的高い消費電力を要して表示を行うモードと、表示画面の表示状態が更新されないために比較的消費電力が低くしても（あるいは電力供給を断っても）そのままの表示状態を維持できるモードとである。
【０００６】
本発明は、このように消費電力が異なる第１の動作モードと第２の動作モードとを有するＦＬＣＤ等の表示手段に対し、表示手段の特性を有効に活用しつつ動作モードの変更を適切に行なうことができる表示制御装置および表示制御方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
そのために、本発明は、データ受信手段、制御手段、表示部および表示駆動手段を有し、前記データ受信手段で受信した表示データおよび水平同期信号に基づいて、前記制御手段が、第１の動作モードのとき、前記データ受信手段で受信した表示データに基づく表示を前記表示部に行うための駆動を前記表示駆動手段が行うように制御し、前記第１の動作モードとは消費電力が異なる第２の動作モードのとき、前記表示部の駆動を前記表示駆動手段が行わないように制御するようにして、前記第１の動作モードでの表示と前記第２の動作モードでの表示とを行う表示装置を制御するための表示制御装置であって、
前記表示装置に表示する表示データを記憶する記憶手段と、
前記表示装置の動作モードを、前記第１の動作モードから前記第２の動作モードへ変更するか否かを判断する判断手段と、
該判断手段により変更しないと判断した場合は、前記記憶手段に記憶された表示データと水平同期信号とを前記データ受信手段に転送し、前記判断手段により変更すると判断した場合は、前記水平同期信号の転送を停止する転送手段とを具え、
前記水平同期信号の転送停止により、前記表示装置の前記制御手段に対して動作モードを前記第１の動作モードから前記第２の動作モードへ変更する指示を行うことを特徴とする。
【０００８】
ここで、前記表示装置の前記制御手段に対して前記第１の動作モードから前記第２の動作モードへの変更を指示した後に、前記判断手段が、さらに、前記第２の動作モードから前記第１の動作モードへ変更するか否かを判断し、
前記判断手段の判断により前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更すると判断した場合、前記転送手段が前記水平同期信号の転送を再開することにより、前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更する指示を行うものとすることができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明を詳細に説明する。
【００１２】
（１）概要
図１は本発明の第１実施形態の概要を示す説明図である。ここで、ＦＬＣ素子を用いて構成した表示器（ＦＬＣパネル）１に対してホスト装置をなす表示データ供給手段（例えば図２のような情報処理システムを用いることができるが、これに限られるものではない）２は、データ表示，消去，更新等にあたってビデオメモリ３をアクセスする。表示駆動制御手段４では、ビデオメモリ３の内容について、表示器駆動手段５を介しＦＬＣパネル１を駆動（部分書換えまたはリフレッシュ）する。本例の特徴の一つは、アクセス監視手段６を設けて表示データ供給手段２によるビデオメモリ３の非アクセス時間を監視し、ある時間以上のアクセスがなければ、すなわち現在の表示内容に変更がなければ、水平同期信号ＨＳＹＮＣの供給を停止して表示駆動制御手段４により表示器駆動手段５に対しＦＬＣパネル１の駆動を禁止させることである。ＦＬＣ素子は、前述のように、駆動を停止しても一方の配向状態を保持しているので、ＦＬＣパネル１上での表示データの消失等の不都合は生じず、いわゆるバックライト等の光源さえ確保されていればオペレータの視認性も損われることはない。
【００１３】
そのようにＦＬＣパネル１の駆動を停止する状態（以下その状態をスタティックモードという）を得ることで、連続的駆動によるＦＬＣ素子の劣化を遅らせ、ＦＬＣパネルの長寿命化を達成でき、かつ消費電力を低減できる訳である。また、スタティックモードではリフレッシュによるちらつき等も生じないために、オペレータの目の疲労度も低下できることが期待される。
【００１４】
なお、スタティックモードに移行するまでの時間を、情報処理システムの使用状態、例えばアプリケーションの違いやオペレータの熟練度に応じて可変とすることができる。すなわち、使用しているアプリケーションによっては、またはオペレータの熟練度が高ければ、頻繁に表示内容が更新されることがあるので、スタティックモードに移行するまでの時間を長く設定し、表示内容の更新に迅速に対応できるようにする。逆に、表示内容の頻繁な変更が生じない場合やオペレータの熟練度が低い場合には、スタティックモードに移行するまでの時間を短く設定することにより比較的速やかにスタティックモードを得るようにする。もっとも、移行時間を可変とする必要性が少ないシステムであれば、固定の所定時間としてもよい。
【００１５】
（２）情報処理システム
図２は本発明の一実施形態に係る表示制御装置を組み込んだ情報処理システム全体のブロック構成図である。
【００１６】
図において、１１は情報処理システム全体を制御するＣＰＵ、１２はアドレスバス，コントロールバス，データバスからなるシステムバス、１３はプログラムを記憶したり、ワーク領域として使われるメインメモリ、１４はＣＰＵ１１を介さずにメモリとＩ／Ｏ機器間でデータの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ，以下ＤＭＡＣという）、１５はイーサネット（登録商標）（ＸＥＲＯＸ社による）等のＬＡＮ（ローカルネットワーク）１６との間のＬＡＮインターフェース、１７はＲＯＭ，ＳＲＡＭ，ＲＳ２３２Ｃ仕様のインタフェース等からなるＩ／Ｏ機器接続用のＩ／Ｏ装置、１８はハードディスク装置、１９はフロッピー（登録商標）ディスク装置、２０はハードディスク装置１８やフロッピー（登録商標）ディスク装置１９のためのディスクインターフェース、２１は例えばレーザビームプリンタ，インクジェットプリンタ等高解像度のプリンタ、２２はプリンタ２１のためのプリンタインターフェース、２３は文字，数字等のキャラクタその他の入力を行うためのキーボード、２４はポインティングデバイスであるマウス、２５はキーボード２３やマウス２４のためのインターフェース、２６は例えば本出願人により特開昭６３−２４３９９３号等において開示された表示器を用いて構成できるＦＬＣＤ（ＦＬＣディスプレイ）、２７はＦＬＣＤ２６のためのＦＬＣＤインターフェースである。
【００１７】
（３）ＦＬＣＤインターフェース
図３は本発明表示制御装置の一実施形態としてのＦＬＣＤインターフェース２７の構成例を示すブロック図である。
【００１８】
図において、３１はアドレスバスドライバ、３２はコントロールバスドライバ、３３，４３，４４はデータバスドライバである。ＣＰＵ１１からのアドレスデータは、アドレスバスドライバ３１から、メモリコントローラ４０およびアドレスセレクタ３５の一方の入力部に与えられるとともに、第１のスイッチＳ１の切り換えによってＦＩＦＯ形態のメモリ３６または３７に選択的に与えられて記憶される。すなわち、これらメモリ３６および３７（以下、それぞれＦＩＦＯ（Ａ）およびＦＩＦＯ（Ｂ）ともいう）は、書き込んだ順番にデータを読み出すＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリであり、これらのメモリ３６および３７に書き込まれたアドレスデータは、第２のスイッチＳ２の切り換えによって選択的に読み出される。
【００１９】
これらのメモリ３６または３７から読み出されたアドレスデータと、後述するアドレスカウンタ３８からのアドレスデータは、第３のスイッチＳ３の切り換えによって選択的にアドレスセレクタ３５の他方の入力部に与えられる。アドレスカウンタ３８は、画面全体をライン順次にリフレッシュするためのアドレスデータを発生するものであり、そのアドレスデータの発生タイミングは同期制御回路３９によって制御される。この同期制御回路３９は、前記スイッチＳ１，Ｓ２およびＳ３の切り換え制御信号や後述するメモリコントローラ４０へのデータトランスファ要求信号をも発生する。
【００２０】
ＣＰＵ１１からのコントロール信号は、コントロールバスドライバ３２からメモリコントローラ４０に与えられ、そのメモリコントローラ４０は、サンプリングカウンタ３４と、アドレスセレクタ１０の制御信号、および後述するビデオメモリ４１の制御信号を発生する。サンプリングカウンタ３４は、メモリコントローラ４０からの歩進信号に基づいて計数動作を行い、同期制御回路３９の制御信号を発生する。また、アドレスセレクタ３５は、メモリコントローラ４０からの制御信号に基づいて、当該アドレスセレクタ３５の入力部に与えられる２つのアドレスデータの一方を選択してビデオメモリ４１に与える。
【００２１】
ビデオメモリ４１は表示データを記憶するものであり、デュアルポートのＤＲＡＭ（ダイナミックＲＡＭ）で構成されていて、前記データバスドライバ３３を介して表示データの書き込みと読み出しを行う。ビデオメモリ４１に書き込まれた表示データは、ドライバ４２を介してＦＬＣＤ２６に転送されて表示される。また、そのドライバ４２は、同期制御回路３９からの同期信号をＦＬＣＤ２６に与える。ＦＬＣＤ２６には、ＦＬＣの温度を検出する温度センサ２６ａが組み込まれている。
【００２２】
また、ＣＰＵ１１からの後述の設定データは、データバスドライバ４３を介して同期制御回路３９に与えられる。さらに、温度センサ２６ａの出力信号はデータバスドライバ４４を介してＣＰＵ１１に転送される。４６はタイマであり、本例ではバスドライバ４７を介してＣＰＵ１１によりその計時時間を設定可能なものとした。そして、このタイマ４６はＣＰＵ１１によりアクセスされる度にメモリコントローラ４０が発生するアクセス信号Ａによりリセット／リスタートされ、当該アクセス信号入力時より設定時間を計数したときにタイムアップ信号Ｄを発生する。
【００２３】
本例ではＦＬＣＤインターフェースが水平同期信号ＨＳＹＮＣをＦＬＣＤに向けて送出するようにするとともに、当該ＨＳＹＮＣ信号を用いてスタティックモードへの移行が行われるようにする。すなわち、本例におけるＦＬＣＤはホストないしＦＬＣＤインターフェースに対して公知のＬＣＤやＣＲＴと同様ＨＳＹＮＣ信号を受取って動作する受動デバイスとして機能させ、その機能の一部を用いてＦＬＣパネルの非駆動状態が得られるようにする。
【００２４】
本例における同期制御回路３９は、さらにＨＳＹＮＣ信号を発生するための発振器，分周器等を具備し、当該ＨＳＹＮＣ信号をドライバ４２を介してＦＬＣＤ２６に供給する。そして、タイマ４６が発生するタイムアップ信号Ｄに応じ、ＨＳＹＮＣ信号の供給を停止するように構成されている。このＨＳＹＮＣ信号停止のためには、信号Ｄに応じてＨＳＹＮＣ信号が消勢されるような論理ゲートを付加すればよい。
【００２５】
（４）表示更新の動作
以上の構成において、ＣＰＵ１１が表示の変更を行う場合、所望するデータの書換えに対応するビデオメモリ４１のアドレス信号がアドレスバスドライバ３１を介してメモリコントローラ４０に与えられ、ここでＣＰＵ１１のメモリアクセス要求信号と同期制御回路３９からのデータトランスファ要求信号とのアービトレーションが行われる。そしてＣＰＵアクセス側が権利を得るとメモリコントローラ４０はアドレスセレクタ３５に対し、メモリ４１へ与えるアドレスとしてＣＰＵがアクセスしたアドレスを選択するよう切換えを行う。これと同時にメモリコントローラ４０からビデオメモリ４１の制御信号が発生され、データバスドライバ３３を介してデータの読書きが行われる。このとき、ＣＰＵアクセスアドレス２０はスイッチＳ１を介してＦＩＦＯ（Ａ）３６またはＦＩＦＯ（Ｂ）３７に記憶され、後述する表示データの転送の際利用される。このようにＣＰＵ１１から見た表示データのアクセス方法はＣＲＴの場合と少しも変わらない。
【００２６】
また、ビデオメモリ４１からデータを読出し、ＦＬＣＤ２６へ転送する場合、同期制御回路３９からメモリコントローラ４０へデータトランスファ要求が発生され、ビデオメモリ４１に対するアドレスとしてアドレスカウンタ３８またはＦＩＦＯ側アドレスがアドレスセレクタ３５において選択されるとともに、メモリコントローラ４０よりデータトランスファ用の制御信号が生成されることで、メモリセルからシフトレジスタへ該当アドレスのデータが転送され、シリアルポートの制御信号によりドライバ４２へ出力される。
【００２７】
同期制御回路３９では、自らが発生する水平同期信号ＨＳＹＮＣに基づいて複数ラインを単位として画面をライン順次に全面リフレッシュして行くサイクルとＣＰＵ１１によりアクセスされたラインの書換えを行う部分書換えサイクルとを交互に生じさせるタイミングを生成する。ここで、全面リフレッシュのサイクルとは表示画面上一番上のライン（先頭ライン）から順次に下方へ向けて書換えを行っていき、一番下のラインまで至ると再び先頭ラインに戻って書換えを繰返して行くものである。また、アクセスラインの書換えサイクルとはそのサイクルの直前の所定時間内にＣＰＵ１１からアクセスされたラインを書き換えるものである。
【００２８】
このように、本例においては、基本的にはＦＬＣディスプレイ２６の画面全面を順次リフレッシュして行く動作と、表示内容の変更を行うべくＣＰＵ１１によりアクセスされたラインの書換えを行う動作とを時分割に交互に行うが、さらにそれら動作の繰返し同期と１周期内におけるそれら動作の時間的比率とを設定可能とするとともに、ライン書換え（部分書換え）の動作期間をＣＰＵ１１によりアクセスされたラインの数等に応じて調整するようにする。
【００２９】
ここで、図４を用いてリフレッシュの動作とライン書換えの動作とを時分割に交互に行う本例の基本的動作について説明する。ここでは、リフレッシュのサイクルを４ラインを単位として、アクセスラインの書換えサイクルを３ラインを単位として行う場合の例を示す。
【００３０】
図４において、ＲＥＦ／反転ＡＣＳは全面リフレッシュのサイクルとアクセスラインの書換えサイクルとを交互に生じさせるタイミングであり、“１”のときが全面リフレッシュのサイクルで、“０”のときがアクセスラインの書換えサイクルであることを示す。また、Ｔａ は全面リフレッシュのサイクルの時間、Ｔｂ はアクセスラインの書換えサイクルの時間を表わす。この例においては、Ｔａ ：Ｔｂ ＝４：３としているが、要求されるリフレッシュレート等によって最適な値を選ぶことができる。すなわち、Ｔａ の割合を大きくすればリフレッシュレートを上げることができ、Ｔｂ の割合を大きくすれば部分的な変更の応答性を良くすることができる。この態様については後述する。
【００３１】
ＦＩＦＯ（Ａ）３６およびＦＩＦＯ（Ｂ）３７の状態を説明するに、スイッチＳ１がＦＩＦＯ（Ａ）３６側に接続されると（状態Ａ／反転Ｂ＝１）、ＣＰＵ１１がアクセスするラインのアドレスはＦＩＦＯ（Ａ）３６にサンプリングされて記憶される。一方スイッチＳ１がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／反転Ｂ＝０）、ＣＰＵ１１がアクセスするラインアドレスがＦＩＦＯ（Ｂ）３７に記憶される。また、スイッチＳ２がＦＩＦＯ（Ａ）３６側に接続されると（Ａ／反転Ｂ＝１）、ＦＩＦＯ（Ａ）３６に記憶されたアドレスが出力され、スイッチＳ２がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／反転Ｂ＝０）、ＦＩＦＯ（Ｂ）３７に記憶されたアドレスが出力される。
【００３２】
画面全体の１回のリフレッシュが完了したり、あるいはアドレスカウンタ３８にキャリーが生じるとアドレスカウンタ３８がクリアされ、次の全面リフレッシュのサイクルで出力されるラインは第０ラインに戻り、同期制御回路３９より与えられる水平同期信号ＨＳＹＮＣ毎に“１”，“２”，“３”と順次カウントアップしていく。この間にＣＰＵ１１よりラインＬ１，Ｌ２，Ｌ３のアドレスがアクセスされると、スイッチＳ１がＦＩＦＯ（Ａ）３６に接続されているので、Ｌ１，Ｌ２，Ｌ３のアドレスがここに記憶され、その後スイッチＳ２がＦＩＦＯ（Ａ）３６に接続された時点でＬ１，Ｌ２，Ｌ３のアドレスがここから出力され、出力ラインとしてＬ１，Ｌ２，Ｌ３が選ばれる。ここで、スイッチＳ３の切換え信号は同期制御回路３９からのＲＥＦ／反転ＡＣＳとして与えられ、ラインアクセスのサイクルでは出力ラインアドレスとしてＦＩＦＯ（Ａ），ＦＩＦＯ（Ｂ）側に切換えられる。
【００３３】
そして、このときスイッチＳ１がＦＩＦＯ（Ｂ）３７側に接続されているのでＦＩＦＯ（Ｂ）３７側にアクセスアドレスが記憶される。ＲＥＦ／反転ＡＣＳが“１”となると、スイッチＳ３はアドレスカウンタ３８側に切換えられ、リフレッシュ動作を前サイクルの続きのラインから行う。図４においては、Ｌ３のライン出力後に前サイクルの続きである“４”，“５”，“６”，“７”のラインが出力されている。以下同様にして、上述の動作を繰返すが、ＦＩＦＯを２つ用意したのは、一方でメモリアクセスされたアドレスをサンプリングし、同時に他方でサンプリングしたアドレスを出力することを矛盾無く、かつ効率よく実行するためである。すなわち、アドレスのサンプリング期間は他方のＦＩＦＯのアクセスラインの出力開始から全面リフレッシュサイクルの終了までであり、全面リフレッシュサイクルの終了後、直前のサンプリング期間でサンプリングしたアドレスを出力するアクセスラインの書換えサイクルに入ると同時に、他方のＦＩＦＯのアドレスサンプリング期間が開始されることになる。
【００３４】
以上のように、本例の基本的動作ではリフレッシュサイクルとライン書換えのサイクルとを交互に繰返し、図４ではその繰返し周期を７ラインを１単位としてＴａ ：Ｔｂ ＝４：３として説明したが、本例ではさらに温度等の環境条件や表示するデータの種類、あるいはさらにＦＬＣＤの表示デバイス素材の違い等に応じて要求されるリフレッシュレート等によってＴａ とＴｂ との比率を変更可能とする。すなわち、Ｔａ の割合（１リフレッシュサイクル内のライン数Ｍに対応。すなわちＴａ ＝Ｍ×（ＨＳＹＮＣの周期））を大きくすればリフレッシュレートを向上することができ、例えば低温時等ＦＬＣ素子の応答性が低い場合やイメージ画像を表示する場合においても良好な表示状態を得ることができる。逆に、Ｔｂ の割合（１つの部分書換えサイクル内のライン数Ｎに対応。すなわちＴｂ ＝Ｎ×（ＨＳＹＮＣの周期））を大とすれば部分的な表示の変更の応答性を高くすることができ、高温時や文字等キャラクタの表示時等、リフレッシュレートが高くなくてもよい場合に対応できることになる。
【００３５】
また、本実施形態では繰返し周期のライン数をも設定可能とすることで、リフレッシュサイクルおよび部分書換えの割合をより細かく変えることができるようにし、より細やかな最適化を図るようにする。例えば、リフレッシュレートを優先させなければならない、もしくは優先したい場合に、繰返し周期のライン数を４０ラインにしてＴａ ：Ｔｂ ＝４：１とすれば、全面リフレッシュを３２ライン分行ってアクセスラインの書換えを８ライン行うことができる。また、部分書換えを優先できる、もしくは優先したい場合は繰返し周期のライン数を１０ラインにしてＴａ ：Ｔｂ ＝３：２とすれば、全面リフレッシュを６ライン分行ってアクセスラインの書換えを４ライン行うことができる。
【００３６】
さらに、そのように設定された部分書換えのライン数の範囲内において、ＣＰＵ１１にアクセスされたライン数およびラインアクセス状態に応じ、リフレッシュサイクル間に行われる実際の部分書換えライン数Ｐを調整するようにすることもできる。すなわち、ＣＰＵ１１がアクセスしたラインの数等に応じて動的にＴｂ 時間を調整することで、例えばＣＰＵ１１からあまりアクセスされないときの無駄なライン書換えサイクルを省き、リフレッシュレートを向上するようにする。これによって、動作の追従性とリフレッシュレートとの関係を動的に最適化できるようになる。これらについては本出願人による特願平２−１０５６２６号において開示されている。
（５）ＦＬＣＤ２６の構成
図５はＦＬＣＤ２６の構成例を示す。ここで、２６１はＦＬＣパネルであり、例えば特開昭６３−２４３９１９号に開示されたもののように、間にＦＬＣを封入した偏向子付きの上下一対のガラス基板、および上下のガラス基板上に設けた透明電極配線群等から成っている。上部ガラス基板上の配線群および下部ガラス基板上の配線群の配線方向は互いに直交する方向であり、表示画面の大きさ，解像度に応じて配線数は適宜定めることができる。本例では４ｐｅｌの密度にて水平走査方向に９６０本、垂直走査方向に１３１２本の配線を設けており、配線の交叉部分に生じさせる電界の極性および強さによってその部分でのＦＬＣの配向状態を変えることができるので、本例のＦＬＣパネルの表示画素数は１３１２×９６０となる。
【００３７】
本例では水平走査方向に延在する１３１２本の配線群をコモン側配線と称し、これらに上記した順次のラインアドレスが割当てられる。また、垂直走査方向に延在する９６０本の配線群をセグメント側配線と称し、あるコモン側配線（ライン）を選択してこれを駆動するときにセグメント側配線群を駆動することにより当該ラインの表示，消去，更新が行われる。
【００３８】
図５において、２６３および２６５は、それぞれ、コモン側配線群およびセグメント側配線を駆動するための駆動部（それぞれコモン駆動部，セグメント駆動部という）であり、表示データに応じて適切な波形の電圧信号にて各配線を駆動する。その波形等については、例えば特開昭６３−２４３９１９号に開示されている。
【００３９】
表示データ信号は、表示ラインに関し、そのラインアドレスを示す部分とそれに続くデータ群（９６０ドット分のデータ）とから構成されるシリアル信号Ａｄｄｒｅｓｓ／Ｄａｔａとしてビデオメモリ４１から入力される。また、当該信号のアドレス部分とデータ群とを識別するために、アドレス部分でＨ、データ群部分でＬとなる識別信号ＡＨ／ＤＬが供給される。データ変換部１２６７では当該識別信号ＡＨ／ＤＬに基づいて表示データ信号Ａｄｄｒｅｓｓ／Ｄａｔａからアドレス（ラインアドレス）Ａｄｒｅｓｓおよびデータ群Ｄａｔａを分離し、それぞれコモン駆動部２６３およびセグメント駆動部２６５にセットする。また、水平走査信号ＨＳＹＮＣは、このデータ変換部１２６７に対してＦＬＣＤインタフェース側より送出されてくる。
【００４０】
さらに、１２６９は制御部であり、データ変換部１２６７に対する水平同期信号の非入力時にはコモン駆動部２６３およびセグメント駆動部２６５に対しＦＬＣパネルの駆動を停止させる。これによりスタティックモードに移行する。この駆動停止のためには種々の方式が考えられるが、例えば両駆動部に対しその出力電圧を一定値に保持させるようにすることができる。この場合コモンラインとセグメントラインとの間に電位差が無くなるので、ＦＬＣ素子は駆動されず、従って本発明の主目的である長寿命化が達成できる。また、そのときの出力電圧を低いものとすれば、省電力化が達成できる。そして、このように駆動を止めても、ＦＬＣ素子の特性により配向状態には変化が生じないので、表示機能が阻害されることはない。むしろ、非駆動状態とすることで表示の更新（リフレッシュ）も行われないために、ちらつきのない表示状態が得られることになる。
（６）スタティックモード
本例においては、スタティックモード移行までの時間をタイマ４６にセットする時間を変更することにより可変としている。タイマ４６への時間設定は、図６のような手順にて実行できる。すなわち、まずステップＳ１にて、時間設定のための条件判別を行い、そしてステップＳ３にてこれを基にバスドライバ４７を介しＣＰＵ１１によりタイマのセットを行うことである。
【００４１】
ここで、ステップＳ１の条件判別としては種々の態様が考えられる。例えば、システムに時間変更を指示するためのボリウム，スイッチ等が設けられていればそれらの操作に応じて、あるいは所定のキー操作を受容可能であれば当該操作に応じて、その操作状態を判別するものとすることができる。また、アプリケーションによっても表示内容の更新の頻度は異なることから、現在使用しているアプリケーションを判別するものとすることもできる。さらに、カーソル移動などのグラフィックイベントを判別するものであってもよい。加えて、オペレータの習熟度によっても表示内容の更新のためのキー操作，マウス操作の速度が異なることから、表示更新のインターバル等を判別するなどしてもよい。あるいは、以上の組合せを採ることも可能である。
【００４２】
そして、以上のような条件に対応してタイマ設定値を所定のメモリ上にテーブル化しておき、ステップＳ３にて適切な値がタイマ４６にセットされるようにすることができる。
【００４３】
なお、図６の手順はオペレータの操作に応じて、もしくは定期的に、あるいはアプリケーションの変更に応じて、適宜起動することができるものである。
【００４４】
図７および図８は、それぞれ、本例でのスタティックモードでの動作を説明するためのフローチャートおよびタイミングチャートである。すなわち、ＣＰＵ１１から表示領域内へのアクセスがある場合には（動作ＯＰ１１）、前回のアクセス時からの計時動作の停止、現在からの計時開始、およびスタティックモード移行のための信号Ｄの消勢、およびＨＳＹＮＣ発生再開を行う（動作ＯＰ１３）。
【００４５】
逆に、アクセスがなければ計時動作を続行させる（動作ＯＰ１５）。そして図６のステップＳ３と同様に設定された時間Ｔが経過した場合には（動作ＯＰ１７）、スタティックモードへの移行のための信号Ｄを付勢して、ＨＳＹＮＣ信号の発生を停止させる（動作ＯＰ１９）。
【００４６】
これらの動作は具体的には図３におけるメモリコントローラ４０，タイマ４６、および同期制御回路３９の動作として行われるものである。すなわち、メモリコントローラ４０はＣＰＵ１１によるビデオメモリ４１のアクセスをタイマ４６に通知し、タイマ４６は当該通知に応じて計時している時間のリセットおよび計時動作のリスタートを行い、設定時間のタイムアップとともにこれを信号Ｄとして同期制御回路３９に通知する。同期制御回路３９ではこれに応じてＨＳＹＮＣ信号のＦＬＣＤ２６への供給を停止し、さらにこれに伴ってＦＬＣパネル２６の駆動が停止される。そして、スタティックモードであってもＣＰＵ１１によるビデオメモリ４１のアクセスがあれば、タイマのリセット／リスタートが行われて信号Ｄが消勢され、ＨＳＹＮＣ信号の供給が再開されてＦＬＣＤ２６のスタティックモードが解除されるのは勿論である。
【００４７】
本例においては、上述したＦＬＣＤの長寿命化，省電力化，ちらつきの低減などの効果に加え、さらにスタティックモードを得るべくＦＬＣＤ側に供給する特殊な信号が不要となるので、接続部の構成を簡単化できる。また、ＨＳＹＮＣ信号をＦＬＣＤインターフェース側で発生するようにしたのでＦＬＣＤインターフェースないしホスト側でのＨＳＹＮＣ信号の監視やＦＬＣＤ側でのＨＳＹＮＣ信号の発生回路が不要となるとともに、公知のＬＣＤやＣＲＴとのインターフェースの共通化も促進できる。さらに、図５におけるＡｄｄｒｅｓｓ／Ｄａｔａ信号をＤａｔａ信号のみとし、ＦＬＣパネルのアクセス方式を例えば固定のインタレース走査のみとすれば、公知のＬＣＤともインタフェースを共通化することができる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、表示装置の特性を有効に活用した動作モードの変更を適切に行なうことができる一方、その変更を指示するために特殊な信号を必要としないので表示装置と表示制御装置との接続部の構成を簡単化でき、また、同期信号を表示制御装置側で発生するようにしたことにより、公知のＬＣＤやＣＲＴとのインターフェースの共通化も促進できる。
【図面の簡単な説明】
【図１】実施形態の概要を説明するためのブロック図である。
【図２】本発明の一実施形態の表示制御装置を組み込んだ情報処理装置全体のブロック図である。
【図３】本発明の一実施形態としてのＦＬＣＤインターフェースの構成を示すブロック図である。
【図４】図３に示すＦＬＣＤインターフェースの基本的動作を説明するためのタイミングチャートである。
【図５】本発明の一実施形態におけるＦＬＣＤの構成例を示すブロック図である。
【図６】スタティックモード移行時間設定のための手順の一例を示すフローチャートである。
【図７】本発明の一実施形態の動作を説明するためのフローチャートである。
【図８】同じくタイミングチャートである。
【符号の説明】
１，２６１ ＦＬＣパネル
２ 表示データ供給手段
３ ビデオメモリ
４ 表示駆動制御手段
５ 表示駆動手段
６ アクセス監視手段
１１ ＣＰＵ
１２ アドレスバス
１３ システムバス
１４ ＤＭＡコントローラ
１５ ＬＡＮインターフェース
１６ ＬＡＮ
１７ Ｉ／Ｏ装置
１８ ハードディスク装置
１９ フロッピー（登録商標）ディスク装置
２０ ディスクインターフェース
２１ プリンタ
２２ プリンタインターフェース
２３ キーボード
２４ マウス
２５ キーインターフェース
２６ ＦＬＣＤ（ＦＬＣＤディスプレイ）
２６ａ 温度センサ
２７ ＦＬＣＤインターフェース
３１ アドレスドライバ
３２ コントロールバスドライバ
３３，４３，４４ データバスドライバ
３４ サンプリングカウンタ
３５ アドレスセレクタ
３６ ＦＩＦＯ（Ａ）メモリ
３７ ＦＩＦＯ（Ｂ）メモリ
３８ アドレスカウンタ
３９ 同期制御回路
４０ メモリコントローラ
４１ ビデオメモリ
４２ ドライバ
４６ タイマ
２６３ コモン駆動部
２６５ セグメント駆動部
１２６７ データ変換部
１２６９ 制御部
Ｓ１，Ｓ２，Ｓ３ スイッチ
【発明の属する技術分野】
本発明は、表示制御装置および表示制御方法に関し、詳しくは、例えば強誘電性液晶を表示更新のための動作媒体として用い電界の印加等によって更新された表示状態を保持可能な表示素子を具えた表示装置のための表示制御装置および方法に関する。
【０００２】
【従来の技術】
一般に、情報処理システムなどには、情報の視覚表示機能を果す情報表示手段として表示装置が接続されている。このような表示装置としてはＣＲＴが広く利用されていたが、ＣＲＴは特に表示画面の厚み方向の長さをある程度必要とするため全体としてその容積が大きくなり、表示装置全体の小型化を図り難い。また、これにより、このようなＣＲＴを表示器として用いた情報処理システムの使用にあたっての自由度、すなわち設置場所，携帯性等の自由度が損われる。
【０００３】
この点を補うものとして液晶表示器（以下、ＬＣＤという）を用いることができる。すなわち、ＬＣＤによれば、表示装置全体の小型化（特に薄型化）を図ることができる。このようなＬＣＤの中には、強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレイという）があり、その特長の１つは、その液晶セルが電界の印加に対して表示状態の保存性を有することにある。そのため、ＦＬＣＤを駆動する場合には、ＣＲＴや他の液晶表示器と異なり、表示画面の連続的なリフレッシュ駆動の周期に時間的な余裕ができ、また、その連続的なリフレッシュ駆動とは別に、表示画面上の変更に当たる部分のみの表示状態を更新する部分書き換え駆動が可能となる。したがって、このようなＦＬＣＤは他の液晶表示器と比較して大画面の表示器とすることができる。
【０００４】
ここで、ＦＬＣＤは、その液晶セルが充分に薄いものであり、その中の細長いＦＬＣの分子は、電界の印加方向に応じて第１の安定状態または第２の安定状態に配向し、電界を切ってもそれぞれの配向状態を維持する。このようなＦＬＣの分子の双安定性により、ＦＬＣＤは記憶性を有する。このようなＦＬＣおよびＦＬＣＤの詳細は、例えば特開昭６３−２４３９１９号に記載されている。
【０００５】
【発明が解決しようとする課題】
かかるＦＬＣＤは、消費電力が異なる第１の動作モードと第２の動作モードとで表示機能を実現できるものと言い得る。すなわち、表示画面の表示状態を更新するために比較的高い消費電力を要して表示を行うモードと、表示画面の表示状態が更新されないために比較的消費電力が低くしても（あるいは電力供給を断っても）そのままの表示状態を維持できるモードとである。
【０００６】
本発明は、このように消費電力が異なる第１の動作モードと第２の動作モードとを有するＦＬＣＤ等の表示手段に対し、表示手段の特性を有効に活用しつつ動作モードの変更を適切に行なうことができる表示制御装置および表示制御方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
そのために、本発明は、データ受信手段、制御手段、表示部および表示駆動手段を有し、前記データ受信手段で受信した表示データおよび水平同期信号に基づいて、前記制御手段が、第１の動作モードのとき、前記データ受信手段で受信した表示データに基づく表示を前記表示部に行うための駆動を前記表示駆動手段が行うように制御し、前記第１の動作モードとは消費電力が異なる第２の動作モードのとき、前記表示部の駆動を前記表示駆動手段が行わないように制御するようにして、前記第１の動作モードでの表示と前記第２の動作モードでの表示とを行う表示装置を制御するための表示制御装置であって、
前記表示装置に表示する表示データを記憶する記憶手段と、
前記表示装置の動作モードを、前記第１の動作モードから前記第２の動作モードへ変更するか否かを判断する判断手段と、
該判断手段により変更しないと判断した場合は、前記記憶手段に記憶された表示データと水平同期信号とを前記データ受信手段に転送し、前記判断手段により変更すると判断した場合は、前記水平同期信号の転送を停止する転送手段とを具え、
前記水平同期信号の転送停止により、前記表示装置の前記制御手段に対して動作モードを前記第１の動作モードから前記第２の動作モードへ変更する指示を行うことを特徴とする。
【０００８】
ここで、前記表示装置の前記制御手段に対して前記第１の動作モードから前記第２の動作モードへの変更を指示した後に、前記判断手段が、さらに、前記第２の動作モードから前記第１の動作モードへ変更するか否かを判断し、
前記判断手段の判断により前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更すると判断した場合、前記転送手段が前記水平同期信号の転送を再開することにより、前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更する指示を行うものとすることができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明を詳細に説明する。
【００１２】
（１）概要
図１は本発明の第１実施形態の概要を示す説明図である。ここで、ＦＬＣ素子を用いて構成した表示器（ＦＬＣパネル）１に対してホスト装置をなす表示データ供給手段（例えば図２のような情報処理システムを用いることができるが、これに限られるものではない）２は、データ表示，消去，更新等にあたってビデオメモリ３をアクセスする。表示駆動制御手段４では、ビデオメモリ３の内容について、表示器駆動手段５を介しＦＬＣパネル１を駆動（部分書換えまたはリフレッシュ）する。本例の特徴の一つは、アクセス監視手段６を設けて表示データ供給手段２によるビデオメモリ３の非アクセス時間を監視し、ある時間以上のアクセスがなければ、すなわち現在の表示内容に変更がなければ、水平同期信号ＨＳＹＮＣの供給を停止して表示駆動制御手段４により表示器駆動手段５に対しＦＬＣパネル１の駆動を禁止させることである。ＦＬＣ素子は、前述のように、駆動を停止しても一方の配向状態を保持しているので、ＦＬＣパネル１上での表示データの消失等の不都合は生じず、いわゆるバックライト等の光源さえ確保されていればオペレータの視認性も損われることはない。
【００１３】
そのようにＦＬＣパネル１の駆動を停止する状態（以下その状態をスタティックモードという）を得ることで、連続的駆動によるＦＬＣ素子の劣化を遅らせ、ＦＬＣパネルの長寿命化を達成でき、かつ消費電力を低減できる訳である。また、スタティックモードではリフレッシュによるちらつき等も生じないために、オペレータの目の疲労度も低下できることが期待される。
【００１４】
なお、スタティックモードに移行するまでの時間を、情報処理システムの使用状態、例えばアプリケーションの違いやオペレータの熟練度に応じて可変とすることができる。すなわち、使用しているアプリケーションによっては、またはオペレータの熟練度が高ければ、頻繁に表示内容が更新されることがあるので、スタティックモードに移行するまでの時間を長く設定し、表示内容の更新に迅速に対応できるようにする。逆に、表示内容の頻繁な変更が生じない場合やオペレータの熟練度が低い場合には、スタティックモードに移行するまでの時間を短く設定することにより比較的速やかにスタティックモードを得るようにする。もっとも、移行時間を可変とする必要性が少ないシステムであれば、固定の所定時間としてもよい。
【００１５】
（２）情報処理システム
図２は本発明の一実施形態に係る表示制御装置を組み込んだ情報処理システム全体のブロック構成図である。
【００１６】
図において、１１は情報処理システム全体を制御するＣＰＵ、１２はアドレスバス，コントロールバス，データバスからなるシステムバス、１３はプログラムを記憶したり、ワーク領域として使われるメインメモリ、１４はＣＰＵ１１を介さずにメモリとＩ／Ｏ機器間でデータの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ，以下ＤＭＡＣという）、１５はイーサネット（登録商標）（ＸＥＲＯＸ社による）等のＬＡＮ（ローカルネットワーク）１６との間のＬＡＮインターフェース、１７はＲＯＭ，ＳＲＡＭ，ＲＳ２３２Ｃ仕様のインタフェース等からなるＩ／Ｏ機器接続用のＩ／Ｏ装置、１８はハードディスク装置、１９はフロッピー（登録商標）ディスク装置、２０はハードディスク装置１８やフロッピー（登録商標）ディスク装置１９のためのディスクインターフェース、２１は例えばレーザビームプリンタ，インクジェットプリンタ等高解像度のプリンタ、２２はプリンタ２１のためのプリンタインターフェース、２３は文字，数字等のキャラクタその他の入力を行うためのキーボード、２４はポインティングデバイスであるマウス、２５はキーボード２３やマウス２４のためのインターフェース、２６は例えば本出願人により特開昭６３−２４３９９３号等において開示された表示器を用いて構成できるＦＬＣＤ（ＦＬＣディスプレイ）、２７はＦＬＣＤ２６のためのＦＬＣＤインターフェースである。
【００１７】
（３）ＦＬＣＤインターフェース
図３は本発明表示制御装置の一実施形態としてのＦＬＣＤインターフェース２７の構成例を示すブロック図である。
【００１８】
図において、３１はアドレスバスドライバ、３２はコントロールバスドライバ、３３，４３，４４はデータバスドライバである。ＣＰＵ１１からのアドレスデータは、アドレスバスドライバ３１から、メモリコントローラ４０およびアドレスセレクタ３５の一方の入力部に与えられるとともに、第１のスイッチＳ１の切り換えによってＦＩＦＯ形態のメモリ３６または３７に選択的に与えられて記憶される。すなわち、これらメモリ３６および３７（以下、それぞれＦＩＦＯ（Ａ）およびＦＩＦＯ（Ｂ）ともいう）は、書き込んだ順番にデータを読み出すＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリであり、これらのメモリ３６および３７に書き込まれたアドレスデータは、第２のスイッチＳ２の切り換えによって選択的に読み出される。
【００１９】
これらのメモリ３６または３７から読み出されたアドレスデータと、後述するアドレスカウンタ３８からのアドレスデータは、第３のスイッチＳ３の切り換えによって選択的にアドレスセレクタ３５の他方の入力部に与えられる。アドレスカウンタ３８は、画面全体をライン順次にリフレッシュするためのアドレスデータを発生するものであり、そのアドレスデータの発生タイミングは同期制御回路３９によって制御される。この同期制御回路３９は、前記スイッチＳ１，Ｓ２およびＳ３の切り換え制御信号や後述するメモリコントローラ４０へのデータトランスファ要求信号をも発生する。
【００２０】
ＣＰＵ１１からのコントロール信号は、コントロールバスドライバ３２からメモリコントローラ４０に与えられ、そのメモリコントローラ４０は、サンプリングカウンタ３４と、アドレスセレクタ１０の制御信号、および後述するビデオメモリ４１の制御信号を発生する。サンプリングカウンタ３４は、メモリコントローラ４０からの歩進信号に基づいて計数動作を行い、同期制御回路３９の制御信号を発生する。また、アドレスセレクタ３５は、メモリコントローラ４０からの制御信号に基づいて、当該アドレスセレクタ３５の入力部に与えられる２つのアドレスデータの一方を選択してビデオメモリ４１に与える。
【００２１】
ビデオメモリ４１は表示データを記憶するものであり、デュアルポートのＤＲＡＭ（ダイナミックＲＡＭ）で構成されていて、前記データバスドライバ３３を介して表示データの書き込みと読み出しを行う。ビデオメモリ４１に書き込まれた表示データは、ドライバ４２を介してＦＬＣＤ２６に転送されて表示される。また、そのドライバ４２は、同期制御回路３９からの同期信号をＦＬＣＤ２６に与える。ＦＬＣＤ２６には、ＦＬＣの温度を検出する温度センサ２６ａが組み込まれている。
【００２２】
また、ＣＰＵ１１からの後述の設定データは、データバスドライバ４３を介して同期制御回路３９に与えられる。さらに、温度センサ２６ａの出力信号はデータバスドライバ４４を介してＣＰＵ１１に転送される。４６はタイマであり、本例ではバスドライバ４７を介してＣＰＵ１１によりその計時時間を設定可能なものとした。そして、このタイマ４６はＣＰＵ１１によりアクセスされる度にメモリコントローラ４０が発生するアクセス信号Ａによりリセット／リスタートされ、当該アクセス信号入力時より設定時間を計数したときにタイムアップ信号Ｄを発生する。
【００２３】
本例ではＦＬＣＤインターフェースが水平同期信号ＨＳＹＮＣをＦＬＣＤに向けて送出するようにするとともに、当該ＨＳＹＮＣ信号を用いてスタティックモードへの移行が行われるようにする。すなわち、本例におけるＦＬＣＤはホストないしＦＬＣＤインターフェースに対して公知のＬＣＤやＣＲＴと同様ＨＳＹＮＣ信号を受取って動作する受動デバイスとして機能させ、その機能の一部を用いてＦＬＣパネルの非駆動状態が得られるようにする。
【００２４】
本例における同期制御回路３９は、さらにＨＳＹＮＣ信号を発生するための発振器，分周器等を具備し、当該ＨＳＹＮＣ信号をドライバ４２を介してＦＬＣＤ２６に供給する。そして、タイマ４６が発生するタイムアップ信号Ｄに応じ、ＨＳＹＮＣ信号の供給を停止するように構成されている。このＨＳＹＮＣ信号停止のためには、信号Ｄに応じてＨＳＹＮＣ信号が消勢されるような論理ゲートを付加すればよい。
【００２５】
（４）表示更新の動作
以上の構成において、ＣＰＵ１１が表示の変更を行う場合、所望するデータの書換えに対応するビデオメモリ４１のアドレス信号がアドレスバスドライバ３１を介してメモリコントローラ４０に与えられ、ここでＣＰＵ１１のメモリアクセス要求信号と同期制御回路３９からのデータトランスファ要求信号とのアービトレーションが行われる。そしてＣＰＵアクセス側が権利を得るとメモリコントローラ４０はアドレスセレクタ３５に対し、メモリ４１へ与えるアドレスとしてＣＰＵがアクセスしたアドレスを選択するよう切換えを行う。これと同時にメモリコントローラ４０からビデオメモリ４１の制御信号が発生され、データバスドライバ３３を介してデータの読書きが行われる。このとき、ＣＰＵアクセスアドレス２０はスイッチＳ１を介してＦＩＦＯ（Ａ）３６またはＦＩＦＯ（Ｂ）３７に記憶され、後述する表示データの転送の際利用される。このようにＣＰＵ１１から見た表示データのアクセス方法はＣＲＴの場合と少しも変わらない。
【００２６】
また、ビデオメモリ４１からデータを読出し、ＦＬＣＤ２６へ転送する場合、同期制御回路３９からメモリコントローラ４０へデータトランスファ要求が発生され、ビデオメモリ４１に対するアドレスとしてアドレスカウンタ３８またはＦＩＦＯ側アドレスがアドレスセレクタ３５において選択されるとともに、メモリコントローラ４０よりデータトランスファ用の制御信号が生成されることで、メモリセルからシフトレジスタへ該当アドレスのデータが転送され、シリアルポートの制御信号によりドライバ４２へ出力される。
【００２７】
同期制御回路３９では、自らが発生する水平同期信号ＨＳＹＮＣに基づいて複数ラインを単位として画面をライン順次に全面リフレッシュして行くサイクルとＣＰＵ１１によりアクセスされたラインの書換えを行う部分書換えサイクルとを交互に生じさせるタイミングを生成する。ここで、全面リフレッシュのサイクルとは表示画面上一番上のライン（先頭ライン）から順次に下方へ向けて書換えを行っていき、一番下のラインまで至ると再び先頭ラインに戻って書換えを繰返して行くものである。また、アクセスラインの書換えサイクルとはそのサイクルの直前の所定時間内にＣＰＵ１１からアクセスされたラインを書き換えるものである。
【００２８】
このように、本例においては、基本的にはＦＬＣディスプレイ２６の画面全面を順次リフレッシュして行く動作と、表示内容の変更を行うべくＣＰＵ１１によりアクセスされたラインの書換えを行う動作とを時分割に交互に行うが、さらにそれら動作の繰返し同期と１周期内におけるそれら動作の時間的比率とを設定可能とするとともに、ライン書換え（部分書換え）の動作期間をＣＰＵ１１によりアクセスされたラインの数等に応じて調整するようにする。
【００２９】
ここで、図４を用いてリフレッシュの動作とライン書換えの動作とを時分割に交互に行う本例の基本的動作について説明する。ここでは、リフレッシュのサイクルを４ラインを単位として、アクセスラインの書換えサイクルを３ラインを単位として行う場合の例を示す。
【００３０】
図４において、ＲＥＦ／反転ＡＣＳは全面リフレッシュのサイクルとアクセスラインの書換えサイクルとを交互に生じさせるタイミングであり、“１”のときが全面リフレッシュのサイクルで、“０”のときがアクセスラインの書換えサイクルであることを示す。また、Ｔａ は全面リフレッシュのサイクルの時間、Ｔｂ はアクセスラインの書換えサイクルの時間を表わす。この例においては、Ｔａ ：Ｔｂ ＝４：３としているが、要求されるリフレッシュレート等によって最適な値を選ぶことができる。すなわち、Ｔａ の割合を大きくすればリフレッシュレートを上げることができ、Ｔｂ の割合を大きくすれば部分的な変更の応答性を良くすることができる。この態様については後述する。
【００３１】
ＦＩＦＯ（Ａ）３６およびＦＩＦＯ（Ｂ）３７の状態を説明するに、スイッチＳ１がＦＩＦＯ（Ａ）３６側に接続されると（状態Ａ／反転Ｂ＝１）、ＣＰＵ１１がアクセスするラインのアドレスはＦＩＦＯ（Ａ）３６にサンプリングされて記憶される。一方スイッチＳ１がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／反転Ｂ＝０）、ＣＰＵ１１がアクセスするラインアドレスがＦＩＦＯ（Ｂ）３７に記憶される。また、スイッチＳ２がＦＩＦＯ（Ａ）３６側に接続されると（Ａ／反転Ｂ＝１）、ＦＩＦＯ（Ａ）３６に記憶されたアドレスが出力され、スイッチＳ２がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／反転Ｂ＝０）、ＦＩＦＯ（Ｂ）３７に記憶されたアドレスが出力される。
【００３２】
画面全体の１回のリフレッシュが完了したり、あるいはアドレスカウンタ３８にキャリーが生じるとアドレスカウンタ３８がクリアされ、次の全面リフレッシュのサイクルで出力されるラインは第０ラインに戻り、同期制御回路３９より与えられる水平同期信号ＨＳＹＮＣ毎に“１”，“２”，“３”と順次カウントアップしていく。この間にＣＰＵ１１よりラインＬ１，Ｌ２，Ｌ３のアドレスがアクセスされると、スイッチＳ１がＦＩＦＯ（Ａ）３６に接続されているので、Ｌ１，Ｌ２，Ｌ３のアドレスがここに記憶され、その後スイッチＳ２がＦＩＦＯ（Ａ）３６に接続された時点でＬ１，Ｌ２，Ｌ３のアドレスがここから出力され、出力ラインとしてＬ１，Ｌ２，Ｌ３が選ばれる。ここで、スイッチＳ３の切換え信号は同期制御回路３９からのＲＥＦ／反転ＡＣＳとして与えられ、ラインアクセスのサイクルでは出力ラインアドレスとしてＦＩＦＯ（Ａ），ＦＩＦＯ（Ｂ）側に切換えられる。
【００３３】
そして、このときスイッチＳ１がＦＩＦＯ（Ｂ）３７側に接続されているのでＦＩＦＯ（Ｂ）３７側にアクセスアドレスが記憶される。ＲＥＦ／反転ＡＣＳが“１”となると、スイッチＳ３はアドレスカウンタ３８側に切換えられ、リフレッシュ動作を前サイクルの続きのラインから行う。図４においては、Ｌ３のライン出力後に前サイクルの続きである“４”，“５”，“６”，“７”のラインが出力されている。以下同様にして、上述の動作を繰返すが、ＦＩＦＯを２つ用意したのは、一方でメモリアクセスされたアドレスをサンプリングし、同時に他方でサンプリングしたアドレスを出力することを矛盾無く、かつ効率よく実行するためである。すなわち、アドレスのサンプリング期間は他方のＦＩＦＯのアクセスラインの出力開始から全面リフレッシュサイクルの終了までであり、全面リフレッシュサイクルの終了後、直前のサンプリング期間でサンプリングしたアドレスを出力するアクセスラインの書換えサイクルに入ると同時に、他方のＦＩＦＯのアドレスサンプリング期間が開始されることになる。
【００３４】
以上のように、本例の基本的動作ではリフレッシュサイクルとライン書換えのサイクルとを交互に繰返し、図４ではその繰返し周期を７ラインを１単位としてＴａ ：Ｔｂ ＝４：３として説明したが、本例ではさらに温度等の環境条件や表示するデータの種類、あるいはさらにＦＬＣＤの表示デバイス素材の違い等に応じて要求されるリフレッシュレート等によってＴａ とＴｂ との比率を変更可能とする。すなわち、Ｔａ の割合（１リフレッシュサイクル内のライン数Ｍに対応。すなわちＴａ ＝Ｍ×（ＨＳＹＮＣの周期））を大きくすればリフレッシュレートを向上することができ、例えば低温時等ＦＬＣ素子の応答性が低い場合やイメージ画像を表示する場合においても良好な表示状態を得ることができる。逆に、Ｔｂ の割合（１つの部分書換えサイクル内のライン数Ｎに対応。すなわちＴｂ ＝Ｎ×（ＨＳＹＮＣの周期））を大とすれば部分的な表示の変更の応答性を高くすることができ、高温時や文字等キャラクタの表示時等、リフレッシュレートが高くなくてもよい場合に対応できることになる。
【００３５】
また、本実施形態では繰返し周期のライン数をも設定可能とすることで、リフレッシュサイクルおよび部分書換えの割合をより細かく変えることができるようにし、より細やかな最適化を図るようにする。例えば、リフレッシュレートを優先させなければならない、もしくは優先したい場合に、繰返し周期のライン数を４０ラインにしてＴａ ：Ｔｂ ＝４：１とすれば、全面リフレッシュを３２ライン分行ってアクセスラインの書換えを８ライン行うことができる。また、部分書換えを優先できる、もしくは優先したい場合は繰返し周期のライン数を１０ラインにしてＴａ ：Ｔｂ ＝３：２とすれば、全面リフレッシュを６ライン分行ってアクセスラインの書換えを４ライン行うことができる。
【００３６】
さらに、そのように設定された部分書換えのライン数の範囲内において、ＣＰＵ１１にアクセスされたライン数およびラインアクセス状態に応じ、リフレッシュサイクル間に行われる実際の部分書換えライン数Ｐを調整するようにすることもできる。すなわち、ＣＰＵ１１がアクセスしたラインの数等に応じて動的にＴｂ 時間を調整することで、例えばＣＰＵ１１からあまりアクセスされないときの無駄なライン書換えサイクルを省き、リフレッシュレートを向上するようにする。これによって、動作の追従性とリフレッシュレートとの関係を動的に最適化できるようになる。これらについては本出願人による特願平２−１０５６２６号において開示されている。
（５）ＦＬＣＤ２６の構成
図５はＦＬＣＤ２６の構成例を示す。ここで、２６１はＦＬＣパネルであり、例えば特開昭６３−２４３９１９号に開示されたもののように、間にＦＬＣを封入した偏向子付きの上下一対のガラス基板、および上下のガラス基板上に設けた透明電極配線群等から成っている。上部ガラス基板上の配線群および下部ガラス基板上の配線群の配線方向は互いに直交する方向であり、表示画面の大きさ，解像度に応じて配線数は適宜定めることができる。本例では４ｐｅｌの密度にて水平走査方向に９６０本、垂直走査方向に１３１２本の配線を設けており、配線の交叉部分に生じさせる電界の極性および強さによってその部分でのＦＬＣの配向状態を変えることができるので、本例のＦＬＣパネルの表示画素数は１３１２×９６０となる。
【００３７】
本例では水平走査方向に延在する１３１２本の配線群をコモン側配線と称し、これらに上記した順次のラインアドレスが割当てられる。また、垂直走査方向に延在する９６０本の配線群をセグメント側配線と称し、あるコモン側配線（ライン）を選択してこれを駆動するときにセグメント側配線群を駆動することにより当該ラインの表示，消去，更新が行われる。
【００３８】
図５において、２６３および２６５は、それぞれ、コモン側配線群およびセグメント側配線を駆動するための駆動部（それぞれコモン駆動部，セグメント駆動部という）であり、表示データに応じて適切な波形の電圧信号にて各配線を駆動する。その波形等については、例えば特開昭６３−２４３９１９号に開示されている。
【００３９】
表示データ信号は、表示ラインに関し、そのラインアドレスを示す部分とそれに続くデータ群（９６０ドット分のデータ）とから構成されるシリアル信号Ａｄｄｒｅｓｓ／Ｄａｔａとしてビデオメモリ４１から入力される。また、当該信号のアドレス部分とデータ群とを識別するために、アドレス部分でＨ、データ群部分でＬとなる識別信号ＡＨ／ＤＬが供給される。データ変換部１２６７では当該識別信号ＡＨ／ＤＬに基づいて表示データ信号Ａｄｄｒｅｓｓ／Ｄａｔａからアドレス（ラインアドレス）Ａｄｒｅｓｓおよびデータ群Ｄａｔａを分離し、それぞれコモン駆動部２６３およびセグメント駆動部２６５にセットする。また、水平走査信号ＨＳＹＮＣは、このデータ変換部１２６７に対してＦＬＣＤインタフェース側より送出されてくる。
【００４０】
さらに、１２６９は制御部であり、データ変換部１２６７に対する水平同期信号の非入力時にはコモン駆動部２６３およびセグメント駆動部２６５に対しＦＬＣパネルの駆動を停止させる。これによりスタティックモードに移行する。この駆動停止のためには種々の方式が考えられるが、例えば両駆動部に対しその出力電圧を一定値に保持させるようにすることができる。この場合コモンラインとセグメントラインとの間に電位差が無くなるので、ＦＬＣ素子は駆動されず、従って本発明の主目的である長寿命化が達成できる。また、そのときの出力電圧を低いものとすれば、省電力化が達成できる。そして、このように駆動を止めても、ＦＬＣ素子の特性により配向状態には変化が生じないので、表示機能が阻害されることはない。むしろ、非駆動状態とすることで表示の更新（リフレッシュ）も行われないために、ちらつきのない表示状態が得られることになる。
（６）スタティックモード
本例においては、スタティックモード移行までの時間をタイマ４６にセットする時間を変更することにより可変としている。タイマ４６への時間設定は、図６のような手順にて実行できる。すなわち、まずステップＳ１にて、時間設定のための条件判別を行い、そしてステップＳ３にてこれを基にバスドライバ４７を介しＣＰＵ１１によりタイマのセットを行うことである。
【００４１】
ここで、ステップＳ１の条件判別としては種々の態様が考えられる。例えば、システムに時間変更を指示するためのボリウム，スイッチ等が設けられていればそれらの操作に応じて、あるいは所定のキー操作を受容可能であれば当該操作に応じて、その操作状態を判別するものとすることができる。また、アプリケーションによっても表示内容の更新の頻度は異なることから、現在使用しているアプリケーションを判別するものとすることもできる。さらに、カーソル移動などのグラフィックイベントを判別するものであってもよい。加えて、オペレータの習熟度によっても表示内容の更新のためのキー操作，マウス操作の速度が異なることから、表示更新のインターバル等を判別するなどしてもよい。あるいは、以上の組合せを採ることも可能である。
【００４２】
そして、以上のような条件に対応してタイマ設定値を所定のメモリ上にテーブル化しておき、ステップＳ３にて適切な値がタイマ４６にセットされるようにすることができる。
【００４３】
なお、図６の手順はオペレータの操作に応じて、もしくは定期的に、あるいはアプリケーションの変更に応じて、適宜起動することができるものである。
【００４４】
図７および図８は、それぞれ、本例でのスタティックモードでの動作を説明するためのフローチャートおよびタイミングチャートである。すなわち、ＣＰＵ１１から表示領域内へのアクセスがある場合には（動作ＯＰ１１）、前回のアクセス時からの計時動作の停止、現在からの計時開始、およびスタティックモード移行のための信号Ｄの消勢、およびＨＳＹＮＣ発生再開を行う（動作ＯＰ１３）。
【００４５】
逆に、アクセスがなければ計時動作を続行させる（動作ＯＰ１５）。そして図６のステップＳ３と同様に設定された時間Ｔが経過した場合には（動作ＯＰ１７）、スタティックモードへの移行のための信号Ｄを付勢して、ＨＳＹＮＣ信号の発生を停止させる（動作ＯＰ１９）。
【００４６】
これらの動作は具体的には図３におけるメモリコントローラ４０，タイマ４６、および同期制御回路３９の動作として行われるものである。すなわち、メモリコントローラ４０はＣＰＵ１１によるビデオメモリ４１のアクセスをタイマ４６に通知し、タイマ４６は当該通知に応じて計時している時間のリセットおよび計時動作のリスタートを行い、設定時間のタイムアップとともにこれを信号Ｄとして同期制御回路３９に通知する。同期制御回路３９ではこれに応じてＨＳＹＮＣ信号のＦＬＣＤ２６への供給を停止し、さらにこれに伴ってＦＬＣパネル２６の駆動が停止される。そして、スタティックモードであってもＣＰＵ１１によるビデオメモリ４１のアクセスがあれば、タイマのリセット／リスタートが行われて信号Ｄが消勢され、ＨＳＹＮＣ信号の供給が再開されてＦＬＣＤ２６のスタティックモードが解除されるのは勿論である。
【００４７】
本例においては、上述したＦＬＣＤの長寿命化，省電力化，ちらつきの低減などの効果に加え、さらにスタティックモードを得るべくＦＬＣＤ側に供給する特殊な信号が不要となるので、接続部の構成を簡単化できる。また、ＨＳＹＮＣ信号をＦＬＣＤインターフェース側で発生するようにしたのでＦＬＣＤインターフェースないしホスト側でのＨＳＹＮＣ信号の監視やＦＬＣＤ側でのＨＳＹＮＣ信号の発生回路が不要となるとともに、公知のＬＣＤやＣＲＴとのインターフェースの共通化も促進できる。さらに、図５におけるＡｄｄｒｅｓｓ／Ｄａｔａ信号をＤａｔａ信号のみとし、ＦＬＣパネルのアクセス方式を例えば固定のインタレース走査のみとすれば、公知のＬＣＤともインタフェースを共通化することができる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、表示装置の特性を有効に活用した動作モードの変更を適切に行なうことができる一方、その変更を指示するために特殊な信号を必要としないので表示装置と表示制御装置との接続部の構成を簡単化でき、また、同期信号を表示制御装置側で発生するようにしたことにより、公知のＬＣＤやＣＲＴとのインターフェースの共通化も促進できる。
【図面の簡単な説明】
【図１】実施形態の概要を説明するためのブロック図である。
【図２】本発明の一実施形態の表示制御装置を組み込んだ情報処理装置全体のブロック図である。
【図３】本発明の一実施形態としてのＦＬＣＤインターフェースの構成を示すブロック図である。
【図４】図３に示すＦＬＣＤインターフェースの基本的動作を説明するためのタイミングチャートである。
【図５】本発明の一実施形態におけるＦＬＣＤの構成例を示すブロック図である。
【図６】スタティックモード移行時間設定のための手順の一例を示すフローチャートである。
【図７】本発明の一実施形態の動作を説明するためのフローチャートである。
【図８】同じくタイミングチャートである。
【符号の説明】
１，２６１ ＦＬＣパネル
２ 表示データ供給手段
３ ビデオメモリ
４ 表示駆動制御手段
５ 表示駆動手段
６ アクセス監視手段
１１ ＣＰＵ
１２ アドレスバス
１３ システムバス
１４ ＤＭＡコントローラ
１５ ＬＡＮインターフェース
１６ ＬＡＮ
１７ Ｉ／Ｏ装置
１８ ハードディスク装置
１９ フロッピー（登録商標）ディスク装置
２０ ディスクインターフェース
２１ プリンタ
２２ プリンタインターフェース
２３ キーボード
２４ マウス
２５ キーインターフェース
２６ ＦＬＣＤ（ＦＬＣＤディスプレイ）
２６ａ 温度センサ
２７ ＦＬＣＤインターフェース
３１ アドレスドライバ
３２ コントロールバスドライバ
３３，４３，４４ データバスドライバ
３４ サンプリングカウンタ
３５ アドレスセレクタ
３６ ＦＩＦＯ（Ａ）メモリ
３７ ＦＩＦＯ（Ｂ）メモリ
３８ アドレスカウンタ
３９ 同期制御回路
４０ メモリコントローラ
４１ ビデオメモリ
４２ ドライバ
４６ タイマ
２６３ コモン駆動部
２６５ セグメント駆動部
１２６７ データ変換部
１２６９ 制御部
Ｓ１，Ｓ２，Ｓ３ スイッチ
Claims (2)
- データ受信手段、制御手段、表示部および表示駆動手段を有し、前記データ受信手段で受信した表示データおよび水平同期信号に基づいて、前記制御手段が、第１の動作モードのとき、前記データ受信手段で受信した表示データに基づく表示を前記表示部に行うための駆動を前記表示駆動手段が行うように制御し、前記第１の動作モードとは消費電力が異なる第２の動作モードのとき、前記表示部の駆動を前記表示駆動手段が行わないように制御するようにして、前記第１の動作モードでの表示と前記第２の動作モードでの表示とを行う表示装置を制御するための表示制御装置であって、
前記表示装置に表示する表示データを記憶する記憶手段と、
前記表示装置の動作モードを、前記第１の動作モードから前記第２の動作モードへ変更するか否かを判断する判断手段と、
該判断手段により変更しないと判断した場合は、前記記憶手段に記憶された表示データと水平同期信号とを前記データ受信手段に転送し、前記判断手段により変更すると判断した場合は、前記水平同期信号の転送を停止する転送手段とを具え、
前記水平同期信号の転送停止により、前記表示装置の前記制御手段に対して動作モードを前記第１の動作モードから前記第２の動作モードへ変更する指示を行うことを特徴とする表示制御装置。 - 前記表示装置の前記制御手段に対して前記第１の動作モードから前記第２の動作モードへの変更を指示した後に、前記判断手段が、さらに、前記第２の動作モードから前記第１の動作モードへ変更するか否かを判断し、
前記判断手段の判断により前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更すると判断した場合、前記転送手段が前記水平同期信号の転送を再開することにより、前記表示装置の前記制御手段に対して動作モードを前記第２の動作モードから前記第１の動作モードへ変更する指示を行うことを特徴とする請求項１に記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225103A JP3745252B2 (ja) | 2001-07-25 | 2001-07-25 | 表示制御装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225103A JP3745252B2 (ja) | 2001-07-25 | 2001-07-25 | 表示制御装置および方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19425991A Division JP3740170B2 (ja) | 1991-08-02 | 1991-08-02 | 表示制御装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002116746A JP2002116746A (ja) | 2002-04-19 |
| JP3745252B2 true JP3745252B2 (ja) | 2006-02-15 |
Family
ID=19058150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001225103A Expired - Fee Related JP3745252B2 (ja) | 2001-07-25 | 2001-07-25 | 表示制御装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3745252B2 (ja) |
-
2001
- 2001-07-25 JP JP2001225103A patent/JP3745252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002116746A (ja) | 2002-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2868650B2 (ja) | 表示装置 | |
| JP3428550B2 (ja) | 液晶表示装置 | |
| US5583534A (en) | Method and apparatus for driving liquid crystal display having memory effect | |
| US5686934A (en) | Display control apparatus | |
| JP2004151222A (ja) | 液晶表示制御装置および液晶表示装置 | |
| JP3487628B2 (ja) | 液晶表示装置 | |
| JP3184613B2 (ja) | 表示制御装置及び方法 | |
| EP0530005B1 (en) | Display apparatus | |
| EP0553865B1 (en) | Display control apparatus | |
| JP2001306038A (ja) | 液晶表示装置およびそれを用いた携帯機器 | |
| JP3214871B2 (ja) | 表示制御装置および方法 | |
| JP3740170B2 (ja) | 表示制御装置および方法 | |
| JP3745252B2 (ja) | 表示制御装置および方法 | |
| JP3214872B2 (ja) | 表示制御装置および方法 | |
| JP2002297100A (ja) | 液晶表示装置ならびにそれを備える携帯電話機および携帯情報端末機器 | |
| JPH064047A (ja) | 表示装置 | |
| JP4050383B2 (ja) | 液晶表示装置の駆動方法、液晶表示装置および電子機器 | |
| JP3245230B2 (ja) | 表示制御装置および表示制御方法 | |
| JP3164576B2 (ja) | 表示制御装置および表示制御方法 | |
| JPH08328514A (ja) | 情報処理装置 | |
| JP3483291B2 (ja) | 液晶素子の駆動方法および駆動装置ならびにそれらを用いた表示装置 | |
| JP2003108080A (ja) | 液晶表示パネルの駆動装置 | |
| JP3187082B2 (ja) | 表示制御装置および表示制御方法 | |
| KR100848952B1 (ko) | 액정표시장치 및 그 구동방법 | |
| JPH07129126A (ja) | 画像表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051116 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |