JPH0580720A - 表示制御装置 - Google Patents
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- JPH0580720A JPH0580720A JP3265443A JP26544391A JPH0580720A JP H0580720 A JPH0580720 A JP H0580720A JP 3265443 A JP3265443 A JP 3265443A JP 26544391 A JP26544391 A JP 26544391A JP H0580720 A JPH0580720 A JP H0580720A
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- display
- frame
- video data
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/04—Partial updating of the display screen
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/041—Temperature compensation
Abstract
(57)【要約】
【目的】 液晶表示装置を用いてＣＲＴ用画像信号に基
づく高精細かつフッカレスで「ばらけ」のない画像表示
を行なう。 【構成】 ＣＲＴ用画像信号の少なくとも１フレーム分
のビデオデータを記憶するフレームメモリ７，８と、該
フレームメモリに記憶されたビデオデータと次のフレー
ムのビデオデータの同じ画面位置の表示画素データを比
較することにより、画素単位での表示内容が変化したこ
とを識別し、その変化した画素のアドレス情報を画素単
位または走査線単位で記憶する手段１１，１２，１３，
１４と、前記アドレス情報に基づき前記フレームメモリ
から画素単位または走査線単位の表示画素データを読み
出して前記液晶表示装置１を駆動する表示駆動装置２，
３，５に転送する手段１２，１５とを具備する。
づく高精細かつフッカレスで「ばらけ」のない画像表示
を行なう。 【構成】 ＣＲＴ用画像信号の少なくとも１フレーム分
のビデオデータを記憶するフレームメモリ７，８と、該
フレームメモリに記憶されたビデオデータと次のフレー
ムのビデオデータの同じ画面位置の表示画素データを比
較することにより、画素単位での表示内容が変化したこ
とを識別し、その変化した画素のアドレス情報を画素単
位または走査線単位で記憶する手段１１，１２，１３，
１４と、前記アドレス情報に基づき前記フレームメモリ
から画素単位または走査線単位の表示画素データを読み
出して前記液晶表示装置１を駆動する表示駆動装置２，
３，５に転送する手段１２，１５とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、表示制御装置に関し、
特に詳しくは、強誘電性液晶表示装置の動画表示に適用
する動画表示制御装置に関する。
特に詳しくは、強誘電性液晶表示装置の動画表示に適用
する動画表示制御装置に関する。
【０００２】
【従来の技術】従来、パーソナル・コンピュータ（以下
ＰＣと省略）やワーク・ステーション（以下ＷＳと省
略）の表示装置としてはＣＲＴ（（ＣａｔｈｏｄｅＲａ
ｙ Ｔｕｂｅ）が用いられていた。しかし、近年になり
ＴＮ（Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）構造やＳＴＮ
（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）構造
等の液晶表示装置が、その構成から可能な軽量、薄型の
優位性によりラップトップ型ＰＣ等に用いられるように
なってきている。
ＰＣと省略）やワーク・ステーション（以下ＷＳと省
略）の表示装置としてはＣＲＴ（（ＣａｔｈｏｄｅＲａ
ｙ Ｔｕｂｅ）が用いられていた。しかし、近年になり
ＴＮ（Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）構造やＳＴＮ
（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）構造
等の液晶表示装置が、その構成から可能な軽量、薄型の
優位性によりラップトップ型ＰＣ等に用いられるように
なってきている。
【０００３】また、ＰＣやＷＳで用いられる表示装置
は、人間工学に基づき視覚による理解を向上させるため
ウインド機能などのグラフィック機能の拡充を図り、そ
の実現に高解像度、大画面を必要としてきている。
は、人間工学に基づき視覚による理解を向上させるため
ウインド機能などのグラフィック機能の拡充を図り、そ
の実現に高解像度、大画面を必要としてきている。
【０００４】しかし、ＴＮおよびＳＴＮ等の液晶表示装
置は、高解像度にするために走査線数を増加した場合、
表示コントラストのマージンを確保するために急峻な電
気光学特性を有する液晶材料が必要となる。一方で双安
定性を有する強誘電性液晶では、高解像度、大画面の表
示が可能となるが、現在知られている強誘電性液晶は、
その温度特性により動作温度が低い場合に高精細表示で
十分な表示速度を持たない。
置は、高解像度にするために走査線数を増加した場合、
表示コントラストのマージンを確保するために急峻な電
気光学特性を有する液晶材料が必要となる。一方で双安
定性を有する強誘電性液晶では、高解像度、大画面の表
示が可能となるが、現在知られている強誘電性液晶は、
その温度特性により動作温度が低い場合に高精細表示で
十分な表示速度を持たない。
【０００５】強誘電性液晶の表示速度が十分でない場合
に、フリッカを防ぐため高次のインターレス（以下マル
チ・インターレスと省略）で描画を行う方法が知られて
いる。しかしながら前記マルチ・インターレス描画は、
動画を表示する際にポインテイング・デバイス、ポップ
・アップ・メニューおよびスクロールなどの表示のいわ
ゆる「ばらけ」が起こり表示品位を損なう。
に、フリッカを防ぐため高次のインターレス（以下マル
チ・インターレスと省略）で描画を行う方法が知られて
いる。しかしながら前記マルチ・インターレス描画は、
動画を表示する際にポインテイング・デバイス、ポップ
・アップ・メニューおよびスクロールなどの表示のいわ
ゆる「ばらけ」が起こり表示品位を損なう。
【０００６】表示の「ばらけ」を防ぐためには、高速で
描画される事象に対し、画面を部分的にノンインターレ
スで書き換える方法が知られている。しかし、画面の表
示制御は、従来、ホスト・コンピュータ内のビデオ・メ
モリを用いて実施されており、その表示制御装置は、図
６のようにホスト・コンピュータ装置のマザー・ボード
または、図７のように拡張スロットに表示制御アダプタ
を追加することにより構成されていた。
描画される事象に対し、画面を部分的にノンインターレ
スで書き換える方法が知られている。しかし、画面の表
示制御は、従来、ホスト・コンピュータ内のビデオ・メ
モリを用いて実施されており、その表示制御装置は、図
６のようにホスト・コンピュータ装置のマザー・ボード
または、図７のように拡張スロットに表示制御アダプタ
を追加することにより構成されていた。
【０００７】
【発明が解決しようとする課題】本発明は、これらの状
況を鑑みてなされたもので、高精細表示での液晶応答速
度がノンインターレス描画によってはフリッカレスに十
分でない液晶表示装置を用いて、表示装置の電極等の構
成を変えることなくフリッカレスの表示を行なうことを
目的とする。具体的にはマルチ・インターレス描画を用
い高精細表示時のフリッカを防ぐ。しかし高次のインタ
ーレスでは、動画の表示の「ばらけ」を生じる。このた
めに、表示制御は、高速で移動する描画事象に対し、画
面を部分的にノンインターレスで書き替える必要があ
る。前記部分書き替えの手法は、マルチ・インターレス
の画像データの更新または、部分書き替え事象の取捨選
択によりいくつか存在する。また本表示制御装置は、ビ
デオ・メモリおよび部分書き替え制御部の構成を考慮す
ることによりホスト・コンピュータ側の表示機能を変
更、追加することなくホスト・コンピュータと表示装置
の間または、表示装置の内部に本表示制御装置を設置可
能とする。
況を鑑みてなされたもので、高精細表示での液晶応答速
度がノンインターレス描画によってはフリッカレスに十
分でない液晶表示装置を用いて、表示装置の電極等の構
成を変えることなくフリッカレスの表示を行なうことを
目的とする。具体的にはマルチ・インターレス描画を用
い高精細表示時のフリッカを防ぐ。しかし高次のインタ
ーレスでは、動画の表示の「ばらけ」を生じる。このた
めに、表示制御は、高速で移動する描画事象に対し、画
面を部分的にノンインターレスで書き替える必要があ
る。前記部分書き替えの手法は、マルチ・インターレス
の画像データの更新または、部分書き替え事象の取捨選
択によりいくつか存在する。また本表示制御装置は、ビ
デオ・メモリおよび部分書き替え制御部の構成を考慮す
ることによりホスト・コンピュータ側の表示機能を変
更、追加することなくホスト・コンピュータと表示装置
の間または、表示装置の内部に本表示制御装置を設置可
能とする。
【０００８】すなわち、本発明は、液晶表示装置を用い
てＣＲＴ用画像信号に基づく高精細かつフリッカレスで
「ばらけ」のない画像表示を行なわせる表示制御装置を
提供することを目的とする。
てＣＲＴ用画像信号に基づく高精細かつフリッカレスで
「ばらけ」のない画像表示を行なわせる表示制御装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、ＣＲＴ用画像信号の少なくとも１フレ
ーム分のビデオデータを記憶するフレームメモリと、該
フレームメモリに記憶されたビデオデータと次のフレー
ムのビデオデータの同じ画面位置の表示画素データを比
較することにより、画素単位での表示内容が変化したこ
とを識別し、その変化した画素のアドレス情報を画素単
位または走査線単位で記憶する手段と、前記アドレス情
報に基づき前記フレームメモリから画素単位または走査
線単位の表示画素データを読み出して前記液晶表示装置
を駆動する表示駆動装置に転送する手段とを具備するこ
とを特徴とする。
め、本発明では、ＣＲＴ用画像信号の少なくとも１フレ
ーム分のビデオデータを記憶するフレームメモリと、該
フレームメモリに記憶されたビデオデータと次のフレー
ムのビデオデータの同じ画面位置の表示画素データを比
較することにより、画素単位での表示内容が変化したこ
とを識別し、その変化した画素のアドレス情報を画素単
位または走査線単位で記憶する手段と、前記アドレス情
報に基づき前記フレームメモリから画素単位または走査
線単位の表示画素データを読み出して前記液晶表示装置
を駆動する表示駆動装置に転送する手段とを具備するこ
とを特徴とする。
【００１０】
【作用】本発明では、上記の構成により高精細表示での
ノンインターレス描画においてフリッカが起こる液晶表
示装置へマルチ・インターレスによる描画を行なう。マ
ルチ・インターレスにより生じる動画の「ばらけ」は、
神辺らが提案した米国特許第4655561 に述べられている
部分書き替えの手法を用い、画像データを記憶するメモ
リとホスト・コンピュータからの画像データを比較し、
書き替えのあった一部分をノンインターレスで描画する
ことにより解決する。しかし前記部分書き替えの手法を
ハードウェアで実現しようとすると、ホスト・コンピュ
ータ側の表示機能に変更、追加が必要であった。
ノンインターレス描画においてフリッカが起こる液晶表
示装置へマルチ・インターレスによる描画を行なう。マ
ルチ・インターレスにより生じる動画の「ばらけ」は、
神辺らが提案した米国特許第4655561 に述べられている
部分書き替えの手法を用い、画像データを記憶するメモ
リとホスト・コンピュータからの画像データを比較し、
書き替えのあった一部分をノンインターレスで描画する
ことにより解決する。しかし前記部分書き替えの手法を
ハードウェアで実現しようとすると、ホスト・コンピュ
ータ側の表示機能に変更、追加が必要であった。
【００１１】本発明の具体的態様によれば、 （１）マトリックス電極を持つ液晶表示装置において、
画像信号を記憶する手段としてホスト・コンピュータの
ビデオ・メモリとは別に少なくとも１フレームのメモリ
を設け、次のフレームの同じ画面位置の表示画素データ
を比較することにより、画素単位での表示内容が変化し
たことを識別し、その変化した画素のアドレス情報を画
素単位または走査線単位で記憶する手段を有し、前記ア
ドレス情報に基づきフレームメモリ情報を読み出し転送
できること。 （２）表示画素変化の識別期間は、１フレーム単位と
し、識別期間が、２フレーム期間以上の場合は、アドレ
ス情報を時間的に畳み込んで記憶できる手段を有するこ
と。 （３）前記アドレス情報に指定される画像記憶内容が、
フレーム毎の画像データの更新とは非同期に読み出され
液晶表示装置に供給されるフレーム非同期型部分書き替
えが可能にすること。 （４）前記（１）の表示制御装置においてフレームメモ
リの入出力とアドレス情報の記憶手段をフレーム周期の
整数倍で切り替える手段を有すること。 （５）情報供給源側から送られるフレーム周期情報と、
表示器が表示に要する時間情報に基づき、前記フレーム
メモリの入出力を禁止できる手段を有し、１フレーム分
の書き替えが終了するまで次のフレームのビデオデータ
入力と画素の比較を禁止できる同期型部分書き替えを行
なえること。 （６）前記（１）の表示制御装置において、少なくとも
１フレーム期間内の部分書き替えが少なくとも１フレー
ム周期以内に終了することを認識する手段を有し、次の
画素データが入力されるまでリフレッシュビデオデータ
を出力すること。 （７）前記（１）の表示制御装置において、アドレス情
報を記憶する手段を複数持ち、変化した画素数に応じて
記憶する場所を複数の中から選択して記憶する手段を有
し、画素の変化数に応じて異なる複数の場所に記憶され
たアドレス情報を、情報供給源のフレーム周期と表示器
が表示に要する時間情報に基づき選択して読み出し、そ
のアドレス情報に従って部分書き替えを行なう手段を有
すること。 （８）情報供給源側から供給されるＣＴＲビデオ情報が
転送されない期間（水平バックポーチ期間）に表示駆動
装置にビデオ情報の転送を開始する手段を有すること。 により、上記問題を解決する表示制御装置を提供してい
る。
画像信号を記憶する手段としてホスト・コンピュータの
ビデオ・メモリとは別に少なくとも１フレームのメモリ
を設け、次のフレームの同じ画面位置の表示画素データ
を比較することにより、画素単位での表示内容が変化し
たことを識別し、その変化した画素のアドレス情報を画
素単位または走査線単位で記憶する手段を有し、前記ア
ドレス情報に基づきフレームメモリ情報を読み出し転送
できること。 （２）表示画素変化の識別期間は、１フレーム単位と
し、識別期間が、２フレーム期間以上の場合は、アドレ
ス情報を時間的に畳み込んで記憶できる手段を有するこ
と。 （３）前記アドレス情報に指定される画像記憶内容が、
フレーム毎の画像データの更新とは非同期に読み出され
液晶表示装置に供給されるフレーム非同期型部分書き替
えが可能にすること。 （４）前記（１）の表示制御装置においてフレームメモ
リの入出力とアドレス情報の記憶手段をフレーム周期の
整数倍で切り替える手段を有すること。 （５）情報供給源側から送られるフレーム周期情報と、
表示器が表示に要する時間情報に基づき、前記フレーム
メモリの入出力を禁止できる手段を有し、１フレーム分
の書き替えが終了するまで次のフレームのビデオデータ
入力と画素の比較を禁止できる同期型部分書き替えを行
なえること。 （６）前記（１）の表示制御装置において、少なくとも
１フレーム期間内の部分書き替えが少なくとも１フレー
ム周期以内に終了することを認識する手段を有し、次の
画素データが入力されるまでリフレッシュビデオデータ
を出力すること。 （７）前記（１）の表示制御装置において、アドレス情
報を記憶する手段を複数持ち、変化した画素数に応じて
記憶する場所を複数の中から選択して記憶する手段を有
し、画素の変化数に応じて異なる複数の場所に記憶され
たアドレス情報を、情報供給源のフレーム周期と表示器
が表示に要する時間情報に基づき選択して読み出し、そ
のアドレス情報に従って部分書き替えを行なう手段を有
すること。 （８）情報供給源側から供給されるＣＴＲビデオ情報が
転送されない期間（水平バックポーチ期間）に表示駆動
装置にビデオ情報の転送を開始する手段を有すること。 により、上記問題を解決する表示制御装置を提供してい
る。
【００１２】
【実施例】以下本発明を実施例に基づき詳細に説明す
る。
る。
【００１３】図１は本発明の一実施例に係る強誘電液晶
駆動装置の回路構成を示す。同図において、１は強誘電
液晶表示パネル（ＦＬＣパネル）、２は走査アドレスを
指定することによりそのアドレスによって任意のライン
をアクセスできるコモン（走査線）ドライバー回路、３
はセグメント（情報線）ドライバー回路、４は温度セン
サー、５はＦＬＣパネルが環境温度に従って適切な波形
で駆動されるように制御を行なうドライバーＩＣコント
ローラ、６は本発明の特徴とする強誘電液晶駆動装置
（以後ＦＬＣＤと略す）、７は第１のフレームバッファ
（ＶＲＡＭ）、８は第２のフレームバッファ（ＶＲＡ
Ｍ）、９は第１のフレームバッファ７の読み書きを制御
する第１のＶＲＡＭコントローラ、１０は第２のフレー
ムバッファ８の読み書きを制御する第２のＶＲＡＭコン
トローラ、１１は画像データ比較器、１２は制御部（Ｃ
ＰＵ）、１３は第１の走査アドレススタック、１４は第
２の走査アドレススタック、１５は画像データに走査ア
ドレスを付加する走査アドレス付加部、１６〜２１はそ
れぞれ制御部１２によって制御される制御スイッチ、２
２はパーソナルコンピュータやワークステーション等の
ＣＲＴ用画像データ供給源のグラフィックカード（ＣＲ
ＴＣ）である。
駆動装置の回路構成を示す。同図において、１は強誘電
液晶表示パネル（ＦＬＣパネル）、２は走査アドレスを
指定することによりそのアドレスによって任意のライン
をアクセスできるコモン（走査線）ドライバー回路、３
はセグメント（情報線）ドライバー回路、４は温度セン
サー、５はＦＬＣパネルが環境温度に従って適切な波形
で駆動されるように制御を行なうドライバーＩＣコント
ローラ、６は本発明の特徴とする強誘電液晶駆動装置
（以後ＦＬＣＤと略す）、７は第１のフレームバッファ
（ＶＲＡＭ）、８は第２のフレームバッファ（ＶＲＡ
Ｍ）、９は第１のフレームバッファ７の読み書きを制御
する第１のＶＲＡＭコントローラ、１０は第２のフレー
ムバッファ８の読み書きを制御する第２のＶＲＡＭコン
トローラ、１１は画像データ比較器、１２は制御部（Ｃ
ＰＵ）、１３は第１の走査アドレススタック、１４は第
２の走査アドレススタック、１５は画像データに走査ア
ドレスを付加する走査アドレス付加部、１６〜２１はそ
れぞれ制御部１２によって制御される制御スイッチ、２
２はパーソナルコンピュータやワークステーション等の
ＣＲＴ用画像データ供給源のグラフィックカード（ＣＲ
ＴＣ）である。
【００１４】（信号名）次に、図１のＦＬＣＤ６とグラ
フィックカード２２およびドライバーＩＣコントローラ
５との間に設けられた信号線と各信号の機能について説
明する。
フィックカード２２およびドライバーＩＣコントローラ
５との間に設けられた信号線と各信号の機能について説
明する。
【００１５】［ＦＬＣＤ−グラフィックカード間信号］ （１）ＤＩＳＰ（ディスプレイイネーブル信号）：この
信号レベルが“Ｈ”の時、画像データがビデオデータ線
に乗せられる。“Ｌ”レベルの時、データは無効とされ
る。
信号レベルが“Ｈ”の時、画像データがビデオデータ線
に乗せられる。“Ｌ”レベルの時、データは無効とされ
る。
【００１６】（２）ＶＳＹＮＣ（垂直同期信号）：１フ
レームのタイミングを決定する同期信号である。通常Ｃ
ＲＴの場合この周期は１／７０Ｓまたは１／６０Ｓであ
る。
レームのタイミングを決定する同期信号である。通常Ｃ
ＲＴの場合この周期は１／７０Ｓまたは１／６０Ｓであ
る。
【００１７】（３）ＨＳＹＮＣ（水平同期信号）：１ラ
インのタイミングを決定する同期信号である。
インのタイミングを決定する同期信号である。
【００１８】（４）ビデオデータ（画像データ信号）：
ホストＣＰＵがグラフィックカード２２内のＶＲＡＭに
書き込んだデータがＨＳＹＮＣと同期して１ライン毎に
順次転送される。
ホストＣＰＵがグラフィックカード２２内のＶＲＡＭに
書き込んだデータがＨＳＹＮＣと同期して１ライン毎に
順次転送される。
【００１９】（５）ＤＯＴＣＬＫ（ドットクロック信
号）：ビデオ信号の１ドットのタイミングを決定するタ
イミング信号である。
号）：ビデオ信号の１ドットのタイミングを決定するタ
イミング信号である。
【００２０】［ＦＬＣＤ−ドライバーＩＣコントローラ
間信号］ （６）ＢＵＳＹ（画像データ要求信号）：ドライバーＩ
Ｃコントローラ５からＦＬＣＤ６へ出力される。この信
号が“Ｌ”になる毎に１ライン分の画像データをドライ
バーＩＣコントローラ５に転送する。
間信号］ （６）ＢＵＳＹ（画像データ要求信号）：ドライバーＩ
Ｃコントローラ５からＦＬＣＤ６へ出力される。この信
号が“Ｌ”になる毎に１ライン分の画像データをドライ
バーＩＣコントローラ５に転送する。
【００２１】（７）ＡＨ／ＤＬ：ＦＬＣＤ６から転送さ
れる画像データと走査アドレスの識別信号（画像データ
と走査アドレスをＦＬＣビデオデータ上に多重して乗せ
ているため）である。“Ｈ”の時ＦＬＣビデオデータと
して走査アドレスデータが送信され、“Ｌ”の時はビデ
オデータになる。
れる画像データと走査アドレスの識別信号（画像データ
と走査アドレスをＦＬＣビデオデータ上に多重して乗せ
ているため）である。“Ｈ”の時ＦＬＣビデオデータと
して走査アドレスデータが送信され、“Ｌ”の時はビデ
オデータになる。
【００２２】（８）ＦＬＣビデオデータ：ＦＬＣＤ６か
らドライバーＩＣコントローラ５へ転送するビデオデー
タと走査アドレス信号のバスである。ＦＬＣＤ６はドラ
イバーＩＣコントローラ５からＢＵＳＹ信号が送られて
くる度に１ライン分のビデオデータと走査アドレスを時
間多重してドライバーＩＣコントローラ５へ転送する。
らドライバーＩＣコントローラ５へ転送するビデオデー
タと走査アドレス信号のバスである。ＦＬＣＤ６はドラ
イバーＩＣコントローラ５からＢＵＳＹ信号が送られて
くる度に１ライン分のビデオデータと走査アドレスを時
間多重してドライバーＩＣコントローラ５へ転送する。
【００２３】（９）パネル１Ｈ情報：ＦＬＣパネル１が
駆動している１Ｈ（１ラインを書き替えるのに要する時
間）の時間情報をＦＬＣＤ６に転送する信号ラインであ
る。
駆動している１Ｈ（１ラインを書き替えるのに要する時
間）の時間情報をＦＬＣＤ６に転送する信号ラインであ
る。
【００２４】第１の実施例 （基本動作）まず、図１の装置の全体動作について簡単
に説明する。
に説明する。
【００２５】本実施例の装置は２つのフレームバッファ
（ＶＲＡＭ）７，８を持ちグラフィックカード２２から
転送されるビデオデータを、フレーム毎に交互にＶＲＡ
Ｍ７と８に蓄える。そして、蓄えられたビデオデータは
次のフレームの同じ位置のビデオデータと比較器１１で
比較され、１ライン単位で異なった画素を含むライン番
号をＣＰＵ１２を介して走査アドレススタック１３（ま
たは１４）に記憶する。そして次のフレームの時間（ｔ
ｖｓｙｎｃの期間）で走査ラインスタック１３（または
１４）の内容に従ってＶＲＡＭ７（または８）からビデ
オデータを読み出し走査アドレス付加部１５で走査アド
レスを付加してドライバーＩＣコントローラ５に転送す
る。ドライバーＩＣコントローラ５は、転送される走査
アドレスに従って走査線側ドライバーＩＣ２に走査アド
レスと駆動波形制御信号を出力するとともに、ビデオデ
ータを情報線側ドライバーＩＣ３に１ライン単位で転送
し、同時に情報線側駆動波形制御信号を出力する。これ
ら駆動波形制御信号はＦＬＣパネル１の環境温度をセン
サー４で検出し、その値に応じてドライバーＩＣコント
ローラ５が適切な制御信号を作り出す。
（ＶＲＡＭ）７，８を持ちグラフィックカード２２から
転送されるビデオデータを、フレーム毎に交互にＶＲＡ
Ｍ７と８に蓄える。そして、蓄えられたビデオデータは
次のフレームの同じ位置のビデオデータと比較器１１で
比較され、１ライン単位で異なった画素を含むライン番
号をＣＰＵ１２を介して走査アドレススタック１３（ま
たは１４）に記憶する。そして次のフレームの時間（ｔ
ｖｓｙｎｃの期間）で走査ラインスタック１３（または
１４）の内容に従ってＶＲＡＭ７（または８）からビデ
オデータを読み出し走査アドレス付加部１５で走査アド
レスを付加してドライバーＩＣコントローラ５に転送す
る。ドライバーＩＣコントローラ５は、転送される走査
アドレスに従って走査線側ドライバーＩＣ２に走査アド
レスと駆動波形制御信号を出力するとともに、ビデオデ
ータを情報線側ドライバーＩＣ３に１ライン単位で転送
し、同時に情報線側駆動波形制御信号を出力する。これ
ら駆動波形制御信号はＦＬＣパネル１の環境温度をセン
サー４で検出し、その値に応じてドライバーＩＣコント
ローラ５が適切な制御信号を作り出す。
【００２６】図２に本発明のフレームバッファを用いた
部分書き替え手法のタイミングチャートを示す。以下図
２のタイミングチャートについて説明する。このタイミ
ングチャートは１フレーム中に画素に変化があったライ
ン数（部分書き替えを行なうライン）ＰＡＮを１フレー
ム時間中に描画できる場合、つまり下記式が成り立つに
ついてのものである。
部分書き替え手法のタイミングチャートを示す。以下図
２のタイミングチャートについて説明する。このタイミ
ングチャートは１フレーム中に画素に変化があったライ
ン数（部分書き替えを行なうライン）ＰＡＮを１フレー
ム時間中に描画できる場合、つまり下記式が成り立つに
ついてのものである。
【００２７】ｔｖｓｙｎｃ≧ＰＡＮ＊１Ｈ 但し、ｔｖｓｙｎｃはフレーム周期、１ＨはＦＬＣパネ
ルが１ライン書き替えるのに要する時間である。
ルが１ライン書き替えるのに要する時間である。
【００２８】以下、ＦＬＣＤ６の動作手順を説明する。
なお、手順の番号と図２の下方の番号は一致している。
なお、手順の番号と図２の下方の番号は一致している。
【００２９】グラフィックカード２２から転送された
ｎ−１フレーム目のビデオデータは既にＶＲＡＭ８に記
憶されており、図１中の各スイッチは図２中のスイッチ
ポジションで示される状態（ＡまたはＢ）に設定されて
いるものとする。グラフィックカード２２から転送され
るｎフレーム目のビデオデータはＶＲＡＭ７に入力され
ると同時に、ｎフレーム目のデータと同期をとりながら
ＶＲＡＭ８から出力されるｎ−１フレーム目のビデオデ
ータと比較器１１において画素単位で比較される。ＣＰ
Ｕ１２は比較器１１の出力に基づき画素変化のあったラ
インの走査アドレスを走査アドレススタック１４に格納
する。ＣＰＵ１２はまた、この期間にｎ−２とｎ−１フ
レームとの間での画素変化ラインを走査アドレススタッ
ク１３より読み出し、その値に応じたビデオデータをＶ
ＲＡＭ８から読み出す。そしてＢＵＳＹ信号の要求によ
り走査アドレスを付加してドライバーＩＣコントローラ
５に転送する（ｎ−１フレームの部分書き替え）。
ｎ−１フレーム目のビデオデータは既にＶＲＡＭ８に記
憶されており、図１中の各スイッチは図２中のスイッチ
ポジションで示される状態（ＡまたはＢ）に設定されて
いるものとする。グラフィックカード２２から転送され
るｎフレーム目のビデオデータはＶＲＡＭ７に入力され
ると同時に、ｎフレーム目のデータと同期をとりながら
ＶＲＡＭ８から出力されるｎ−１フレーム目のビデオデ
ータと比較器１１において画素単位で比較される。ＣＰ
Ｕ１２は比較器１１の出力に基づき画素変化のあったラ
インの走査アドレスを走査アドレススタック１４に格納
する。ＣＰＵ１２はまた、この期間にｎ−２とｎ−１フ
レームとの間での画素変化ラインを走査アドレススタッ
ク１３より読み出し、その値に応じたビデオデータをＶ
ＲＡＭ８から読み出す。そしてＢＵＳＹ信号の要求によ
り走査アドレスを付加してドライバーＩＣコントローラ
５に転送する（ｎ−１フレームの部分書き替え）。
【００３０】この期間では、スイッチポジションを全
て変更する。ｎ＋１フレーム目のデータはＶＲＡＭ８に
入力され、ｎフレーム目のデータはＶＲＡＭ７より出力
される。そして比較器１１がｎフレーム目のデータとｎ
＋１フレーム目のデータを比較し、ＣＰＵ１２が変化の
あった画素の走査ラインデータを走査アドレススタック
１３に格納する。同時にＣＰＵ１２がｎフレームの部分
書き替えデータを走査アドレススタック１４のデータに
従ってＶＲＡＭ７から読み出しＢＵＳＹ信号に同期して
ドライバーＩＣコントローラ５に転送する（ｎフレーム
の部分書き替え）。
て変更する。ｎ＋１フレーム目のデータはＶＲＡＭ８に
入力され、ｎフレーム目のデータはＶＲＡＭ７より出力
される。そして比較器１１がｎフレーム目のデータとｎ
＋１フレーム目のデータを比較し、ＣＰＵ１２が変化の
あった画素の走査ラインデータを走査アドレススタック
１３に格納する。同時にＣＰＵ１２がｎフレームの部分
書き替えデータを走査アドレススタック１４のデータに
従ってＶＲＡＭ７から読み出しＢＵＳＹ信号に同期して
ドライバーＩＣコントローラ５に転送する（ｎフレーム
の部分書き替え）。
【００３１】この期間のスイッチポジションはと同
じになり、ｎ＋２フレーム目のデータを取り込みや部分
書き替え等は上記手順の動作と同様に順次実行され
る。これらの判断はＣＰＵ１２が行なう。
じになり、ｎ＋２フレーム目のデータを取り込みや部分
書き替え等は上記手順の動作と同様に順次実行され
る。これらの判断はＣＰＵ１２が行なう。
【００３２】と同様な動作を行なう。
【００３３】以降〜の手順を繰り返す。
【００３４】また、各期間において部分書き替えが終了
した時点で時間が１Ｈ以上余った場合、つまり下記式を
満足する場合はリフレッシュ動作を行なう。
した時点で時間が１Ｈ以上余った場合、つまり下記式を
満足する場合はリフレッシュ動作を行なう。
【００３５】ｔｖｓｙｎｃ−ＰＡＮ＊１Ｈ≧１Ｈ。
【００３６】リフレッシュ動作は、ＣＰＵ１２が走査ア
ドレススタック１３，１４の内容とは無関係にＦＬＣパ
ネル１をランダムインターレス（フリッカ防止のため）
で描画するように走査アドレスを決定する。そしてその
アドレスに従ってＶＲＡＭからデータを読み出しドライ
バーＩＣコントローラ５へ転送する。このときＳＷ６の
ポジションは“Ｒ”になる。
ドレススタック１３，１４の内容とは無関係にＦＬＣパ
ネル１をランダムインターレス（フリッカ防止のため）
で描画するように走査アドレスを決定する。そしてその
アドレスに従ってＶＲＡＭからデータを読み出しドライ
バーＩＣコントローラ５へ転送する。このときＳＷ６の
ポジションは“Ｒ”になる。
【００３７】なお、ｔｖｓｙｎｃ＜ＰＡＮ＊１Ｈの時も
上記基本動作を用いることができる。その場合、ｔｖｓ
ｙｎｃ期間中に行なえなかった部分書き替えは、リフレ
ッシュ動作時にＦＬＣパネルに描画されることになる。
上記基本動作を用いることができる。その場合、ｔｖｓ
ｙｎｃ期間中に行なえなかった部分書き替えは、リフレ
ッシュ動作時にＦＬＣパネルに描画されることになる。
【００３８】（同期型部分書き替え）次に、部分書き替
えが全て行なわれるまで次のフレームのビデオデータを
禁止する同期型の部分書き替え例について説明する。
えが全て行なわれるまで次のフレームのビデオデータを
禁止する同期型の部分書き替え例について説明する。
【００３９】図３にそのタイミングチャートを示す。下
記動作手順番号は図３下方の番号と一致している。
記動作手順番号は図３下方の番号と一致している。
【００４０】スイッチポジション、動作共、基本動作
（図２）のと同様である。
（図２）のと同様である。
【００４１】この期間になるとＣＰＵ１２は、走査ア
ドレススタック１４に格納されている走査アドレスの数
（ＰＡＮ）を読み出す。そしてＦＬＣパネル１の１Ｈ情
報をドライバーＩＣコントローラ５から受け取り１Ｈ＊
ＰＡＮを算出する。そして何フレーム（Ｆｎ）で走査ア
ドレススタック中の全ての部分書き替えが行なえるかを
下式にて算出する。
ドレススタック１４に格納されている走査アドレスの数
（ＰＡＮ）を読み出す。そしてＦＬＣパネル１の１Ｈ情
報をドライバーＩＣコントローラ５から受け取り１Ｈ＊
ＰＡＮを算出する。そして何フレーム（Ｆｎ）で走査ア
ドレススタック中の全ての部分書き替えが行なえるかを
下式にて算出する。
【００４２】Ｆｎ＝１Ｈ＊ＰＡＮ／ｔｖｓｙｎｃ（小数
点以下切り捨て） 図３の例はＦｎ＝２の場合を示す。
点以下切り捨て） 図３の例はＦｎ＝２の場合を示す。
【００４３】ＣＰＵ１２はＦｎ＝２であることを認識と
すると、このの期間では全ての部分書き替えは終了で
きないと判断し、ＳＷ１と２のスイッチポジションを
“Ｚ”に切り変え、次のｎ＋１のフレームデータの入力
を禁止する。またＶＲＡＭ７のｎフレーム目のデータ出
力も禁止し、ｎフレームの部分書き替えのみを行なう。
すると、このの期間では全ての部分書き替えは終了で
きないと判断し、ＳＷ１と２のスイッチポジションを
“Ｚ”に切り変え、次のｎ＋１のフレームデータの入力
を禁止する。またＶＲＡＭ７のｎフレーム目のデータ出
力も禁止し、ｎフレームの部分書き替えのみを行なう。
【００４４】ＣＰＵ１２はこの期間でｎフレームの
部分書き替えが終了することがわかるため、この期間
になるとＳＷ１，２のスイッチポジションを切り替え、
ｎ＋２フレーム目のデータをＶＲＡＭ８に入力する。そ
してｎ＋２とｎフレームとのデータを比較して走査アド
レススタック１３に変化した画素の走査アドレスを格納
する。
部分書き替えが終了することがわかるため、この期間
になるとＳＷ１，２のスイッチポジションを切り替え、
ｎ＋２フレーム目のデータをＶＲＡＭ８に入力する。そ
してｎ＋２とｎフレームとのデータを比較して走査アド
レススタック１３に変化した画素の走査アドレスを格納
する。
【００４５】以降は基本動作と同様である。
【００４６】（変化画素数制限付き部分書き替え）図４
に変化画素数制限付き部分書き替えのフローチャート図
を示す。この実施例は走査アドレススタック１３，１４
を複数用意し（本実施例ではそれぞれ２つずつ）、蓄え
る走査アドレスデータを変化した画素の数により格納す
るスタックを選択する。そして、ｔｖｓｙｎｃ＜１Ｈ＊
ＰＡＮの状態になった場合に部分書き替えを行なう走査
ラインに制限を与える。
に変化画素数制限付き部分書き替えのフローチャート図
を示す。この実施例は走査アドレススタック１３，１４
を複数用意し（本実施例ではそれぞれ２つずつ）、蓄え
る走査アドレスデータを変化した画素の数により格納す
るスタックを選択する。そして、ｔｖｓｙｎｃ＜１Ｈ＊
ＰＡＮの状態になった場合に部分書き替えを行なう走査
ラインに制限を与える。
【００４７】図４について簡単に説明する。基本的な動
作は（基本動作）と同じである。この例では走査アドレ
ススタックを２つずつ（走査アドレススタック１（１
Ａ，１Ｂ）と２（２Ａ，２Ｂ））持ち、変化画素の数に
より格納する走査アドレススタックを切り替える。
作は（基本動作）と同じである。この例では走査アドレ
ススタックを２つずつ（走査アドレススタック１（１
Ａ，１Ｂ）と２（２Ａ，２Ｂ））持ち、変化画素の数に
より格納する走査アドレススタックを切り替える。
【００４８】走査アドレススタック１は１画素でも変化
があった場合にその走査アドレスを格納するスタックで
ある。走査アドレススタック２は変化画素数がｐ個以上
あった場合だけ走査アドレスを格納するスタックであ
る。
があった場合にその走査アドレスを格納するスタックで
ある。走査アドレススタック２は変化画素数がｐ個以上
あった場合だけ走査アドレスを格納するスタックであ
る。
【００４９】ＣＰＵ１２はフレームの最初（ＶＳＹＮＣ
が入力したとき）にパネルの１Ｈ情報からフレーム周期
時間内で部分書き替え可能な走査線の本数ＰＡを算出す
る。そしてまず走査アドレススタック１内の走査アドレ
スの数を読み出しＰＡと比較する。もしＰＡ以下ならば
走査アドレススタック１の内容に従って部分書き替えを
実行する。ＰＡより数が多い場合は走査アドレススタッ
ク２内の走査アドレスの数を読み出してＰＡと比較す
る。もしＰＡ以下ならば走査アドレススタック２の内容
に従って部分書き替えを実行する。ＰＡより多い場合
は、リフレッシュ動作もしくは同期型部分書き替えを実
行する。走査アドレススタックは変化画素の数のしきい
値を増やし２個以上であっても構わない。またｐの値を
１Ｈに応じて変化させても良い。
が入力したとき）にパネルの１Ｈ情報からフレーム周期
時間内で部分書き替え可能な走査線の本数ＰＡを算出す
る。そしてまず走査アドレススタック１内の走査アドレ
スの数を読み出しＰＡと比較する。もしＰＡ以下ならば
走査アドレススタック１の内容に従って部分書き替えを
実行する。ＰＡより数が多い場合は走査アドレススタッ
ク２内の走査アドレスの数を読み出してＰＡと比較す
る。もしＰＡ以下ならば走査アドレススタック２の内容
に従って部分書き替えを実行する。ＰＡより多い場合
は、リフレッシュ動作もしくは同期型部分書き替えを実
行する。走査アドレススタックは変化画素の数のしきい
値を増やし２個以上であっても構わない。またｐの値を
１Ｈに応じて変化させても良い。
【００５０】このように、変化画素により制限をつけて
部分書き替えを行なうことにより、例えば十字カーソル
に対し全面部分書き替えを行なわなくても良くなるため
フリッカ防止に有効である。
部分書き替えを行なうことにより、例えば十字カーソル
に対し全面部分書き替えを行なわなくても良くなるため
フリッカ防止に有効である。
【００５１】（ＶＲＡＭデータ読み出し方式）図２にお
いてＶＲＡＭ７，８中のＤＲＡＭ読み出しとＳＡＭ読み
出しは非同期で行なわれる。
いてＶＲＡＭ７，８中のＤＲＡＭ読み出しとＳＡＭ読み
出しは非同期で行なわれる。
【００５２】ＳＡＭ出力はドライバーＩＣコントローラ
５のＢＵＳＹ信号の要求により順次読み出される。この
周期はＦＬＣパネル１の１Ｈに依存する。一方、ＤＲＡ
Ｍの読み出しは、ビデオデータ比較のためグラフィック
カード２２から送られるビデオデータに同期して行なわ
なければならない。従って、ＦＬＣパネル１の１Ｈとグ
ラフィックカード２２のビデオデータ転送が非同期であ
る場合ＤＲＡＭの読み出しとＤＲＡＭからＳＡＭへの転
送は非同期となり、双方の読み出しアドレスが当たるこ
とが問題となる。これを防ぐために部分書き替え用のＳ
ＡＭデータの読み出しを遅らせ必要ビデオデータが転送
されてこない時間、例えば水平バックポーチの時間にＤ
ＲＡＭからＳＡＭに転送する。
５のＢＵＳＹ信号の要求により順次読み出される。この
周期はＦＬＣパネル１の１Ｈに依存する。一方、ＤＲＡ
Ｍの読み出しは、ビデオデータ比較のためグラフィック
カード２２から送られるビデオデータに同期して行なわ
なければならない。従って、ＦＬＣパネル１の１Ｈとグ
ラフィックカード２２のビデオデータ転送が非同期であ
る場合ＤＲＡＭの読み出しとＤＲＡＭからＳＡＭへの転
送は非同期となり、双方の読み出しアドレスが当たるこ
とが問題となる。これを防ぐために部分書き替え用のＳ
ＡＭデータの読み出しを遅らせ必要ビデオデータが転送
されてこない時間、例えば水平バックポーチの時間にＤ
ＲＡＭからＳＡＭに転送する。
【００５３】図５にそのタイミングチャートを示す。Ｄ
ＲＡＭのビデオデータの読み出し中にＢＵＳＹ信号が入
力された場合、ＤＲＡＭからＳＡＭへの転送は次のＨＳ
ＹＮＣが入力されてからビデオデータが転送されてくる
までの時間（水平バックポーチ時間）内に行なう。この
ことによりＤＲＡＭ読みだしアドレスが当たることはな
くなる。
ＲＡＭのビデオデータの読み出し中にＢＵＳＹ信号が入
力された場合、ＤＲＡＭからＳＡＭへの転送は次のＨＳ
ＹＮＣが入力されてからビデオデータが転送されてくる
までの時間（水平バックポーチ時間）内に行なう。この
ことによりＤＲＡＭ読みだしアドレスが当たることはな
くなる。
【００５４】なお、部分書き替えデータを遅らせても通
常ＦＬＣパネルの１Ｈは、ＨＳＹＮＣ周期の２倍以上あ
るため１Ｈが終了する時点にはビデオデータは転送し終
えているため問題とならない。
常ＦＬＣパネルの１Ｈは、ＨＳＹＮＣ周期の２倍以上あ
るため１Ｈが終了する時点にはビデオデータは転送し終
えているため問題とならない。
【００５５】（１フレームメモリの部分書き替え方式）
図１において、ＳＷ１，２，３，４をすべて“Ａ”に固
定した場合、１フレームメモリ部分書き替え型の表示制
御装置となる。この場合、部分書き替えを行なおうとし
たデータが次の新しいフレームのデータにより更新され
てドライバーＩＣコントローラ５に転送される。このこ
とにより最新のデータを表示でき、フレームメモリとし
ては、ＶＲＡＭ７のみ１フレームを用いる為、フレーム
メモリを少なくできるためコストメリットがでてくる。
図１において、ＳＷ１，２，３，４をすべて“Ａ”に固
定した場合、１フレームメモリ部分書き替え型の表示制
御装置となる。この場合、部分書き替えを行なおうとし
たデータが次の新しいフレームのデータにより更新され
てドライバーＩＣコントローラ５に転送される。このこ
とにより最新のデータを表示でき、フレームメモリとし
ては、ＶＲＡＭ７のみ１フレームを用いる為、フレーム
メモリを少なくできるためコストメリットがでてくる。
【００５６】
【発明の効果】以上のように、本発明によれば、アナロ
グＣＲＴ輝度信号または、デジタルＣＲＴ輝度信号を用
いて高精細、大画面の液晶表示装置にマルチ・インター
レスによりフリッカレス表示を行ない、かつ動画のばら
けを防いで表示する部分書き替えする手法がホスト・コ
ンピュータ側の表示機能から離れた場所で可能となる。
従って表示装置内部に本表示制御装置を設けることが可
能となる。また２フレーム期間以上のアクセス・アドレ
ス識別期間を設定することにより描画事象の時間的な畳
込みが可能となり、同一走査線のアクセスによるクロス
トークを防ぎ小範囲の表示が広範囲の表示に含まれるた
めに、より自然な描画が可能となる。また、フレーム非
同期書き替え手法は、表示の変化速度の早い動画を表示
する際に用い、フレーム同期型部分書き替え手法は、表
示変化速度の遅い動画を表示する際に用いると効果的で
ある。以上の制御操作により、画面表示の円滑さを増す
ことが可能である。
グＣＲＴ輝度信号または、デジタルＣＲＴ輝度信号を用
いて高精細、大画面の液晶表示装置にマルチ・インター
レスによりフリッカレス表示を行ない、かつ動画のばら
けを防いで表示する部分書き替えする手法がホスト・コ
ンピュータ側の表示機能から離れた場所で可能となる。
従って表示装置内部に本表示制御装置を設けることが可
能となる。また２フレーム期間以上のアクセス・アドレ
ス識別期間を設定することにより描画事象の時間的な畳
込みが可能となり、同一走査線のアクセスによるクロス
トークを防ぎ小範囲の表示が広範囲の表示に含まれるた
めに、より自然な描画が可能となる。また、フレーム非
同期書き替え手法は、表示の変化速度の早い動画を表示
する際に用い、フレーム同期型部分書き替え手法は、表
示変化速度の遅い動画を表示する際に用いると効果的で
ある。以上の制御操作により、画面表示の円滑さを増す
ことが可能である。
【図１】 本発明の一実施例に係る表示制御装置のブロ
ック図である。
ック図である。
【図２】 図１の装置における部分書き替え動作のタイ
ミングチャートである。
ミングチャートである。
【図３】 図１の装置における同期型部分書き替え動作
のタイミングチャートである。
のタイミングチャートである。
【図４】 図１の装置における変化画素数制限付き部分
書き替え動作のフローチャートである。
書き替え動作のフローチャートである。
【図５】 図１の装置におけるＶＲＡＭデータ読み出し
動作のタイミングチャートである。
動作のタイミングチャートである。
【図６，図７】 従来のパーソナル・コンピュータ−に
おける表示制御装置の実装状態を示す構成図である。
おける表示制御装置の実装状態を示す構成図である。
１：強誘電液晶表示パネル（ＦＬＣパネル）、２：コモ
ン（走査線）ドライバー回路、３：セグメント（情報
線）ドライバー回路、４：温度センサー、５：ドライバ
ーＩＣコントローラ、６：強誘電液晶駆動装置、７，
８：フレームバッファ（ＶＲＡＭ）、９，１０：ＶＲＡ
Ｍコントローラ、１１：画像データ比較器、１２：制御
部（ＣＰＵ）、１３，１４：走査アドレススタック、１
５：走査アドレス付加部、１６〜２１：制御スイッチ、
２２：グラフィックカード（ＣＲＴＣ）。
ン（走査線）ドライバー回路、３：セグメント（情報
線）ドライバー回路、４：温度センサー、５：ドライバ
ーＩＣコントローラ、６：強誘電液晶駆動装置、７，
８：フレームバッファ（ＶＲＡＭ）、９，１０：ＶＲＡ
Ｍコントローラ、１１：画像データ比較器、１２：制御
部（ＣＰＵ）、１３，１４：走査アドレススタック、１
５：走査アドレス付加部、１６〜２１：制御スイッチ、
２２：グラフィックカード（ＣＲＴＣ）。
Claims (9)
- 【請求項１】 ＣＲＴ駆動用の画像信号に基づいて、マ
トリックス電極を持つ液晶表示装置に高精細かつフリッ
カレスの画像表示を行なわせるための表示制御装置であ
って、 前記画像信号の少なくとも１フレーム分のビデオデータ
を記憶するフレームメモリと、 該フレームメモリに記憶されたビデオデータと次のフレ
ームのビデオデータの同じ画面位置の表示画素データを
比較することにより、画素単位での表示内容が変化した
ことを識別し、その変化した画素のアドレス情報を画素
単位または走査線単位で記憶する手段と、 前記アドレス情報に基づき前記フレームメモリから画素
単位または走査線単位の表示画素データを読み出して前
記液晶表示装置を駆動する表示駆動装置に転送する手段
とを具備することを特徴とする表示制御装置。 - 【請求項２】 前記表示画素変化の識別期間が１フレー
ム単位であり、前記アドレス情報を記憶する手段は、該
識別期間が２フレーム期間以上の場合、アドレス情報を
時間的に畳み込んで記憶する請求項１記載の表示制御装
置。 - 【請求項３】 前記アドレス情報で指定される画像記憶
内容がフレーム毎のビデオデータの更新とは非同期に読
み出されて前記液晶表示装置に供給される、フレーム非
同期型部分書き換えが可能な請求項１記載の表示制御装
置。 - 【請求項４】 前記フレームメモリの入出力と前記アド
レス情報の記憶手段をフレーム周期の整数倍で切り替え
る手段を有する請求項１記載の表示制御装置。 - 【請求項５】 前記画像信号の供給源から送られるフレ
ーム周期情報と前記表示装置が表示に要する時間情報に
基づき、前記フレームメモリの入出力を禁止する手段を
有し、１フレーム分の部分書き換えが終了するまで次の
フレームの表示画素データの入力と比較を禁止する同期
型部分書き換えが可能な請求項１記載の表示制御装置。 - 【請求項６】 少なくとも１フレーム期間内の部分書き
換えが少なくとも１フレーム周期以内に終了することを
判別する手段を有し、次の画素データが入力されるまで
リフレッシュビデオデータを出力する請求項１記載の表
示制御装置。 - 【請求項７】 前記アドレス情報を記憶する手段を複数
持ち、変化した画素数に応じて記憶する場所を複数の中
から記憶手段を選択して記憶させる手段と、画素の変化
数に応じて異なる複数の場所に記憶されたアドレス情報
を前記画像信号供給源のフレーム周期と前記表示装置が
表示に要する時間情報に基づき選択して読み出し、その
アドレス情報に従って部分書き換えを行なう手段とを有
する請求項１記載の表示制御装置。 - 【請求項８】 前記画像信号のＣＲＴビデオデータが転
送されない期間である水平バックポーチ期間に前記表示
駆動装置にビデオデータの転送を開始する手段を有する
請求項１記載の表示制御装置。 - 【請求項９】 前記画像信号を、パーソナル・コンピュ
ータやワーク・ステーションのホスト・コンピュータか
ら供給される請求項１記載の表示制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265443A JPH0580720A (ja) | 1991-09-18 | 1991-09-18 | 表示制御装置 |
| US07/945,400 US5374941A (en) | 1991-09-18 | 1992-09-16 | Display control apparatus for dispersionless display |
| DE69227662T DE69227662T2 (de) | 1991-09-18 | 1992-09-17 | Anzeigesteuervorrichtung |
| EP92308481A EP0533472B1 (en) | 1991-09-18 | 1992-09-17 | Display control apparatus |
| AT92308481T ATE173872T1 (de) | 1991-09-18 | 1992-09-17 | Anzeigesteuervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265443A JPH0580720A (ja) | 1991-09-18 | 1991-09-18 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580720A true JPH0580720A (ja) | 1993-04-02 |
Family
ID=17417226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265443A Pending JPH0580720A (ja) | 1991-09-18 | 1991-09-18 | 表示制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5374941A (ja) |
| EP (1) | EP0533472B1 (ja) |
| JP (1) | JPH0580720A (ja) |
| AT (1) | ATE173872T1 (ja) |
| DE (1) | DE69227662T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000284755A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 液晶表示装置 |
| JP2001174788A (ja) * | 1999-12-15 | 2001-06-29 | Hitachi Ltd | 液晶表示装置及びその駆動方式 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583534A (en) * | 1993-02-18 | 1996-12-10 | Canon Kabushiki Kaisha | Method and apparatus for driving liquid crystal display having memory effect |
| US5828367A (en) * | 1993-10-21 | 1998-10-27 | Rohm Co., Ltd. | Display arrangement |
| JP2902290B2 (ja) * | 1994-01-11 | 1999-06-07 | キヤノン株式会社 | 表示制御システム |
| TW475079B (en) * | 1994-05-24 | 2002-02-01 | Semiconductor Energy Lab | Liquid crystal display device |
| JP3222691B2 (ja) * | 1994-07-04 | 2001-10-29 | キヤノン株式会社 | 変化ライン検出装置および方法 |
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