JP2902290B2 - 表示制御システム - Google Patents
表示制御システムInfo
- Publication number
- JP2902290B2 JP2902290B2 JP6012256A JP1225694A JP2902290B2 JP 2902290 B2 JP2902290 B2 JP 2902290B2 JP 6012256 A JP6012256 A JP 6012256A JP 1225694 A JP1225694 A JP 1225694A JP 2902290 B2 JP2902290 B2 JP 2902290B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- information
- signal
- flcd
- display control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
- G09G3/364—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals with use of subpixels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0232—Special driving of display border areas
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/04—Partial updating of the display screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/041—Temperature compensation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
- G09G2370/045—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller using multiple communication channels, e.g. parallel and serial
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2044—Display of intermediate tones using dithering
- G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2059—Display of intermediate tones using error diffusion
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2074—Display of intermediate tones using sub-pixels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- General Engineering & Computer Science (AREA)
- Human Computer Interaction (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
Description
し、詳しくは、例えば強誘電性液晶を表示更新のための
動作媒体として用い電界の印加等によって更新された表
示状態を保持可能な表示素子を具えた表示装置、および
その表示制御装置からなる表示制御システムに関するも
のである。
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはCR
T表示装置が広く知られている。ところが、CRTは特
に表示画面の厚み方向の長さをある程度必要とするため
全体としてその容積が大きくなり、表示装置全体の小型
化を図り難い。また、これにより、このようなCRTを
表示器として用いた情報処理システムの使用にあたって
の自由度、すなわち設置場所や、携帯性等の自由度が損
なわれる。
下、LCDという)を用いることができる。すなわち、
LCDによれば、表示装置全体の小型化(特に薄型化)
を図ることができる。このようなLCDの中には、上述
した強誘電性液晶(Ferroelectric Li
quid Crystal:以下、FLCという)の液
晶セルを用いた表示器(FLCD:以下、FLCディス
プレイという)があり、その特徴の1つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、FLCDは、その液晶セルが充分に
薄いものであり、その中の細長いFLCの分子は、電界
の印加方向に応じて第1の安定状態または第2の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなFLC分子の双安定性により、FLC
Dは記憶性を有する。このようなFLCおよびFLCD
の詳細は、例えば特願昭62−76357号に記載され
ている。
する場合には、CRTや他の液晶表示器と異なり、表示
画面の連続的なリフレッシュ駆動の周期に時間的な余裕
ができ、また、その連続的なリフレッシュ駆動とは別
に、表示画面上の変更に当たる部分のみの表示状態を更
新する部分書換駆動が可能となる。
示情報出力要求信号に従い、表示画面の縦方向のライン
数に対応したラインアドレスとそのラインの画素情報を
出力することにより部分書換駆動を行なって、見かけ上
の表示速度を向上させている。
FLCD制御システムでは、表示装置側がある一定の周
期で表示情報の出力を要求しているために、次のような
問題が発生する。例えば、FLCDの画面上で表示のた
めに使用される有効表示領域の解像度が1024画素
(横方向)×768ライン(縦方向)と800画素(横
方向)×600ライン(縦方向)等というように複数の
表示形態を有している場合、表示している途中で表示形
態が切り換えられたときには、表示するための情報を格
納しているビデオRAMメモリ(以下、VRAMとい
う)の内容が変更後の表示モードの内容に更新されるま
で更新途中の画像を表示することとなるため、一瞬画像
の乱れが生じてしまう。
は、VRAMの内容が変更後の表示形態の内容に更新さ
れるまて、FLCDより表示するための情報の転送要求
が来ても、FLCDインターフェース側で表示情報を転
送しないという手段が考えられる。
LCD側では表示するための情報の転送を要求している
にもかかわらずFLCDインターフェース側から表示情
報が転送されてこないため、FLCD側では待機状態の
ままとなり、FLCD内部で他の処理ができないとか、
最悪待機状態のまま復帰しなくなってしまうなどいろい
ろな弊害が発生してしまう。
のであり、表示している途中で表示形態が切り換えられ
た場合の画像の乱れを、表示装置側の動作に悪影響を与
えることなく防止することを目的とする。
め本発明では、表示している途中で表示形態が切り換え
られた場合に、表示制御装置側で、あるいは表示装置側
で表示形態の切り換えが行なわれたことを検出し、表示
情報の転送を要求する信号をある一定期間停止するよう
にしている。
有する表示装置で、表示の行なわれる有効表示領域と表
示の行なわれない非表示領域の組み合わせで複数の表示
形態を有しており、そのうちのひとつの表示形態が選択
されて表示の行なわれる表示制御において、その表示形
態を表示装置に通信する手段と、該通信手段を介して受
信した表示形態情報により、表示形態の変更したことを
検出する手段と、表示形態の変更されたことを検出した
ことにより、VRAMの内容が変更後の表示形態の内容
に更新されるのに充分な期間を計測する手段と、VRA
Mの内容が変更後の表示形態の内容に更新されている
間、表示情報の転送要求を停止する手段とを具えたこと
を特徴とする。
有効表示領域が変更されたときに、表示情報を記憶して
いるVRAMの情報が変更後の表示形態に対応した情報
に更新される過程の情報を表示せずに済むため、表示画
面の乱れるのを防ぐことができ、高品位の表示画面を得
ることができる。
領域との組み合わせで複数の表示形態を有する、表示状
態の記憶性を有する表示装置に、前記複数の表示形態の
うち、表示制御装置から指定された表示形態で、表示を
行なわせる表示制御システムにおいて、表示の行なわれ
る有効表示領域が変更された際に、表示制御装置側に、
あるいは表示装置側に有効表示領域の変更されたことを
検出する手段を設けることにより、表示する情報の記憶
内容が有効表示領域変更後の情報に更新されるまで表示
情報の転送を要求する信号を停止させることが可能とな
り、表示装置の処理を待たせることなく、さらに有効表
示領域変更後の情報に更新過程の記憶内容を表示させず
に済むため、有効表示領域が変更された際に乱れた画像
を表示させることが無くなり、高品位の表示を得ること
ができる。
ステムを具えたFLC表示装置を各種文字および画像情
報等の表示装置として用いた情報処理システム全体のブ
ロック図である。
制御するホストCPU、2はアドレスバス、コントロー
ルバスおよびデータバスからなるシステムバス、3は演
算処理を専用に行なう演算プロセッサ、4はシステム全
体の初期化処理を行なうプログラム等を記憶するRO
M、5はプログラムを記憶したり、ワーク領域として使
われるメインメモリ、6はホストCPU1を介さずにメ
モリとI/O機器間でデータの転送を行なうDMAコン
トローラ(Direct Memory Access
Controller:以下、DMACという)、7
はI/O機器等から割り込みの要求が発生した時にCP
UとI/O機器間で割り込み制御を行なう割り込みコン
トローラ、9は公衆回線や専用回線を利用して通信を行
なう通信モデム、10は画像等の読み取りを行なうイメ
ージスキャナ、8は通信モデム9やイメージスキャナ1
0と本システムとの間で信号接続を行なうためのシリア
ルインターフェース、12はハードディスク装置、13
はフロッピーディスク装置、11はハードディスク装置
12やフロッピーディスク装置13のためのディスクイ
ンターフェース、15は例えばインパクトプリンタやレ
ーザービームプリンタやインクジェットプリンタ等のノ
ンインパクトプリンタに代表されるプリンタ、14はプ
リンタ15と本システムとの間で信号接続を行なうため
のパラレルインターフェース、17は文字や数字等のキ
ャラクタその他の入力を行なうためのキーボード、18
はポインティングデバイスであるマウス、16はキーボ
ード17やマウス18のためのインターフェース、20
は例えば本出願人により特開昭63−243993号等
において開示された表示器を用いて構成できるFLCD
(FLCディスプレイ)、19はFLCD20のための
FLCDインターフェースである。
報処理システムでは、一般にシステムのユーザーは、F
LCD20の表示画面に表示される各種情報に対応しな
がら操作を行なう。すなわち、シリアルインターフェー
ス8、ハードディスク12、フロッピーディスク13、
キーボード17およびマウス18から供給される文字や
画像情報等、また、ROM4やメインメモリ5に格納さ
れたユーザーのシステム操作にかかる操作情報等がFL
CD20の表示画面に表示され、ユーザーはこの表示を
見ながら情報の編集およびシステムに対する指示操作を
行なう。ここで、上記各種機器等は、それぞれFLCD
20に対して表示情報供給手段を構成する。
図1のFLCDインターフェース19の構成例を示すブ
ロック図である。
ーフェース19、すなわち表示制御装置には、CRT用
の表示制御回路である既存のSVGAを利用したSVG
A21が用いられる。本例のSVGA21の構成を図3
を参照して説明する。
FLCDインターフェース19の表示メモリウインドウ
領域内で、書き込みのためにアクセスするその書き換え
表示データは、システムバス2を介して転送され、FI
FO211に一時的に格納される。また、表示メモリウ
インドウ領域をVRAM22の任意の領域に投映するた
めのバンクアドレスデータもシステムバス2を介して転
送される。表示データは、R,G,B各256階調を表
現する24ビットデータの形態を有している。CPU1
からのコマンドや前述のバンクアドレスデータ等、制御
情報はレジスタセットデータの形態で転送され、また、
CPU1がSVGA側の状態を知る等のためにレジスタ
ゲットデータがCPU1側へ転送される。FIFO21
1に格納されたレジスタセットデータおよび表示データ
は順次出力され、これらのデータの種類に応じてバスイ
ンターフェースユニット212やVGA217中の各レ
ジスタにセットされる。VGA217はこれらレジスタ
のセットされた状態によって、バンクアドレスとその表
示データおよび制御コマンドを知ることができる。
域のアドレスとバンクアドレスに基づいて、これらに対
応するVRAM22におけるVRAMアドレスを生成
し、これとともに、メモリ制御信号としてのストローブ
信号RASおよびCAS、チップセレクト信号CSなら
びにライトイネーブル信号WEを、メモリインターフェ
ースユニット215を介してVRAM22へ転送し、こ
れにより、そのVRAMアドレスに表示データを書き込
むことができる。このとき、書き換えられる表示データ
は、同様にメモリインターフェースユニット215を介
してVRAM22へ転送される。
うに、ラインアドレス生成回路24から転送される要求
ラインアドレスによって特定されるVRAM22の表示
データを、同様に転送されるラインデータ転送イネーブ
ル信号に応じてVRAM22から読み出し、FIFO2
16へ格納する。FIFO216からは、表示データが
格納された順序でFLCD側へ送出される。
果たすデータマニピュレータ213およびグラフィック
スエンジン214が設けられている。例えば、CPU1
が、バスインターフェースユニット212のレジスタ
に、円およびその中心と半径に関するデータをセットし
円の描画を指示すると、グラフィックエンジン214は
その円表示データを生成し、データマニピュレータ21
3はこのデータをVRAM22に書き込む。
A217が発生するVRAMアドレスを監視し、VRA
M22の表示データが書き換えられた(書き込まれた)
時の、すなわちライトイネーブル信号およびチップセレ
クト信号CSが“1”となった時のVRAMアドレスを
取り込む。そして、このVRAMアドレスならびにCP
U1から得られるVRAMアドレスオフセット、総ライ
ン数および総ラインビット数の各データに基づいてライ
ンアドレスを計算する。この計算の概念を図4に示す。
アドレスXで示される画素は、FLCD画面のラインN
に対応するものであり、また、1ラインは複数の画素か
らなり、さらに1画素は複数(n個)のバイトからなる
ものとする。このとき、ラインアドレス(ライン番号
N)は以下のように計算される。
計算したラインアドレスに応じて、部分書換ラインフラ
グレジスタ219のフラグをセットする。この様子を図
5に示す。
う文字を表示するため、VRAM22上の対応するアド
レスの表示が書き換えられた場合、上記計算によって書
き換えられたラインアドレスが検出され、このアドレス
に対応するレジスタにフラグが立てられる(“1”がセ
ットされる)。
ラインアドレス生成回路24を介して書換検出/フラグ
生成回路218の書換ラインフラグレジスタの内容を読
み取り、フラグがセットされているラインアドレスをS
VGA21へ送出する。このときラインアドレス生成回
路24は、上記ラインアドレスデータに対応してライン
データ転送イネーブル信号を送出し、SVGA21(の
FIFO216)から上記アドレスの表示データを二値
化中間調処理回路26に転送させる。
各色8ビットで表現される256階調もしくは256色
の多値表示データを、FLCD20の表示画面における
各画素に対応した二値の画素データに変換する。本例で
は上記表示画面の1画素は、図6に示されるように、各
色について面積の異なる2個の表示セルを有している。
これに応じて1画素のデータも、図7に示されるよう
に、各色について2ビット(R1,R2,G1,G2,
B1,B2)を有する。したがって、二値化中間調処理
回路26は各色8ビットの表示データを各色2ビットの
データ(すなわち各色4値データ)に変換する。
に変換されるまでのデータの流れを図8に示す。
M22の表示データはR,G,B各色8ビットの多値デ
ータとして格納され、これらが読み出され表示が行なわ
れる時に二値化される。これにより、ホストCPU1
は、FLCD20側に対してCRTを用いた場合と同様
にアクセスでき、CRTとの互換性を確保できる。
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法、平均濃度法、ディザ法
等が知られている。
FLCD表示画面におけるボーダー部の画素データを生
成する。すなわち、図6に示されるように、FLCD2
0の表示画面は、1280画素からなる1ラインを10
24本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。
LCD20に転送される画素データのフォーマットは、
図7(A)または図7(B)に示すものとなる。図7
(A)は図6に示す表示ラインA、すなわち全ての表示
ラインがボーダー部に含まれる表示ラインのデータフォ
ーマットであり、図7(B)は、図6に示す表示ライン
B、すなわち表示に用いられるラインのデータフォーマ
ットである。表示ラインAのデータフォーマットは、先
頭にラインアドレスが付され、これにボーダー画素デー
タが続く。これに対して表示ラインBは両端部がボーダ
ー部に含まれるので、そのデータフォーマットは、ライ
ンアドレスに続いて、ボーダー画素データ、画素デー
タ、そしてボーダー画素データの順で続く。
ー画素データは、合成回路27において二値化中間調処
理回路26からの画素データと直列合成される。さら
に、この合成データには、合成回路28においてライン
アドレス生成回路24からの表示ラインアドレスが合成
された後、FLCD20に送られる。
スと画素データが転送される様子を示す。本例では表示
ラインアドレスと画素データがAD0からAD7までの
8ビットパラレルデータとしてFLCD20へ転送され
るものとして図示している。まず、FLCD20からデ
ータの送信要求を示す同期信号HSYNCがラインアド
レス生成回路24に入力されると、ラインアドレス生成
回路24は要求ラインアドレスをSVGA21へ送出
し、SVGA21からは上記アドレスに対応した表示デ
ータが出力される。同時にラインアドレス生成回路24
は、表示ラインアドレスと画素データを識別するAHD
L信号をHIGHレベル“1”にしてFLCD20に出
力するとともに表示ラインアドレスをFLCD20へ転
送する。転送ラインアドレスをFLCD20へ転送し終
えた時点でAHDL信号をLOWレベル“0”にしてF
LCD20に出力するとともに、SVGA21から二値
化中間調処理回路26および合成回路27を経由してき
た画素データがFLCD20へ転送される。ここでAH
DL信号は、HIGHレベル“1”の時にAD0からA
D7までの信号線に表示ラインアドレスが出力されてい
ることを示し、LOWレベル“0”の時にAD0からA
D7までの信号線に画素データが出力されていることを
示す信号である。
御するものである。すなわち、CPU23はホストCP
U1から表示画面の総ライン数、総画素数およびカーソ
ル情報の各情報を受け取る。また、CPU23は、書換
検出/フラグ生成回路218に対して、VRAMアドレ
スオフセット、総ライン数および総画素数の各データを
送出し、また、部分書換ラインフラグレジスタ219の
初期化を行ない、また、ラインアドレス生成回路24に
対して表示開始ラインアドレス、連続表示ライン数、総
ライン数、総画素数およびボーダー領域の各データを送
出し、同回路24から部分書換ラインフラグ情報を得
る。さらに、CPU23は二値化中間調処理回路26に
対してバンド幅、総画素数および処理モードの各データ
を送出し、ボーダー生成回路25に対してボーダーパタ
ーンデータを送出する。
信手段を有しており、FLCD20からその温度情報、
トリマ情報およびビジイ信号BUSY等のステータス情
報を受け取るとともに、FLCD20に対してコマンド
信号やリセット信号を送出する。この通信手段は、信号
線の本数を節約できるシリアル転送であっても、転送速
度の速いパラレル転送であっても構わない。さらに、本
通信手段を用いてCPU23からFLCD20へ表示に
用いられる領域を示した有効表示領域の情報が転送さ
れ、FLCD20ではその情報を基に有効表示領域の変
更されたことを検知し、VRAM22内の表示領域の内
容が変更後の有効表示領域に対応した内容に更新される
まで、HSYNC信号の出力を停止する制御が行なわれ
る。
作について説明する。なお、本例ではCPU23とFL
CD20とがシリアル転送にて通信が行なわれるものと
して説明を行なう。
シリアル通信する様子を示したブロック図である。SV
GAの有効表示領域としては、図6に示した1ライン当
りの画素数1024画素、ラインの本数768本の構成
の他に、800画素×600ラインや1280画素×1
024ライン等の構成が一般的に知られている。また、
VGAの有効表示領域としては640画素×480ライ
ン、640画素×400ラインおよび320画素×20
0ライン等が存在する。このように、VGAの表示機
能、さらにはVGAの表示機能を拡張したSVGAの表
示機能には、複数の有効表示領域が存在し、実行するア
プリケーションの違い等により、これらの有効表示領域
が変更されることがしばしばある。
Dインターフェース19内のCPU23は、ホストCP
U1からシステムバス2を介して転送されてくる表示画
面の総ライン数や総画素数の情報から、有効表示領域が
切り換えられたことを判断することができる。FLCD
20内には、FLCDインターフェース19内のCPU
23とシリアル通信を行なうための機能を持つCPU2
9を有しており、FLCDインターフェース19に対し
て温度情報、トリマ情報およびビジイ信号BUSY等の
ステータス情報を送出したり、FLCD20に対してコ
マンド信号やリセット信号の送出を行なう。FLCDイ
ンターフェース19内のCPU23とFLCD20内の
CPU29とは、同じ種類のものであっても違うもので
あっても構わない。FLCDインターフェース19内の
CPU23に転送されてきた表示画面の総ライン数およ
び総画素数の情報は、シリアルデータに変換されて、そ
のままFLCD20内のCPU29に転送される。FL
CDインターフェース19内のCPU23からFLCD
20内のCPU29に転送されるデータの形態の一例を
図11に示す。ここではデータのビット数を19ビット
とし、上位の3ビットを情報の種類を示すコード情報、
残りの16ビットをコード情報に付随するデータを示す
データ情報とする。通信される情報としては、総画素数
情報や総ライン数情報以外に、FLCDの初期化を要求
するイニシャライズ要求や、FLCDの各機能のチェッ
クを要求する自己診断要求等があり、それぞれに3ビッ
トのコード情報が割り当てられている。本例では総画素
数情報を“100”、総ライン数情報を“101”とし
ている。総画素数情報および総ライン数情報の場合のデ
ータの構成を図12に示す。総画素数情報の場合、上位
3ビットのコード情報には“100”が入る。16ビッ
トのデータ情報のうち、上位5ビットは未使用となり、
残りの下位11ビットで1から2048までの画素数情
報を示す。総ライン数情報の場合も同様に、下位11ビ
ットで1から2048までのライン数情報を示すことと
なる。
ンターフェース19内のCPU23から送られてくる有
効表示領域情報を受信するブロック図の一例を示す。C
PU29では、転送されてきた表示画面の総ライン数お
よび総画素数の情報と、今まで表示されている総ライン
数および総画素数の情報とを比較し、異なる値が転送さ
れてきた場合にはHSYNC信号の発生を止めるため
に、HSYNC強制ストップ信号をHSYNC生成回路
30に出力する。その処理の流れを図14に示す。ま
ず、有効表示領域が変更となり、受信データレジスタ2
91にデータがセットされると、上位3ビットのコード
情報から総画素数情報または総ライン数情報であるかを
判断する。受信したデータが総画素数情報であった場
合、受信データレジスタ291の内容を、総画素数レジ
スタ(1)294に入力する。次に、総画素数比較器2
97にて総画素数レジスタ(1)294の値と、今まで
表示されている画面の有効表示領域の画素数が入力され
ている総画素数レジスタ(2)295の値を比較し、異
なっていた場合には、HSYNC制御信号生成器298
にてHSYNC信号の出力を停止させるためのHSYN
C強制ストップ信号を1パルスだけ出力する。その後
で、総画素数レジスタ(1)294の内容を総画素数レ
ジスタ(2)295に入力する。総画素数レジスタ
(1)294の値と総画素数レジスタ(2)295の値
が同じ場合には、HSYNC強制ストップ信号を出力せ
ずに、総画素数レジスタ(1)294の内容を総画素数
レジスタ(2)295に入力する。受信したデータが総
ライン数情報の場合も、同じように処理が行なわれ、総
ライン数レジスタ(1)292と総ライン数レジスタ
(2)293の値が異なっている場合には、HSYNC
制御信号生成器298より、HSYNC強制ストップ信
号が1パルスだけ出力される。
SYNC生成回路30に入力され、HSYNC信号を一
定期間停止するための起動信号の働きをする。図15に
HSYNC生成回路30のブロック図を、図16にその
タイミング図を示す。本例では、各入出力信号(HSY
NC,HSYNC要求,HSYNC強制ストップ)は、
負論理の信号として扱われている。また、システムクロ
ックとは、システム全体の同期化を図るための基準クロ
ック信号である。画面上の有効表示領域が変更されない
間は、FLCD20内部で受信している表示データの表
示準備が完了すると、次の表示データを要求するため
に、HSYNC要求信号がHSYNC生成器305に入
力され、HSYNC生成器305からHSYNC信号が
LOWレベルにて出力される。図15において、図10
に示すFLCD20内のCPU29が図1のホストCP
U1から送られてくる総ライン数および総画素数の情報
から有効表示領域の変化を検出し、HSYNC強制スト
ップ信号がHSYNC生成回路30に出力されると、H
SYNC生成回路30内でNANDゲート301の一方
の入力線にLOWレベルの信号が入力され、その結果H
IGHレベルの信号がNANDゲート302の一方の入
力線にアドレスされる。NANDゲート302では、N
ANDゲート301からHIGHレベルの信号が入力さ
れるとLOWレベルの信号をフリップフロップ303に
出力する。フリップフロップ303ではシステムクロッ
ク信号の立ち上がり時点で入力信号にLOWレベルが入
力されていると出力信号をLOWレベルとする。この出
力信号はHSYNC信号の出力を停止するための信号で
あるHSYNC停止信号としてHSYNC生成器305
に入力される。フリップフロップ303の出力信号は、
さらにNANDゲート301のもう一方の入力線に入力
され、カウンタ304の出力線からLOWレベルが出力
されるまでフリップフロップ303の出力信号をLOW
レベルに保つようにする。カウンタ304では、HSY
NC強制ストップ信号がカウンタの起動信号となり、L
OWレベルが入力されることによりシステムクロック信
号の立ち上がりに同期してカウントアップ動作が行なわ
れる。ここでは、カウンタは8ビットのアップカウンタ
とし、カウント値が16進数で“FF”となった時にL
OWレベルを出力し、その後カウント値は“0”に戻り
カウントアップ動作が停止するものとする。
域が変更になった時にVRAM22の内容が変更後の有
効表示領域に対応した内容に書き換えられるのに充分な
時間を得られるだけのものである必要があり、それ以上
であれば何ビットであってもかまわない。また、カウン
トする値としては、あらかじめ決められた値がカウンタ
304内に設定されていても、例えばCPU29のよう
な外部の手段により自由に設定されるものであってもか
まわない。
信号がLOWレベルで入力されている間は、HSYNC
生成器305にHSYNC要求信号が入力されても、H
SYNC信号を出力しない。
行ない、LOWレベルの信号が出力されると、その信号
はNANDゲート302のもう一方の入力線に入力さ
れ、その結果、フリップフロップ303の入力信号はH
IGHレベルとなり、フリップフロップ303では、シ
ステムクロック信号の立ち上がり時点で入力信号にLO
Wレベルが入力されていることを検出すると、出力信号
をHIGHレベルとし、HSYNC信号の出力停止を解
除する。HSYNC信号の出力停止が解除された後は、
HSYNC要求信号がHSYNC生成器305に入力さ
れる毎に、HSYNC信号が出力されることとなる。
の有効領域が変更になった場合に、FLCDインターフ
ェース19から送られてくる総画素数情報および総ライ
ン数情報からFLCD20の有効表示領域が変更された
ことを検出し、VRAM22の内容が変更後の有効表示
領域に対応した内容に更新されるまでの間、HSYNC
信号の出力を停止することが可能となる。
29がFLCDインターフェース19から送られてくる
総画素数情報および総ライン数情報から有効表示領域の
変更されたことを判断し、HSYNC信号を停止させる
ための信号を生成する方式について説明した。本例では
FLCDインターフェース19内のCPU23がホスト
CPU1から送られてくる総画素数情報および総ライン
数情報から有効表示領域の変更されたことを判断し、F
LCD20内のCPU29へはHSYNC信号の出力の
停止を要求するコマンドを送信する方式について説明す
る。
内のCPU23にて有効表示領域の変更されたことを検
出するため、FLCD20内のCPU29へ転送する情
報としては、総画素数や総ライン数を転送する必要が無
くなり、図17に示すようにコード情報のみを転送すれ
ば良いこととなる。ここでは、コード情報のビット数を
3ビットとしている。
ンターフェース19内のCPU23から送られてくるコ
ード情報を受信するブロック図の一例を、図19に、H
SYNC生成回路30のブロック図の一例を、図20に
これらのブロックの動作するタイミング図を示す。
CPU23が有効表示領域の変更されたことを検出する
と、HSYNC停止要求を示すコード情報“100”を
シリアルデータとし、前後にスタートビットとストップ
ビットを付加してFLCD20内のCPU29に転送す
る。その後、FLCDインターフェース19内のCPU
23でVRAM22の内容が変更後の有効表示領域に対
応した内容に書き換えられるのに充分な時間を計測した
後でHSYNC停止解除を示すコード情報“101”を
シリアルデータとしてFLCD20内のCPU29に転
送する。
受信データレジスタ291に蓄え、その情報をデコーダ
299にてデコードしてHSYNC停止要求のコード情
報かHSYNC停止解除のコード情報を判断する。さら
に、FLCDインターフェース19内のCPU23から
送られてきたコード情報が“100”の場合にはHSY
NC停止要求を示す信号を、“101”の場合にはHS
YNC停止解除を示す信号を、ストップビットの送られ
てくるのと同じタイミングでシステムクロックの1周期
に相当する期間だけLOWレベルとしHSYNC制御信
号生成器298に対して出力する。HSYNC制御信号
生成器298では、HSYNC停止要求信号がLOWレ
ベルであることを検出するとHSYNC制御ストップ信
号をLOWレベルにし、HSYNC停止解除信号がLO
Wレベルであることを検出するとHSYNC制御ストッ
プ信号をHIGHレベルにする。HSYNC生成回路3
0内のHSYNC生成器305では、HSYNC強制ス
トップ信号がLOWレベルの間は、HSYNC要求信号
を受け付けてもHSYNC信号を出力しないように制御
する。
内のCPU23がホストCPU1から送られてくる総画
素数情報および総ライン数情報から有効表示領域が変更
されたことを検出し、HSYNC信号を停止するかどう
かの情報のみをコード情報としてFLCD20内のCP
U29に転送することにより、転送するビット数が低減
され、転送速度の向上、さらに回路の簡素化が図られ
る。また、VRAM22の内容が変更後の有効表示領域
に対応した内容に書き換えられるのに充分な時間を計測
するのに、FLCDインターフェース19内のCPU2
3が有しているタイマー、あるいはカウンタを利用する
ことができるため、外部にカウンタを設ける必要がな
く、回路の簡素化が図られる。
ンターフェース19内のCPU23がホストCPU1か
ら送られてくる総画素数情報および総ライン数情報から
表示領域の変更されたことを判断し、FLCD20内の
CPU29へHSYNC信号の出力の停止を要求するコ
マンドを送信する手段について説明した。本例ではFL
CDインターフェース19内のCPU23がホストCP
U1から送られてくる総画素数情報および総ライン数情
報から有効表示領域の変更されたことを検出したことに
より、HSYNC信号の停止を要求するHSYNC強制
ストップ信号を、1本の専用線にてFLCD20に伝え
る方式について説明する。
FLCD20とでHSYNC強制ストップ信号が接続さ
れる様子を示したブロック図を、図22に本実施例によ
るタイミング図を示す。まず、FLCDインターフェー
ス19内のCPU23は有効表示領域の変更されたこと
を検出すると、HSYNC強制ストップ信号をLOWレ
ベルとし、その後、FLCDインターフェース19内の
CPU23でVRAM22の内容が変更後の有効表示領
域に対応した内容に更新されるのに充分な時間を計測し
た後でHSYNC強制ストップ信号をHIGHレベルと
する。HSYNC強制ストップ信号は、そのままFLC
D20内のHSYNC生成回路30に入力され、HSY
NC生成回路30内では図19に示したように、HSY
NC生成器305にてHSYNC強制ストップ信号がL
OWレベルの間はHSYNC要求信号が入力されてもH
SYNC信号を出力しないように制御される。
内のCPU23がホストCPU1から送られてくる総画
素数情報および総ライン数情報から有効表示領域が変更
されたことを検出し、HSYNC信号を停止するかどう
かの情報を専用の信号線にてFLCD20に転送するこ
とにより、回路の簡素化が図られる。また、VRAM2
2の内容が変更後の有効表示領域に対応した内容に書き
換えられるのに充分な時間を計測するのに、FLCDイ
ンターフェース19内のCPU23が有しているタイマ
ー、あるいはカウンタを利用することができるため、外
部にカウンタを設ける必要がなく、回路の簡素化が図ら
れる。
例では通信手段により有効表示領域の変更されたことを
FLCDインターフェース19からFLCD20に伝達
する手段について、また、第3実施例では専用線により
有効表示領域の変更されたことをFLCDインターフェ
ース19からFLCD20に伝達する手段について説明
した。本例では表示ラインアドレスと画素データを転送
するための信号線を介して送られてくる情報の未使用ビ
ットを利用して有効表示領域の情報をFLCDインター
フェース19からFLCD20に伝達し、FLCD20
内で有効表示領域の変更されたことを検出してHSYN
C信号の出力を停止する手段について説明する。
こで、201はFLCパネルであり、例えば特開昭63
−243919号に開示されたもののように、間にFL
Cを封入した偏向子付きの上下一対のガラス基板、およ
び上下のガラス基板上に設けた透明電極配線群等から成
っている。上部ガラス基板上の配線群および下部ガラス
基板上の配線群の配線方向は互いに直行する方向であ
り、表示画面の大きさ、解像度に応じて配線数は適宜定
めることができる。本例では水平方向に7680本(1
280画素×R,G,B各色2ビット)、垂直走査線方
向に1024本の配線を設けており、配線の交叉部分に
生じさせる電界の電極の極性および強さによってその部
分でのFLCDの配向状態を変えることができるので、
本例のFLCパネルの表示画素数は1280×1024
となる。
本の配線群をコモン側配線と称し、これらに上述した順
次のラインアドレスが割り当てられる。また、垂直走査
方向に延在する7680本の配線群をセグメント側配線
と称し、あるコモン側配線(ライン)を選択してこれを
駆動する時にセグメント側配線を駆動することにより当
該ラインの表示、消去、更新が行われる。
それぞれ、コモン側配線およびセグメント側配線を駆動
するための駆動部(それぞれコモン駆動部、セグメント
駆動部という)であり、表示データに応じて適切な波形
の電圧信号にて各配線を駆動する。その波形等について
は、例えば特開昭63−243919号に開示されてい
る。
のラインアドレスを示す部分とそれに続くデータ群(7
680ドット分のデータ)とから構成される8ビット幅
の信号AD0〜AD7としてFLCDインターフェース
19から入力される。また、当該信号のアドレス部分と
データ群とを識別するために、アドレス部分でHIGH
レベル、データ群部分でLOWレベルとなる識別信号A
HDLがFLCDインターフェース19から供給され
る。データ変換部202では当該識別信号AHDLに基
づいて表示データ信号AD0〜AD7からラインアドレ
スおよびデータ群を分離し、それぞれコモン駆動部20
3およびセグメント駆動部204にセットする。
ドレスおよびデータ群がそれぞれコモン駆動部203お
よびセグメント駆動部204にセットされると、データ
変換部202はHSYNC生成回路30に対して次の表
示データを要求するために、HSYNC信号の出力要求
を意味するHSYNC要求信号を発行する。
FLCDインターフェース19から通信手段を介して送
られてくる各種コマンド情報に従い、コモン駆動部20
3やセグメント駆動部204の制御を行なったり、回路
の初期化を行う等、FLCD20の制御を行なうもので
ある。
例を、図25に本例において表示ラインアドレスと画素
データがFLCDインターフェース19からFLCD2
0へ転送される様子を、図26に本例におけるデータ変
換部202にてラインアドレス情報の処理される様子を
示した模式図を示す。
ンアドレスをA0からA11までの12ビットとして4
096ラインまで表現できるものとし、8ビット幅の表
示データ信号線AD0〜AD7上に一度目の転送でA0
からA7までを、二度目の転送でA8からA11までと
残りの4ビットを未使用ビットとして“0”を転送する
例を示した。
である4ビットをM0〜M3とし、有効表示領域情報と
して使用する。
にて16種類の情報を表現することができ、それぞれの
4ビットの組み合わせを次のように有効表示領域情報に
対応させるものとする。
は、図26に示すように、FLCDインターフェース1
9より8ビット幅の表示データ信号線AD0〜AD7を
介して送られてきたラインアドレス情報を16ビットの
データ列に並べ換え、そのうちの下位12ビット(A0
〜A11)をラインアドレスとしてコモン駆動部203
へ提供する。残りの上位4ビット(M0〜M3)は比較
器2021に入力され、比較器2021ではM0からM
3までの値とモード情報記憶部2022の値とを比較
し、値が異なる場合には後段のカウンタ2023を起動
するための信号をカウンタ2023へ出力する。ここで
はカウンタ2023を8ビットのアップカウンタとす
る。カウンタ2023では、比較器2021の出力する
カウンタ起動信号を基にカウントアップ動作を“1”か
ら開始し、カウント値が16進数で“FF”となるまで
カウントアップ動作を行ない、“FF”となった時点で
カウント値を“0”に戻してカウントアップ動作を停止
するものとする。カウンタのビット数としては、有効表
示領域が変更になった時にVRAM22の内容が変更後
の有効表示領域に対応した内容に書き換えられるのに充
分な時間を得られるだけのものである必要があり、それ
以上であれば何ビットであってもかまわない。また、カ
ウントする値としては、あらかじめ決められた値がカウ
ンタ2023内に設定されていても、例えばCPU29
のような外部の手段により自由に設定されるものであっ
てもかまわない。
作中HSYNC信号の出力を停止させるための信号であ
るHSYNC強制ストップ信号をHSYNC生成回路3
0に出力する。HSYNC生成回路30では第2実施例
の図19に示したように、HSYNC生成器305にて
HSYNC強制ストップ信号がLOWレベルの間はHS
YNC要求信号が入力されてもHSYNC信号を出力し
ないように制御される。
ード情報記憶部2022へも入力されており、HSYN
C強制ストップ信号がLOWレベルからHIGHレベル
に変わる瞬間、すなわち、HSYNC信号の出力停止が
解除される時点で、M0からM3までの4ビットがモー
ド情報記憶部2022に記憶されることとなる。
0の動作する様子を、図27のタイミング図に示す。
ット4ビットを利用して有効表示領域情報をFLCDイ
ンターフェース19からFLCD20に伝送する方式に
ついて説明したが、FLCDインターフェース19内に
て有効表示領域の変更されたことを判断し、未使用ビッ
ト4ビットのうち1ビットだけを利用して、有効表示領
域の変更されたことをFLCDインターフェース19か
らFLCD20に伝達するような方式にすることも可能
である。
例に示したように、有効表示領域の変更されたことを検
出するのにCPUを介在させたり、第3実施例に示した
ようにHSYNC信号を停止させるかどうかを示す専用
の信号線を設けることなく、有効表示領域の切り換えら
れた時にHSYNC信号の出力を停止させることがで
き、表示画面の乱れを防止することができる。
まではFLCDインターフェース19にて、あるいはF
LCD20にて有効表示領域の変更されたことを検出し
て表示データの出力を要求するHSYNC信号を停止す
る手段について説明した。本実施例では有効表示領域の
変更されたことが検出された場合にHSYNC信号が出
力されても、VRAMの内容が変更後の有効表示領域に
対応した内容に書き換えられるまで表示データを出力し
ないようにする方式について説明する。
示した図2において、CPU23からラインアドレス生
成回路24に対して表示ラインアドレスおよび連続表示
ライン数がセットされない場合、FLCD20よりHS
YNC信号が出力されてもFLCD20に対し表示デー
タを出力しないこととなる。
送られてくる総画素数情報および総ライン数情報から有
効表示領域の変更されたことを判断し、VRAM22の
内容が変更後の有効表示領域に対応した内容に書き換え
られるまでラインアドレス生成回路24に対して表示ラ
インアドレスおよび連続表示ライン数をセットしないよ
うにすることにより、FLCD20よりHSYNC信号
が出力されても変更後の有効表示領域に対応した内容に
書き換え途中のVRAM22の情報を表示せずに済むこ
ととなる。この様子を図28のタイミングチャート図に
示す。
れかの方式を用い有効表示領域の変更されたことをFL
CDインターフェース19からFLCD20へ伝えるこ
とにより、FLCD20内で有効表示領域の変更された
ことを検知して、VRAM22の内容が変更後の有効表
示領域に対応した内容に書き換えられるのに充分な期間
HSYNC信号をLOWレベルで出力したままとし、変
更後の有効表示領域に対応した表示データがFLCDイ
ンターフェース19から送られてくることによりFLC
D20内部の動作を復帰させることで、無駄にFLCD
20を待機状態のまま放置しておくことが無くなり、同
時に、変更後の有効表示領域に対応した内容への更新過
程のVRAM22の内容を表示せずに済むため、画面の
乱れを防止することができる。
として使用している過程で、表示の行なわれる有効表示
領域が変更された際に、FLCDインターフェース側
で、あるいはFLCD側で有効表示領域の変更されたこ
とを検出する手段を設けることにより、表示する情報を
格納しているVRAMの内容が有効表示領域変更後の情
報に更新されるまで表示情報の転送を要求する信号を停
止させることが可能となり、FLCDの処理を待たせる
ことなく、更に有効表示領域変更後の情報に更新過程の
VRAMの内容を表示させずに済むため、有効表示領域
が変更された際に乱れた画像を表示させることが無くな
り、高品位の表示を得ることができる。
を組み込んだ情報処理装置全体のブロック図である。
フェースの構成を示すブロック図である。
スへの変換を説明するための模式図である。
換えラインフラグレジスタとの関係を示す模式図であ
る。
示す模式図である。
タのデータフォーマットを示す模式図である。
流れを示すフローチャート図である。
ドレスと画素データが転送される様子を示すタイミング
チャート図である。
通信する様子を示すブロック図である。
通信するデータのデータフォーマットを示す模式図であ
る。
ライン数情報のデータフォーマットを示す模式図であ
る。
と総ライン数情報の処理される様子を示したブロック図
である。
処理の流れを示したフローチャート図である。
図である。
グチャート図である。
ェースとFLCDとで通信するデータのデータフォーマ
ットを示す模式図である。
データの処理される様子を示したブロック図である。
一例を示すブロック図である。
動作を示すタイミングチャート図である。
ェースとFLCDとでHSYNC強制ストップ信号が通
信される様子を示すブロック図である。
動作を示すタイミングチャート図である。
る。
すブロック図である。
レスと画素データの転送される様子を示すタイミングチ
ャート図である。
示すブロック図である。
タイミングチャート図である。
レスと画素データの転送される様子を示すタイミングチ
ャート図である。
ッサ、4:ROM、5:メインメモリ、6:DMAC、
7:割り込みコントローラ、8:シリアルインターフェ
ース、9:通信モデム、10:イメージスキャナ、1
1:ディスクインターフェース、12:ハードディス
ク、13:フロッピーディスク、14:パラレルインタ
ーフェース、15:プリンタ、16:キーインターフェ
ース、17:キーボード、18:マウス、19:FLC
Dインターフェース、20:FLCD、20A:トリ
マ、21:SVGA、22:VRAM、23,29:C
PU、24:ラインアドレス生成回路、25:ボーダー
生成回路、26:二値化中間調処理回路、27,28:
合成回路、30:HSYNC生成回路、201:FLC
パネル、202:データ変換部、203:コモン駆動
部、204:セグメント駆動部、2021:比較器、2
022:モード情報記憶部、2023,304:カウン
タ、211,216:FIFO、212:バスインター
フェースユニット、213:データマニピュレータ、2
14:グラフィックエンジン、215:メモリインター
フェース、217:VGA、218:書換検出/フラグ
生成回路、219:部分書換ラインフラグレジスタ、2
91:受信データレジスタ、292:総ライン数レジス
タ(1)、293:総ライン数レジスタ(2)、29
4:総画素数レジスタ(1)、295:総画素数レジス
タ(2)、296:総ライン数比較器、297:総画素
数比較器、298:HSYNC制御信号生成器、29
9:デコーダ、301,302:NANDゲート、30
3:フリップフロップ、305:HSYNC生成器。
Claims (9)
- 【請求項1】 複数の表示形態からひとつの表示形態が
選択されて表示の行なわれる、表示状態の記憶性を有す
る表示装置と、 表示装置が表示すべき表示形態を制御する表示制御装置
と、 選択されている表示形態が変更されたことを検出する手
段と、 表示形態の変更を検出することにより表示情報の転送要
求を停止する手段と、 表示情報の転送要求を停止する期間を計測する手段と、 所定の期間か計測されたことにより表示情報の転送要求
を再開する手段と、 を具えたことを特徴とする表示制御システム。 - 【請求項2】 複数の表示形態からひとつの表示形態が
選択されて表示の行なわれる、表示状態の記憶性を有す
る表示装置と、 選択されている表示形態を表示装置に通信する手段を具
えた表示制御装置とを具備する表示制御システムにおい
て、 前記表示装置は、 前記通信手段を介して受信した表示形態情報により、表
示形態が変更されたことを検出する手段と、 表示形態の変更を検出することにより表示情報の転送要
求を停止する手段と、 表示情報の転送要求を停止する期間を計測する手段とを
具えたことを特徴とする表示制御システム。 - 【請求項3】 複数の表示形態からひとつの表示形態が
選択されて表示の行なわれる、表示状態の記憶性を有す
る表示装置と、 選択されている表示形態が変更されたことを検出する手
段と、表示形態の変更を検出することにより、表示情報
の転送要求を示す信号の出力停止を要求する命令あるい
は信号を表示装置に通信する手段とを具えた表示制御装
置とを具備し、 前記表示装置は、前記通信手段を介して受信した情報に
より、表示情報の転送要求の停止、および再開を行なう
手段を具えたことを特徴とする表示制御システム。 - 【請求項4】 有効表示領域の解像度が互いに異なる複
数の表示形態による画像を表示可能な表示制御システム
において、 水平同期信号を生成する回路を有する表示装置と、 該回路から送信された水平同期信号を受信し、該水平同
期信号に同期した表示情報を該表示装置に出力するとと
もに、該表示情報を格納するメモリーを有する表示制御
装置と、 受信した表示情報の表示形態の変更に応答して、該変更
後の表示形態による表示情報を該メモリーに格納するに
充分な時間中、該水平同期信号が該表示制御装置に送信
されることを妨げる手段と、 を具備することを特徴とする表示制御システム。 - 【請求項5】 前記水平同期信号が前記表示制御装置に
送信されることを妨げる手段が、該表示制御装置に設け
られていることを特徴とする請求項4記載の表示制御シ
ステム。 - 【請求項6】 前記水平同期信号が前記表示制御装置に
送信されることを妨げる手段が、前記表示装置に設けら
れていることを特徴とする請求項4記載の表示制御シス
テム。 - 【請求項7】 前記水平同期信号は2値レベルのパルス
からなり、前記変更後の表示形態による表示情報を該メ
モリーに格納するに充分な時間中は単一レベルのみから
なる信号が前記表示制御装置に送信されることを特徴と
する請求項4記載の表示制御システム。 - 【請求項8】 前記表示装置が表示の記憶性を有するこ
とを特徴とする請求項4記載の表示制御システム。 - 【請求項9】 有効表示領域の解像度が互いに異なる表
示形態による画像を表示可能な表示制御システムにおい
て、 表示情報を格納するメモリを有し、かつ表示情報を生成
する表示制御装置に送信するための水平同期信号を生成
する回路と、 受信した表示情報の表示形態の変更に応答して、変更後
の表示形態による表示情報を該メモリーに格納するに充
分な時間中、前記水平同期信号の送信を停止する手段と
を具備することを特徴とする表示制御システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6012256A JP2902290B2 (ja) | 1994-01-11 | 1994-01-11 | 表示制御システム |
DE69417000T DE69417000T2 (de) | 1994-01-11 | 1994-12-30 | System zur Verbesserung der Formatveränderungen in ferroelektrischen Flüssigkristallanzeigen |
EP94309920A EP0663660B1 (en) | 1994-01-11 | 1994-12-30 | System for improving format changes in ferroelectric liquid crystal displays |
US08/951,106 US6140992A (en) | 1994-01-11 | 1997-10-15 | Display control system which prevents transmission of the horizontal synchronizing signal for a predetermined period when the display state has changed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6012256A JP2902290B2 (ja) | 1994-01-11 | 1994-01-11 | 表示制御システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07210121A JPH07210121A (ja) | 1995-08-11 |
JP2902290B2 true JP2902290B2 (ja) | 1999-06-07 |
Family
ID=11800293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6012256A Expired - Lifetime JP2902290B2 (ja) | 1994-01-11 | 1994-01-11 | 表示制御システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US6140992A (ja) |
EP (1) | EP0663660B1 (ja) |
JP (1) | JP2902290B2 (ja) |
DE (1) | DE69417000T2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188378B1 (en) * | 1995-06-02 | 2001-02-13 | Canon Kabushiki Kaisha | Display apparatus, display system, and display control method for display system |
US6140985A (en) * | 1995-06-05 | 2000-10-31 | Canon Kabushiki Kaisha | Image display apparatus |
FR2776814B1 (fr) * | 1998-03-26 | 2001-10-19 | Alsthom Cge Alkatel | Procede de controle d'un afficheur a cristaux liquides |
US6961029B1 (en) | 2000-11-08 | 2005-11-01 | Palm, Inc. | Pixel border for improved viewability of a display device |
US7724270B1 (en) | 2000-11-08 | 2010-05-25 | Palm, Inc. | Apparatus and methods to achieve a variable color pixel border on a negative mode screen with a passive matrix drive |
US7425970B1 (en) | 2000-11-08 | 2008-09-16 | Palm, Inc. | Controllable pixel border for a negative mode passive matrix display device |
JP2002287681A (ja) * | 2001-03-27 | 2002-10-04 | Mitsubishi Electric Corp | 部分ホールド型表示制御装置及び部分ホールド型表示制御方法 |
JP2002311901A (ja) * | 2001-04-11 | 2002-10-25 | Sanyo Electric Co Ltd | 表示装置 |
KR100429880B1 (ko) * | 2001-09-25 | 2004-05-03 | 삼성전자주식회사 | Lcd 프레임 비율 제어 회로 및 방법과 lcd 시스템 |
JPWO2004034698A1 (ja) * | 2002-10-09 | 2006-02-09 | 松下電器産業株式会社 | 情報処理装置 |
JP2009128888A (ja) * | 2007-11-28 | 2009-06-11 | Sanyo Electric Co Ltd | 液晶駆動回路 |
TWI597703B (zh) * | 2015-10-08 | 2017-09-01 | 瑞鼎科技股份有限公司 | 顯示記錄資訊產生方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE8504760D0 (sv) * | 1985-10-14 | 1985-10-14 | Sven Torbjorn Lagerwall | Electronic addressing of ferroelectric liquid crystal devices |
JP2670045B2 (ja) * | 1987-03-31 | 1997-10-29 | キヤノン株式会社 | 表示制御装置 |
JP2579933B2 (ja) * | 1987-03-31 | 1997-02-12 | キヤノン株式会社 | 表示制御装置 |
JP2670044B2 (ja) * | 1987-03-31 | 1997-10-29 | キヤノン株式会社 | 表示制御装置 |
US4922241A (en) * | 1987-03-31 | 1990-05-01 | Canon Kabushiki Kaisha | Display device for forming a frame on a display when the device operates in a block or line access mode |
US5233446A (en) * | 1987-03-31 | 1993-08-03 | Canon Kabushiki Kaisha | Display device |
GB8726996D0 (en) * | 1987-11-18 | 1987-12-23 | Secr Defence | Multiplex addressing of ferro-electric liquid crystal displays |
US5499036A (en) * | 1988-07-21 | 1996-03-12 | Proxima Corporation | Display control apparatus and method of using same |
JP3126360B2 (ja) * | 1989-09-01 | 2001-01-22 | キヤノン株式会社 | 表示システム及びその表示制御方法 |
AU628120B2 (en) * | 1989-09-08 | 1992-09-10 | Canon Kabushiki Kaisha | Information processing system and apparatus |
KR940004138B1 (en) * | 1990-04-06 | 1994-05-13 | Canon Kk | Display apparatus |
US5436636A (en) * | 1990-04-20 | 1995-07-25 | Canon Kabushiki Kaisha | Display control device which restricts the start of partial updating in accordance with whether the number of lines to be updated exceeds a predetermined number |
KR920006903A (ko) * | 1990-09-27 | 1992-04-28 | 쯔지 하루오 | 액정표시 장치의 제어방법 및 표시 제어장치 |
JPH04242790A (ja) * | 1991-01-08 | 1992-08-31 | Toshiba Corp | 電子機器 |
CA2060361A1 (en) * | 1991-01-31 | 1992-08-01 | Masao Fukuda | Display control device |
JPH0580720A (ja) * | 1991-09-18 | 1993-04-02 | Canon Inc | 表示制御装置 |
JP2896006B2 (ja) * | 1992-01-16 | 1999-05-31 | 三菱電機株式会社 | 画面表示装置の制御方式 |
EP0558342B1 (en) * | 1992-02-28 | 1997-08-20 | Canon Kabushiki Kaisha | Display control apparatus and method |
US5483634A (en) * | 1992-05-19 | 1996-01-09 | Canon Kabushiki Kaisha | Display control apparatus and method utilizing first and second image planes |
JPH05323904A (ja) * | 1992-05-19 | 1993-12-07 | Canon Inc | 表示制御装置及び表示制御方法 |
JP3173745B2 (ja) * | 1992-07-24 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
US5493648A (en) * | 1993-03-23 | 1996-02-20 | Hayes Microcomputer Products, Inc. | Display update controller |
-
1994
- 1994-01-11 JP JP6012256A patent/JP2902290B2/ja not_active Expired - Lifetime
- 1994-12-30 DE DE69417000T patent/DE69417000T2/de not_active Expired - Fee Related
- 1994-12-30 EP EP94309920A patent/EP0663660B1/en not_active Expired - Lifetime
-
1997
- 1997-10-15 US US08/951,106 patent/US6140992A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69417000D1 (de) | 1999-04-15 |
DE69417000T2 (de) | 1999-08-26 |
EP0663660A1 (en) | 1995-07-19 |
US6140992A (en) | 2000-10-31 |
JPH07210121A (ja) | 1995-08-11 |
EP0663660B1 (en) | 1999-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2902290B2 (ja) | 表示制御システム | |
JPH0362090A (ja) | フラットパネル表示制御回路 | |
EP0591683B1 (en) | Display control apparatus | |
JP2889149B2 (ja) | 画像表示制御方法及び画像表示制御装置 | |
EP0592801B1 (en) | Display control apparatus and method therefor | |
KR970003090B1 (ko) | 표시 데이터 기입제어장치 | |
JP3245230B2 (ja) | 表示制御装置および表示制御方法 | |
JP3281575B2 (ja) | 表示制御システム及びその制御方法 | |
JP3227200B2 (ja) | 表示制御装置及び方法 | |
JPH11167096A (ja) | 表示制御装置及びその方法 | |
EP0435256B1 (en) | External synchronism control circuit | |
JP3430270B2 (ja) | 表示制御装置 | |
JP3264520B2 (ja) | 表示制御装置 | |
JP3074378B2 (ja) | 表示制御方法及び装置 | |
JP3109906B2 (ja) | 表示制御方法及び表示制御装置 | |
JPH11161241A (ja) | 表示制御装置 | |
JPS62113193A (ja) | 記憶回路 | |
JPH05158447A (ja) | Lcd制御方式 | |
JPH0683290A (ja) | 表示制御装置 | |
JPH01239587A (ja) | 表示制御回路 | |
JPH0683292A (ja) | 表示制御装置 | |
JPH035755B2 (ja) | ||
JPH01222298A (ja) | 表示制御装置 | |
JPH08314425A (ja) | ビデオメモリ装置 | |
JPS62139581A (ja) | 図形表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term |