JPH08314425A - ビデオメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ使用効率を向上させることができる。 【構成】 ホストＣＰＵ１１には装置全体制御用プログ
ラムが格納されていて、ＣＰＵ１１にはグラフィック処
理を司るＣＲＴコントローラ１２が接続されている。グ
ラフィック表示メモリ１３にはコントローラ１２が接続
されている。前記表示メモリ１３の出力は、画像データ
ＦＩＦＯ付きＤ／Ａコンバータ１４に供給される。画像
データバス１５はＣＰＵ１１にも接続されている。メモ
リコントロール部１６には画像データバス１５からＣＰ
Ｕ要求信号が供給されるとともに、ＣＲＴコントローラ
１２からの垂直同期信号と垂直クロック信号が供給され
る。メモリコントロール部１６はこれら各信号から制御
信号等を生成し、この制御信号が画像表示メモリ１７に
与えられる。このメモリ１７の出力はＤ／Ａコンバータ
１４に供給され、このコンバータ出力がＣＲＴディスプ
レイ２０に混在表示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＲＴディスプレイ
にグラフィックデータと画像データとを混在表示させて
使用されるビデオメモリ装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータやワークステー
ションなどのＣＲＴディスプレイにグラフィックデータ
と画像データを混在させて表示させる従来のビデオメモ
リ装置の構成を図５に、またその構成における各信号の
タイミングチャートを図６に示す。図５および図６にお
いて、５０はホストＣＰＵで、このホストＣＰＵ５０に
は装置全体の制御を行うプログラムが格納されている。
ホストＣＰＵ５０にはグラフィック処理を司るＣＲＴコ
ントローラ５１がバスを介して接続されている。５２は
グラフィック表示メモリで、このグラフィック表示メモ
リ５２はＣＲＴコントローラ５１とバスにより接続され
ている。グラフィック表示メモリ５２の出力はグラフィ
ックデータラッチ５３を介してディジタル／アナログ
（Ｄ／Ａ）コンバータ５４に供給される。このＤ／Ａコ
ンバータ５４には前記ＣＲＴコントローラ５１からビデ
オクロックＶＣＬＫ、グラフィッククロックＧＣＬＫ、
水平同期信号ＨＳＹＮおよび垂直同期信号ＶＳＹＮが供
給される。前記グラフィックデータラッチ５３はグラフ
ィッククロックＧＣＬＫにより制御される。

【０００３】５５は画像データバスで、この画像データ
バス５５には図示しない画像入力装置から画像データが
供給される。５６は画像メモリコントローラで、このメ
モリコントローラ５６は画像データバス５５とコントロ
ールバスにより接続され、その出力は画像表示メモリ５
７に供給される。画像表示メモリ５７には画像データバ
ス５５からのデータとアドレス信号がそれぞれのバスを
介して供給されるようになっている。なお、画像メモリ
コントローラ５６にはＣＲＴコントローラ５１から水平
同期信号が供給され、画像表示メモリ５７にはＣＲＴコ
ントローラ５１からシリアルクロック信号ＳＣが供給さ
れている。

【０００４】画像表示メモリ５７の出力は２つの画像デ
ータラッチ５８Ａ，５８Ｂを介して画像データマルチプ
レクサ５９に供給され、そのマルチプレクサ５９の画像
データ出力は前記Ｄ／Ａコンバータ５４に供給される。
なお、画像データラッチ５８Ａ，５８Ｂはグラフィック
クロックＧＣＬＫにより制御され、画像データマルチプ
レクサ５９はビデオクロックＶＣＬＫにより制御され
る。

【０００５】上記のように構成された従来のビデオメモ
リ装置において、グラフィックデータと画像データを、
Ｄ／Ａコンバータ５４に接続されるＣＲＴディスプレイ
６０に混在表示させるためには、水平同期信号ＨＳＹＮ
でグラフィック表示メモリ５２と画像表示メモリ５７の
同期を合わせ、ＢＬＮＡＫＵ信号が“Ｌ”の時、表示周
波数に合わせて表示データを供給して、グラフィックデ
ータと画像データを同期させる必要がある。このため、
グラフィックデータラッチ５３と画像データラッチ５８
Ａ，５８ＢをグラフィッククロックＧＣＬＫにより同期
させるようにしている。なお、前記メモリ５２、５７は
ＶＲＡＭから構成され、このＶＲＡＭはパラレルポート
とシリアルポートの２ポート構成で、このシリアルポー
トより表示データを供給し、このシリアルポートから１
行分のデータをクロックに同期させて順番に出力させ
る。シリアルポートへのデータのコピーをシリアルデー
タ転送といい、クロックに同期してのシリアル出力をシ
リアルリードという。

【０００６】図６において、シリアルクロックＳＣの立
ち上がりに同期して画像表示メモリ５７を構成するＶＲ
ＡＭからデータが出力され、グラフィッククロックＧＣ
ＬＫでバッファを構成するグラフィックデータラッチ５
３にラッチされる。そのラッチ５３の出力はそのままＤ
／Ａコンバータ５４に供給され、画像表示メモリ５７の
出力はＧＯ信号でラッチ５８Ａ，５８Ｂからの出力デー
タをマルチプレクしてＤ／Ａコンバータ５４に供給され
る。

【０００７】前記グラフィック表示メモリ５２のメモリ
構成はＣＲＴディスプレイの解像度に左右され、１２８
０×１０２４ドットで８ビット／ピクセルの場合、５１
２×５１２×８ビット（２Ｍ）ＶＲＡＭが８個で構成さ
れる。また、画像表示メモリ５７のメモリ構成は、１６
ビット／ピクセルの場合、ＶＲＡＭ８個を１バンクとす
る２バンクインタリーブ構成になり、合計１６個のＶＲ
ＡＭが必要になる。

【０００８】

【発明が解決しようとする課題】前述のようにグラフィ
ック表示メモリ５２から出力させるグラフィックデータ
と、画像表示メモリ５７から出力させる画像データは完
全な同期動作が必要であるため、グラフィックデータラ
ッチ５３と画像データラッチ５８Ａ、５８Ｂが必要であ
る。また、ＣＲＴコントローラ５１の水平同期信号ＨＳ
ＹＮでグラフィック表示メモリ５２と画像表示メモリ５
７は共にシリアル転送を開始し、グラフィックデータと
画像データはＤ／Ａコンバータ５４に入力される。入力
された両データは、ＣＲＴディスプレイの表示期間まで
には上記全データの転送を完了する必要がある。このた
め、画像データは１６ビット／ピクセルでグラフィック
データの倍のデータが必要となり、画像表示メモリ５７
からのデータを一度ラッチした後、マルチプレクスして
Ｄ／Ａコンバータ５４に供給するようにしている。

【０００９】前述メモリ５２、５７は１回のシリアル転
送で１ロウ分のデータ（５１２×４個×８ビット）が図
示しないシリアルポートに転送され、シリアルクロック
でシリアルリードされる。一方、ＣＲＴディスプレイ
は、水平方向が１２０８ドットであるが、１ロウ分のデ
ータは８ビット／ピクセルで２０４８ドット（５１２×
４）分のデータとなる。前述のように水平同期信号毎に
シリアル転送が発生するので、グラフィック表示メモリ
５２では（２０４８−１２０８）ドット×８ビット分の
メモリは未使用エリアとなり、また、画像表示メモリ５
７では、２バンクインタリーブ構成となっているため、
グラフィック表示メモリの２倍の未使用エリアがあり、
メモリの使用効率が極めて悪い。また、画像表示メモリ
エリアに画像の圧縮、伸長用のワークエリアを確保する
場合は、インタリーブ構成のため、４個×２バンク＝８
個のＶＲＡＭが必要となり、メモリの使用効率さらに低
下させる問題がある。

【００１０】上記の外に、ＣＲＴディスプレイに１画面
を表示するのに１０２４回のシリアル転送サイクルが必
要であり、また、水平同期信号でシリアル転送を行って
いたため、ＣＲＴディスプレイのブランキング時間内に
シリアル転送を完了させなくてはならない問題もある。

【００１１】この発明は上記の事情に鑑みてなされたも
ので、メモリ使用効率を向上させると共に、１画面を表
示するシリアル転送サイクルを大幅に低減でき、かつＣ
ＲＴディスプレイのブランキング時間を考慮しなくて済
むビデオメモリ装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明は、上記の目的
を達成するために、第１発明は、制御プログラムが格納
されたホストＣＰＵと、このＣＰＵからの制御信号で制
御されるＣＲＴコントローラと、このＣＲＴコントロー
ラとデータの授受を行うと共に、コントローラからのア
ドレス信号と制御信号によりメモリの読み書きが行われ
るグラフィック表示メモリと、この表示メモリから読み
出されたグラフィックデータが供給される画像データフ
ァインファンアウト付きディジタル／アナログコンバー
タと、前記ホストＣＰＵからの制御信号と前記ＣＲＴコ
ントローラからの垂直同期信号が供給され、両信号によ
り制御されるメモリコントロール部と、画像データバス
と画像データの授受が行われるとともに、前記メモリコ
ントロール部からの制御信号と画像データバスからのア
ドレス信号によりメモリの読み書きが行われる画像表示
メモリと、この画像表示メモリから読み出される画像デ
ータを一時ラッチし、前記メモリコントロール部からの
信号により画像データを読み出して前記ディジタル／ア
ナログコンバータに供給するラッチ部とを備えたもので
ある。

【００１３】第２発明は、前記メモリコントロール部
は、ＣＲＴコントローラからの垂直クロック信号が入力
され、出力にリフレッシュ要求信号を送出するリフレッ
シュタイマと、このリフレッシュタイマからのリフレッ
シュ要求信号、前記ＣＲＴコントローラからの垂直同期
信号およびホストＣＰＵからの要求信号の調停を取り、
出力にシリアル転送応答信号および制御信号を送出する
調停回路と、この調停回路からのシリアル転送応答信号
が供給され、前記垂直同期信号で起動されて出力にアド
レス信号を送出するラインカウンタと、前記シリアル転
送応答信号で起動され、シリアルクロックでカウントア
ップし、オーバフローで前記調停回路にシリアル転送要
求信号を与えるシリアルクロックカウンタとからなるこ
とを特徴とするものである。

【００１４】第３発明は、画像表示メモリおよびグラフ
ィック表示メモリはビデオＲＡＭからなることを特徴と
するものである。

【００１５】

【作用】第１発明から第３発明において、ディジタル／
アナログコンバータに画像データファインファンアウト
付きＤ／Ａコンバータを使用したので、グラフィックデ
ータと画像データとを非同期で扱えるようになり、しか
もメモリコントロール部を使用して画像表示メモリを制
御する際、ＣＲＴコントローラからの垂直同期信号をメ
モリコントロール部に与えて画像表示メモリを制御す
る。これらにより、グラフィックデータと画像データの
同期を取らなくて済むと共に、画像表示メモリの使用効
率を向上させることができるようになる。

【００１６】

【実施例】以下この発明の一実施例を図面に基づいて説
明する。図１はこの発明の一実施例を示す構成説明図
で、図１において、１１はホストＣＰＵ、このホストＣ
ＰＵ１１には装置全体の制御を行うプログラムが格納さ
れている。ホストＣＰＵ１１にはグラフィック処理を司
るＣＲＴコントローラ１２がバスを介して接続されてい
る。１３はグラフィック表示メモリで、このグラフィッ
ク表示メモリ１３はＣＲＴコントローラ１２とバスによ
り接続されている。グラフィック表示メモリ１３の出力
は、画像データファンインファンアウト（ＦＩＦＯ）付
きＤ／Ａコンバータ１４に供給される。このＤ／Ａコン
バータ１４には前記ＣＲＴコントローラ１２からビデオ
クロックＶＣＬＫ、グラフィッククロックＧＣＬＫ、水
平同期信号ＨＳＹＮおよび垂直同期信号ＶＳＹＮが供給
されている。

【００１７】１５は画像データバスで、この画像データ
バス１５はホストＣＰＵ１１にも接続されている。１６
はメモリコントロール部で、このメモリコントロール部
１６には画像データバス１５からＣＰＵ要求信号が供給
されるとともに、メモリコントロール部１６から画像デ
ータバス１５にＣＰＵ応答信号が送出される。また、メ
モリコントロール部１６には、ＣＲＴコントローラ１２
からの垂直同期信号ＶＳＹＮＣと垂直クロック信号ＶＣ
ＬＫが供給される。メモリコントロール部１６はこれら
各信号からアドレス信号、シリアルクロック信号ＳＣや
制御信号を生成して画像表示メモリ１７に与える。画像
表示メモリ１７には画像データバス１５からデータが供
給される。画像表示メモリ１７からの画像データ出力
は、第１、第２のラッチ回路１８、１９に一時保持され
る。第１、第２のラッチ回路１８、１９はメモリコント
ロール部１６からのラッチ（ＬＡＴ）信号により画像デ
ータがＤ／Ａコンバータ１４に供給される。２０はＣＲ
Ｔディスプレイである。

【００１８】図２は前記メモリコントロール部１６の詳
細を示す構成説明図で、２１はリフレッシュタイマ２２
からのリフレッシュ要求信号、垂直同期信号から得るシ
リアル転送要求信号およびＣＰＵ要求信号の調停を取る
ための調停回路である。リフレッシュタイマ２２には前
記ＣＲＴコントローラ１２からの垂直クロック信号が供
給され、このリフレッシュタイマ２２からは１５.６μ
Ｓに１回、調停回路２１にリフレッシュ要求信号が供給
される。リフレッシュタイマ２２は調停回路２１からの
応答信号で起動される。２３はＮＯＲ回路で、このＮＯ
Ｒ回路２３の第１端子には前記ＣＲＴコントローラ１２
からの垂直同期信号ＶＳＹＮＣが与えられ、その出力端
子からは調停回路２１にシリアル転送要求信号が供給さ
れる。

【００１９】前記垂直同期信号ＶＳＹＮＣはラインカウ
ンタ２４に供給され、このカウンタ２４は垂直同期信号
ＶＳＹＮＣで起動される。ラインカウンタ２４には調停
回路２１からシリアル転送応答信号が供給され、この信
号でラインカウンタ２４はカウントアップして、６４０
回（ＣＲＴディスプレイ１画面分）でオバーフローす
る。ラインカウンタ２４の出力はゲート回路２５を介し
てアドレスバス２６に送出される。２７はシリアルカウ
ンタで、このカウンタ２７は調停回路２１から送出され
るシリアル転送応答信号の終了で起動され、シリアルク
ロック信号ＳＣでカウントアップして、５１２クロック
（１カラム）でオバーフローする。このオーバフロー時
に、シリアルカウンタ２７のオバーフロー端子から送出
する信号をＮＯＲ回路２３を介して調停回路２１にシリ
アル転送要求信号が供給されるとともに、ＡＮＤ回路２
８の第１端子をＬＯＷレベルにする。ＡＮＤ回路２８の
第２端子には前記垂直クロック信号で動作するフリップ
フロップ回路２９の出力が供給される。調停回路２１か
らは画像表示メモリの制御信号が送出される。ＬＡＴは
フリップフロップ回路２９から出力されるラッチ信号で
ある。

【００２０】上記のように構成された実施例において、
グラフィック表示メモリ１３は、従来と同様に水平同期
信号をトリガーしてグラフィックデータのシリアル転送
をＤ／Ａコンバータ１４に供給している。一方、画面表
示メモリ１７の動作は垂直同期信号ＶＳＹＮＣをトリガ
ーとするように構成されていて、垂直同期信号がメモリ
コントロール部１６に供給されると、メモリコントロー
ル部１６からシリアルクロックＳＣが画像表示メモリ１
７に供給される。このシリアルクロック信号ＳＣを図２
に示すシリアルクロックカウンタ２７でカウント（５１
２クロック）し、カウントアップと同時にシリアルクロ
ック信号ＳＣを停止させ、画像データのシリアル転送を
開始させ、次のロウ（ＲＯＷ）アドレスへ移る。

【００２１】図２に示すラインカウンタ２４は、ロウア
ドレスをカウントし、ＣＲＴディスプレイの表示の最終
ライン（６４０ロウアドレス）のシリアル転送が終了す
るまでカウントする。最終ロウアドレスのカウントアッ
プとシリアルクロックカウンタ２７のカウントアップで
ＣＲＴディスプレイの１画面の表示データの転送が終了
する。そして、次の垂直同期信号までウエイト状態とな
る。

【００２２】ここで、上記１画面の表示データの転送に
ついて述べる。ＣＲＴディスプレイは、１２８０×１０
２４ピクセル構成の場合を例にとり、１ピクセルを１６
ビットで構成する。（この場合、６５５３６色表示可能
となる）メモリ構成は２ＭビットＶＲＡＭ（５１２×５
１２×８構成）を１６個で構成され、ビット幅３２ビッ
トで、８個を１バンクとし、２バンクのインタリーブ構
成とする。この構成を図４に示す。

【００２３】図４に示すメモリ構成で、１ロウアドレス
には５１２×８ビット×８個＝３２７５８ビット、ＣＲ
Ｔディスプレイの横１ライン表示に必要なメモリは１０
２４×１６＝１６３８４ビットとなるので、１ロウアド
レスで、横２ラインを表示可能となる。

【００２４】ＣＲＴディスプレイの縦方向は、１２８０
ラインなので、６４０ロウアドレス分のメモリが在れ
ば、ＣＲＴディスプレイ１画面の表示が可能となる（シ
リアルデータ転送は６４０回すればよい）１回のシリア
ル転送で５１２カラムのデータが転送される。シリアル
データ転送後５１２回シリアルクロック信号を供給する
と１回分のデータは終了する。すなわち、ロウアドレス
カウンタの６４０カウントアップとシリアルクロックカ
ウンタの５１２カウントアップでＣＲＴディスプレイ１
画面分のデータが終了する。

【００２５】図３は上記実施例の動作タイミングチャー
トで、図３において、画面データＶDataはラッチ信号Ｌ
ＡＴにより第１、第２ラッチ回路１８、１９でラッチさ
れ、その回路の出力に得られたラッチデータＬat Data
が交互にＤ／Ａコンバータ１４に入力される。

【００２６】次に上記のように構成した実施例の効果を
述べる。グラフィック表示メモリ１３から出力させるデ
ータと、画像表示メモリ１７から出力させるデータの同
期を取る必要がなくなるので、構成の簡素化を図ること
ができる。また、従来では１画面を表示させるのに１０
２４回のシリアル転送サイクルが必要であったが、この
実施例のように構成すれば、６４０回のシリアル転送で
済む利点がある。このように、シリアル転送の回数が減
るため、ＶＲＡＭのパラレルポート側（画像バス側）で
の、アクセス時間が多く取れる。

【００２７】さらに、画像データの圧縮、伸長用のワー
クエリアを確保する際、従来では１ロウ分のデータ（５
１２）中、３２０カラム分のメモリを使用し、残り１９
２カラムデータを未使用状態にするため、ワークエリア
用のＶＲＡＭを８個追加する必要があった。しかし、こ
の実施例では、１ロウ分のデータを全く表示用に使用す
るため、１０２４ロウアドレス中、６４０ロウ分だけ使
用し、３８４ロウ分は未使用となる。このエリアがワー
ク用として使用できるため、ワークエリア用ＶＲＡＭを
８個追加する必要がない。すなわち、メモリ使用効率を
向上させることができる。

【００２８】上記の外、従来では、水平同期信号でシリ
アル転送を行っていたため、ＣＲＴディスプレイのブラ
ンキング時間内にシリアル転送を完了させなくてはなら
ないが、この実施例では垂直同期信号の検出でシリアル
転送を開始するため、時間的マージンが増加する利点が
ある。

【００２９】上記実施例では画像表示メモリ側に適用し
た場合について述べて来たが、グラフィック表示メモリ
側にシリアルクロックカウンタ、ラインカウンタを別に
設け、シリアルクロックカウンタのカウントアップによ
り、ＶＲＡＭに対するシリアル転送を要求するようにす
れば、ＶＲＡＭの使用効率が向上し、ＶＲＡＭ個数を低
減できる。

【００３０】

【発明の効果】以上述べたように、この発明の第１発明
から第３発明によれば、グラフィックデータと画像デー
タの表示の同期が不要となるので、構成の簡素化を図る
ことができ、また、メモリの使用効率を著しく向上させ
ることができる。また、１画面を表示させるのに、極め
て少ないシリアル転送サイクルで行うことができる利点
もある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す構成説明図。

【図２】実施例におけるメモリコントロール部の詳細な
構成説明図。

【図３】実施例の動作タイミングチャート。

【図４】ＶＲＡＭの構成説明図。

【図５】従来のビデオメモリ装置の構成説明図。

【図６】従来のタイミングチャート。

【符号の説明】

１１…ホストＣＰＵ １２…ＣＲＴコントローラ １３…グラフィック表示メモリ １４…画像データＦＩＦＯ付きディジタル／アナログコ
ンバータ １５…画像データバス １６…メモリコントロール部 １７…画像表示メモリ １８、１９…第１、第２ラッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 制御プログラムが格納されたホストＣＰ
   Ｕと、このＣＰＵからの制御信号で制御されるＣＲＴコ
   ントローラと、このＣＲＴコントローラとデータの授受
   を行うとともに、コントローラからのアドレス信号と制
   御信号によりメモリの読み書きが行われるグラフィック
   表示メモリと、この表示メモリから読み出されたグラフ
   ィックデータが供給される画像データファインファンア
   ウト付きディジタル／アナログコンバータと、前記ホス
   トＣＰＵからの制御信号と前記ＣＲＴコントローラから
   の垂直同期信号が供給され、両信号により制御されるメ
   モリコントロール部と、画像データバスと画像データの
   授受が行われるとともに、前記メモリコントロール部か
   らの制御信号と画像データバスからのアドレス信号によ
   りメモリの読み書きが行われる画像表示メモリと、この
   画像表示メモリから読み出される画像データを一時ラッ
   チし、前記メモリコントロール部からの信号により画像
   データを読み出して前記ディジタル／アナログコンバー
   タに供給するラッチ部とを備えたビデオメモリ装置。
2. 【請求項２】 前記メモリコントロール部は、ＣＲＴコ
   ントローラからの垂直クロック信号が入力され、出力に
   リフレッシュ要求信号を送出するリフレッシュタイマ
   と、このリフレッシュタイマからのリフレッシュ要求信
   号、前記ＣＲＴコントローラからの垂直同期信号および
   ホストＣＰＵからの要求信号の調停を取り、出力にシリ
   アル転送応答信号および制御信号を送出する調停回路
   と、この調停回路からのシリアル転送応答信号が供給さ
   れ、前記垂直同期信号で起動されて出力にアドレス信号
   を送出するラインカウンタと、前記シリアル転送応答信
   号で起動され、シリアルクロックでカウントアップし、
   オーバフローで前記調停回路にシリアル転送要求信号を
   与えるシリアルクロックカウンタとからなることを特徴
   とする請求項１記載のビデオメモリ装置。
3. 【請求項３】 画像表示メモリおよびグラフィック表示
   メモリはビデオＲＡＭからなることを特徴とする請求項
   １記載のビデオメモリ装置。