JPS5960482A - Ｃｒｔ装置 - Google Patents
Ｃｒｔ装置Info
- Publication number
- JPS5960482A JPS5960482A JP57169648A JP16964882A JPS5960482A JP S5960482 A JPS5960482 A JP S5960482A JP 57169648 A JP57169648 A JP 57169648A JP 16964882 A JP16964882 A JP 16964882A JP S5960482 A JPS5960482 A JP S5960482A
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- JP
- Japan
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- output
- circuit
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- screen refresh
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- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＣＲＴ（陰極線管）装置に係り、１つのＣ
ＲＴ制御装置によって、複数のＣＲＴを同時に制御でき
るようにしたものである。
ＲＴ制御装置によって、複数のＣＲＴを同時に制御でき
るようにしたものである。
近年、コンピュータの高性能化、低価格化が進み、安（
＋Ｔｆｉなパーソナルコンピュータの分野においても、
出力装置としてＣＲＴ表示装置を持つものが多くなった
。さらに、その利用も多様をきわめ、１つのＣＰＵ （
中央処理装置）本体に複数のＣＲＴが必要な場合もでて
きた。しかしながら、従来のＣＲＴ装置は１個のＣＲＴ
に１個のＣＲＴ制御装置を必要とするため、これに対応
するにはＣＲＴ装置が複雑となり、かつ高価になるとい
う不都合があった。
＋Ｔｆｉなパーソナルコンピュータの分野においても、
出力装置としてＣＲＴ表示装置を持つものが多くなった
。さらに、その利用も多様をきわめ、１つのＣＰＵ （
中央処理装置）本体に複数のＣＲＴが必要な場合もでて
きた。しかしながら、従来のＣＲＴ装置は１個のＣＲＴ
に１個のＣＲＴ制御装置を必要とするため、これに対応
するにはＣＲＴ装置が複雑となり、かつ高価になるとい
う不都合があった。
この発明は、」二連の点にかんがみてなされたもので、
複数のＣＲＴを１つの制御装置で制御するＣＲＴ装置に
おいて、同期出力回路、画面リフレッシュメモリコント
ローラを共用し、さらに画面の振り分は回路を簡略化し
た効果的な複数のＣＲＴシステム（マルチシステム）を
提供するものである。以下、この発明の一実施例を図面
に基づいて説明する。
複数のＣＲＴを１つの制御装置で制御するＣＲＴ装置に
おいて、同期出力回路、画面リフレッシュメモリコント
ローラを共用し、さらに画面の振り分は回路を簡略化し
た効果的な複数のＣＲＴシステム（マルチシステム）を
提供するものである。以下、この発明の一実施例を図面
に基づいて説明する。
第１図はこの発明の一実施例を示すＣＲＴ装置のブロッ
ク回路図である。同図において、１はＣＲＴ制御装置で
、垂直同期信号線（２１）、水平同期信号線（２２）お
よびバス（１）にそれぞれ垂直同期信号、水平同期信号
および画面リフレッシュメモリのアドレス、ラスクアド
レスを出力するものであり、主にカウンタからなるもの
である。２，３は画面リフレッシュメモリであり、この
実施例のようにＣＲＴを２台駆動する時には、２画面分
のメモリを持つものとする。従ってＣＲＴの台数によっ
て画面リフレッシュメモリは増加することになる。４は
データバス（９）、（１０）のデータバス切換回路であ
り、バスの１つ１つの信号線に対してはマルチプレクサ
がその役割を果たしている。５は前記データバス（９）
、（１０）およびバス（１１）のデータバス切換回路で
あり、バスの１つ１つの信号線に対しては前記データバ
ス切換回路４と同様、マルチプレクサがその役割を果た
している。６は前記画面リフレッシュメモリ２．３のア
ドレスを、バス（１）かバス（２）かに切り換えること
により、ＣＰＵ制御かＣＲＴ制御装置ｌに切り換えるデ
ータバス切換回路であり、前記データバス切換回路４と
同様、マルチプレクサがその役割を果たしている。７は
前記画面リフレッシュメモリ２．３の指定する文字、パ
ターンをドツト表示するためにデータを変換する回路で
あり、一般にはキャラクタ−ジェネレータと呼ばれ、Ｒ
ＯＭ （リードΦオンリ令メモリ）またはＲＡＭ （ラ
ンタ′ムーアクセス・メモリ）により構成されている。
ク回路図である。同図において、１はＣＲＴ制御装置で
、垂直同期信号線（２１）、水平同期信号線（２２）お
よびバス（１）にそれぞれ垂直同期信号、水平同期信号
および画面リフレッシュメモリのアドレス、ラスクアド
レスを出力するものであり、主にカウンタからなるもの
である。２，３は画面リフレッシュメモリであり、この
実施例のようにＣＲＴを２台駆動する時には、２画面分
のメモリを持つものとする。従ってＣＲＴの台数によっ
て画面リフレッシュメモリは増加することになる。４は
データバス（９）、（１０）のデータバス切換回路であ
り、バスの１つ１つの信号線に対してはマルチプレクサ
がその役割を果たしている。５は前記データバス（９）
、（１０）およびバス（１１）のデータバス切換回路で
あり、バスの１つ１つの信号線に対しては前記データバ
ス切換回路４と同様、マルチプレクサがその役割を果た
している。６は前記画面リフレッシュメモリ２．３のア
ドレスを、バス（１）かバス（２）かに切り換えること
により、ＣＰＵ制御かＣＲＴ制御装置ｌに切り換えるデ
ータバス切換回路であり、前記データバス切換回路４と
同様、マルチプレクサがその役割を果たしている。７は
前記画面リフレッシュメモリ２．３の指定する文字、パ
ターンをドツト表示するためにデータを変換する回路で
あり、一般にはキャラクタ−ジェネレータと呼ばれ、Ｒ
ＯＭ （リードΦオンリ令メモリ）またはＲＡＭ （ラ
ンタ′ムーアクセス・メモリ）により構成されている。
そのメモリ容量も、漢字システムなどにおいては相当大
きいものが必要となる。８，９は、前記キャラクタ−ジ
ェネレータ７からのパラレル形のデータをシリアル形の
データに変換するパラレル・シリアル変換回路であり、
この出力はＣＲＴのビデオ信号として信号線（１９）
、（２０）に出力される。１１．１２はビデオ信号の遅
延回路およびデータ修飾回路であり、必要な遅延時間を
作るものである。１０は前記データバス切換回路４．パ
ラレル・シリアル変換回路８，９、ＯＲ回路１３．１４
に必要なタイミングパルスを作るタイミングパルス発生
回路である。このタイミングパルス発生回路１０からの
タイミングパルス信号により、データバス切換回路４は
画面リフレッシュメモリ２，３の選択を行なうと共に、
キャラクタ−ジェネレータ７からの信号を複数のＣＲＴ
用の複数のパラレル・シリアル変換回路８，９に分配す
る。このことは１個のキャラクタ−ジェネレータ７で複
数のパラレル拳シリアル変換回路への分配が可能である
ことを意味する。
きいものが必要となる。８，９は、前記キャラクタ−ジ
ェネレータ７からのパラレル形のデータをシリアル形の
データに変換するパラレル・シリアル変換回路であり、
この出力はＣＲＴのビデオ信号として信号線（１９）
、（２０）に出力される。１１．１２はビデオ信号の遅
延回路およびデータ修飾回路であり、必要な遅延時間を
作るものである。１０は前記データバス切換回路４．パ
ラレル・シリアル変換回路８，９、ＯＲ回路１３．１４
に必要なタイミングパルスを作るタイミングパルス発生
回路である。このタイミングパルス発生回路１０からの
タイミングパルス信号により、データバス切換回路４は
画面リフレッシュメモリ２，３の選択を行なうと共に、
キャラクタ−ジェネレータ７からの信号を複数のＣＲＴ
用の複数のパラレル・シリアル変換回路８，９に分配す
る。このことは１個のキャラクタ−ジェネレータ７で複
数のパラレル拳シリアル変換回路への分配が可能である
ことを意味する。
以上が第１図に示す実施例のブロック回路の構成である
が、次にその動作について、第２図のタイミングチャー
トを参照しながら説明する。
が、次にその動作について、第２図のタイミングチャー
トを参照しながら説明する。
第２図のａはバス（３）の信号波形であり、いま、画面
リフレッシュメモリ２，３へＣＰＵ側からデータバス（
２）にデータ書き込み信号がなければ、ＣＲＴ制御装置
ｌの出力信号がバス（１）を通ってバス（３）に送られ
る。信号線（４）、（５）の信号は画面リフレッシュメ
モリ２，３の選択信号でアリ、画面リフレッシュメモリ
２，３への書き込み時、書くべき画面リフレッシュメモ
リ２または３に対してＣＰＵから信号を送り、その画面
リフレッシュメモリ２または３のみにデータを書き込む
。従って、同一画面の時は、画面リフレッシュメモリ２
．３ともに選択されデータの書き込みが行なわれる。ま
た、データの書き込みがない時は、常に画面リフレッシ
ュメモリ２．３が共に選択されるようにタイミングパル
ス発生回路１０によって信号線（６）に信号が出力され
ＯＲ回路１３．１４により論理和がとられ、ＯＲ回路１
３．１４の出力が信号線（７）、（８）から画面リフレ
ッシュメモリ２．３へ入力される。
リフレッシュメモリ２，３へＣＰＵ側からデータバス（
２）にデータ書き込み信号がなければ、ＣＲＴ制御装置
ｌの出力信号がバス（１）を通ってバス（３）に送られ
る。信号線（４）、（５）の信号は画面リフレッシュメ
モリ２，３の選択信号でアリ、画面リフレッシュメモリ
２，３への書き込み時、書くべき画面リフレッシュメモ
リ２または３に対してＣＰＵから信号を送り、その画面
リフレッシュメモリ２または３のみにデータを書き込む
。従って、同一画面の時は、画面リフレッシュメモリ２
．３ともに選択されデータの書き込みが行なわれる。ま
た、データの書き込みがない時は、常に画面リフレッシ
ュメモリ２．３が共に選択されるようにタイミングパル
ス発生回路１０によって信号線（６）に信号が出力され
ＯＲ回路１３．１４により論理和がとられ、ＯＲ回路１
３．１４の出力が信号線（７）、（８）から画面リフレ
ッシュメモリ２．３へ入力される。
第２図のす、ｃは画面リフレッシュメモリ２゜３からの
データバス（９）、（ｔｏ）への出力信号のタイミング
であり、それに対応する信号はデータバス（８）、（１
０）を通ってデータバス切換回路４に入力される。なお
、データバス切換回路５はＣＰＵ側からのバス（１１）
を通ってくるデータを画面リフレッシュメモリ２，３に
入力する際のバス切り換えを複数のデマルチプレクサに
より行なう。データ／ヘス切換回路４に入力されたデー
タバス（９） 、 （１０）のデータ信号は、タイミン
グパルス発生回路１０により生成された信号線（１２）
、（１３）に出力される信号のタイミングで時間的に分
割される。そのタイミングを第２図のｄに示す。従って
データバス切換回路４の出力信号は、１ラスクの１文字
時間（第２図のｈのｔ）の中にＣＲＴＩ用とＣＲＴＺ用
の２つのデータが出ることになる。このデータバス切換
回路４の出力信号はデータバス（１４）を通ってキャラ
クタ−ジェネレータ７におけるアドレス信号としてキャ
ラクタ−ジェネレータ７のアドレス側に入力される。従
ってバス（１５）Ｊ−のキャラクタ−ジェネレータ７の
出力信号も第２図のｅに示すように時間分割され、ｌラ
スタの１文字時間中にＣＲＴＩ用とＣＲＴＺ用の２つの
データが交互に出されることになる。キャラクタ−ジェ
ネレータ７からデータバス（１５）上に出力された信号
は、パラレル・シリアル変換回路８，９に信□号線（１
６） 、（１７）を通って供給されるタイミングパルス
発生回路１０の出力パルスのタイミングによってセット
される。この信号線（１６）、（１７）に送出されるタ
イミング信号を第２図のｇ、ｆに示す。このようにして
セットされたキャラクタ−ジェネレータ７の出力データ
は、第２図のｈに示す信号線（１８）上に出力されるタ
イミングパルス発生回路ｌＯのクロックによって信号線
（１９） 、（２０）に転送される。この信号線（１９
）、（２０） 、ｈに転送された信号がドツトを表示す
るビデオ信号となる。このビデオ信号は遅延回路および
データ修飾回路１１゜１２で時間補正および修飾されて
各々のＣＲＴに入力されるのである。
データバス（９）、（ｔｏ）への出力信号のタイミング
であり、それに対応する信号はデータバス（８）、（１
０）を通ってデータバス切換回路４に入力される。なお
、データバス切換回路５はＣＰＵ側からのバス（１１）
を通ってくるデータを画面リフレッシュメモリ２，３に
入力する際のバス切り換えを複数のデマルチプレクサに
より行なう。データ／ヘス切換回路４に入力されたデー
タバス（９） 、 （１０）のデータ信号は、タイミン
グパルス発生回路１０により生成された信号線（１２）
、（１３）に出力される信号のタイミングで時間的に分
割される。そのタイミングを第２図のｄに示す。従って
データバス切換回路４の出力信号は、１ラスクの１文字
時間（第２図のｈのｔ）の中にＣＲＴＩ用とＣＲＴＺ用
の２つのデータが出ることになる。このデータバス切換
回路４の出力信号はデータバス（１４）を通ってキャラ
クタ−ジェネレータ７におけるアドレス信号としてキャ
ラクタ−ジェネレータ７のアドレス側に入力される。従
ってバス（１５）Ｊ−のキャラクタ−ジェネレータ７の
出力信号も第２図のｅに示すように時間分割され、ｌラ
スタの１文字時間中にＣＲＴＩ用とＣＲＴＺ用の２つの
データが交互に出されることになる。キャラクタ−ジェ
ネレータ７からデータバス（１５）上に出力された信号
は、パラレル・シリアル変換回路８，９に信□号線（１
６） 、（１７）を通って供給されるタイミングパルス
発生回路１０の出力パルスのタイミングによってセット
される。この信号線（１６）、（１７）に送出されるタ
イミング信号を第２図のｇ、ｆに示す。このようにして
セットされたキャラクタ−ジェネレータ７の出力データ
は、第２図のｈに示す信号線（１８）上に出力されるタ
イミングパルス発生回路ｌＯのクロックによって信号線
（１９） 、（２０）に転送される。この信号線（１９
）、（２０） 、ｈに転送された信号がドツトを表示す
るビデオ信号となる。このビデオ信号は遅延回路および
データ修飾回路１１゜１２で時間補正および修飾されて
各々のＣＲＴに入力されるのである。
以上詳細に説明したように、この発明に係るＣＲＴ装置
は、リフレッシュメモリのアドレスおよびラスタアドレ
スを出力するＣＲＴ制御装置と、複数の画面リフレッシ
ュメモリと、データバス切換回路と、タイミングパルス
発生回路と、キャラクタ−ジェネレータと、複数のパラ
レル・シリアル変換回路と遅延回路からなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレッシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路出力の位相合せを行なわせるようにしたので、複数
のＣＲＴ制御装置、複数のキャラクタ−ジェネレータを
用いることなく、単に、キャラクタ−ジェネレータへの
アドレス信号を時分割する回路を付けることにより、複
数ＣＲＴ表示が全く独自の方法で可能になるというすぐ
れた効果を有する。また、単なる端末ディスプレイ装置
と違いＣＲＴ制御装置およびＣＰＵと信号系が直結して
いるから、ライトペンなどの他の重要な機能もＣＲＴ制
御装置に信号を持ってくるだけで実現でき、高度な仕事
も能率よくなしうるという効果も有する。
は、リフレッシュメモリのアドレスおよびラスタアドレ
スを出力するＣＲＴ制御装置と、複数の画面リフレッシ
ュメモリと、データバス切換回路と、タイミングパルス
発生回路と、キャラクタ−ジェネレータと、複数のパラ
レル・シリアル変換回路と遅延回路からなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレッシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路出力の位相合せを行なわせるようにしたので、複数
のＣＲＴ制御装置、複数のキャラクタ−ジェネレータを
用いることなく、単に、キャラクタ−ジェネレータへの
アドレス信号を時分割する回路を付けることにより、複
数ＣＲＴ表示が全く独自の方法で可能になるというすぐ
れた効果を有する。また、単なる端末ディスプレイ装置
と違いＣＲＴ制御装置およびＣＰＵと信号系が直結して
いるから、ライトペンなどの他の重要な機能もＣＲＴ制
御装置に信号を持ってくるだけで実現でき、高度な仕事
も能率よくなしうるという効果も有する。
さらに、このＣＲＴ装置を用いれば、１つのＣＰＵを複
数のＣＲＴを用いて行なう複数作業が容易で、しかも構
成が簡単であることから安価になるという効果も有する
。
数のＣＲＴを用いて行なう複数作業が容易で、しかも構
成が簡単であることから安価になるという効果も有する
。
第１図はこの発明の一実施例を示すＣＲＴ装置のブロッ
ク回路図、第２図はそのタイミングチャートである。 図中、１はＣＲＴ制御装置、２．３は画面リフレッシュ
メモリ、４，５．６はデータバス切換回路、７はキャラ
クタ−ジェネレータ、８，９はパラレル・シリアル変換
回路、１０はタイミングパルス発生回路、１１．１２は
遅延回路およびデータ修飾回路、１３．１４はＯＲ回路
である。
ク回路図、第２図はそのタイミングチャートである。 図中、１はＣＲＴ制御装置、２．３は画面リフレッシュ
メモリ、４，５．６はデータバス切換回路、７はキャラ
クタ−ジェネレータ、８，９はパラレル・シリアル変換
回路、１０はタイミングパルス発生回路、１１．１２は
遅延回路およびデータ修飾回路、１３．１４はＯＲ回路
である。
Claims (1)
- 複数の画面リフレッシュメモリと、この画面リフレッシ
ュメモリのアドレスおよびラスクアドレスを出力する制
御装置と、データバス切換回路と、タイミングパルス発
生回路と、キャラクタ−ジェネレータと、複数のパラレ
ル・シリアル変換回路と遅延回路とからなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレフシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路の出力信号の位相合わせを行なうことを特徴とする
ＣＲＴ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169648A JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Ｃｒｔ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169648A JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Ｃｒｔ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960482A true JPS5960482A (ja) | 1984-04-06 |
Family
ID=15890371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169648A Pending JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Ｃｒｔ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049775A (en) * | 1988-09-30 | 1991-09-17 | Boston University | Integrated micromechanical piezoelectric motor |
| JP2008242209A (ja) * | 2007-03-28 | 2008-10-09 | Casio Comput Co Ltd | Ｌｃｄデータ転送システム |
-
1982
- 1982-09-30 JP JP57169648A patent/JPS5960482A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049775A (en) * | 1988-09-30 | 1991-09-17 | Boston University | Integrated micromechanical piezoelectric motor |
| JP2008242209A (ja) * | 2007-03-28 | 2008-10-09 | Casio Comput Co Ltd | Ｌｃｄデータ転送システム |
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