JPS5960482A - Crt装置 - Google Patents
Crt装置Info
- Publication number
- JPS5960482A JPS5960482A JP57169648A JP16964882A JPS5960482A JP S5960482 A JPS5960482 A JP S5960482A JP 57169648 A JP57169648 A JP 57169648A JP 16964882 A JP16964882 A JP 16964882A JP S5960482 A JPS5960482 A JP S5960482A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- data
- screen refresh
- crt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、CRT(陰極線管)装置に係り、1つのC
RT制御装置によって、複数のCRTを同時に制御でき
るようにしたものである。
RT制御装置によって、複数のCRTを同時に制御でき
るようにしたものである。
近年、コンピュータの高性能化、低価格化が進み、安(
+Tfiなパーソナルコンピュータの分野においても、
出力装置としてCRT表示装置を持つものが多くなった
。さらに、その利用も多様をきわめ、1つのCPU (
中央処理装置)本体に複数のCRTが必要な場合もでて
きた。しかしながら、従来のCRT装置は1個のCRT
に1個のCRT制御装置を必要とするため、これに対応
するにはCRT装置が複雑となり、かつ高価になるとい
う不都合があった。
+Tfiなパーソナルコンピュータの分野においても、
出力装置としてCRT表示装置を持つものが多くなった
。さらに、その利用も多様をきわめ、1つのCPU (
中央処理装置)本体に複数のCRTが必要な場合もでて
きた。しかしながら、従来のCRT装置は1個のCRT
に1個のCRT制御装置を必要とするため、これに対応
するにはCRT装置が複雑となり、かつ高価になるとい
う不都合があった。
この発明は、」二連の点にかんがみてなされたもので、
複数のCRTを1つの制御装置で制御するCRT装置に
おいて、同期出力回路、画面リフレッシュメモリコント
ローラを共用し、さらに画面の振り分は回路を簡略化し
た効果的な複数のCRTシステム(マルチシステム)を
提供するものである。以下、この発明の一実施例を図面
に基づいて説明する。
複数のCRTを1つの制御装置で制御するCRT装置に
おいて、同期出力回路、画面リフレッシュメモリコント
ローラを共用し、さらに画面の振り分は回路を簡略化し
た効果的な複数のCRTシステム(マルチシステム)を
提供するものである。以下、この発明の一実施例を図面
に基づいて説明する。
第1図はこの発明の一実施例を示すCRT装置のブロッ
ク回路図である。同図において、1はCRT制御装置で
、垂直同期信号線(21)、水平同期信号線(22)お
よびバス(1)にそれぞれ垂直同期信号、水平同期信号
および画面リフレッシュメモリのアドレス、ラスクアド
レスを出力するものであり、主にカウンタからなるもの
である。2,3は画面リフレッシュメモリであり、この
実施例のようにCRTを2台駆動する時には、2画面分
のメモリを持つものとする。従ってCRTの台数によっ
て画面リフレッシュメモリは増加することになる。4は
データバス(9)、(10)のデータバス切換回路であ
り、バスの1つ1つの信号線に対してはマルチプレクサ
がその役割を果たしている。5は前記データバス(9)
、(10)およびバス(11)のデータバス切換回路で
あり、バスの1つ1つの信号線に対しては前記データバ
ス切換回路4と同様、マルチプレクサがその役割を果た
している。6は前記画面リフレッシュメモリ2.3のア
ドレスを、バス(1)かバス(2)かに切り換えること
により、CPU制御かCRT制御装置lに切り換えるデ
ータバス切換回路であり、前記データバス切換回路4と
同様、マルチプレクサがその役割を果たしている。7は
前記画面リフレッシュメモリ2.3の指定する文字、パ
ターンをドツト表示するためにデータを変換する回路で
あり、一般にはキャラクタ−ジェネレータと呼ばれ、R
OM (リードΦオンリ令メモリ)またはRAM (ラ
ンタ′ムーアクセス・メモリ)により構成されている。
ク回路図である。同図において、1はCRT制御装置で
、垂直同期信号線(21)、水平同期信号線(22)お
よびバス(1)にそれぞれ垂直同期信号、水平同期信号
および画面リフレッシュメモリのアドレス、ラスクアド
レスを出力するものであり、主にカウンタからなるもの
である。2,3は画面リフレッシュメモリであり、この
実施例のようにCRTを2台駆動する時には、2画面分
のメモリを持つものとする。従ってCRTの台数によっ
て画面リフレッシュメモリは増加することになる。4は
データバス(9)、(10)のデータバス切換回路であ
り、バスの1つ1つの信号線に対してはマルチプレクサ
がその役割を果たしている。5は前記データバス(9)
、(10)およびバス(11)のデータバス切換回路で
あり、バスの1つ1つの信号線に対しては前記データバ
ス切換回路4と同様、マルチプレクサがその役割を果た
している。6は前記画面リフレッシュメモリ2.3のア
ドレスを、バス(1)かバス(2)かに切り換えること
により、CPU制御かCRT制御装置lに切り換えるデ
ータバス切換回路であり、前記データバス切換回路4と
同様、マルチプレクサがその役割を果たしている。7は
前記画面リフレッシュメモリ2.3の指定する文字、パ
ターンをドツト表示するためにデータを変換する回路で
あり、一般にはキャラクタ−ジェネレータと呼ばれ、R
OM (リードΦオンリ令メモリ)またはRAM (ラ
ンタ′ムーアクセス・メモリ)により構成されている。
そのメモリ容量も、漢字システムなどにおいては相当大
きいものが必要となる。8,9は、前記キャラクタ−ジ
ェネレータ7からのパラレル形のデータをシリアル形の
データに変換するパラレル・シリアル変換回路であり、
この出力はCRTのビデオ信号として信号線(19)
、(20)に出力される。11.12はビデオ信号の遅
延回路およびデータ修飾回路であり、必要な遅延時間を
作るものである。10は前記データバス切換回路4.パ
ラレル・シリアル変換回路8,9、OR回路13.14
に必要なタイミングパルスを作るタイミングパルス発生
回路である。このタイミングパルス発生回路10からの
タイミングパルス信号により、データバス切換回路4は
画面リフレッシュメモリ2,3の選択を行なうと共に、
キャラクタ−ジェネレータ7からの信号を複数のCRT
用の複数のパラレル・シリアル変換回路8,9に分配す
る。このことは1個のキャラクタ−ジェネレータ7で複
数のパラレル拳シリアル変換回路への分配が可能である
ことを意味する。
きいものが必要となる。8,9は、前記キャラクタ−ジ
ェネレータ7からのパラレル形のデータをシリアル形の
データに変換するパラレル・シリアル変換回路であり、
この出力はCRTのビデオ信号として信号線(19)
、(20)に出力される。11.12はビデオ信号の遅
延回路およびデータ修飾回路であり、必要な遅延時間を
作るものである。10は前記データバス切換回路4.パ
ラレル・シリアル変換回路8,9、OR回路13.14
に必要なタイミングパルスを作るタイミングパルス発生
回路である。このタイミングパルス発生回路10からの
タイミングパルス信号により、データバス切換回路4は
画面リフレッシュメモリ2,3の選択を行なうと共に、
キャラクタ−ジェネレータ7からの信号を複数のCRT
用の複数のパラレル・シリアル変換回路8,9に分配す
る。このことは1個のキャラクタ−ジェネレータ7で複
数のパラレル拳シリアル変換回路への分配が可能である
ことを意味する。
以上が第1図に示す実施例のブロック回路の構成である
が、次にその動作について、第2図のタイミングチャー
トを参照しながら説明する。
が、次にその動作について、第2図のタイミングチャー
トを参照しながら説明する。
第2図のaはバス(3)の信号波形であり、いま、画面
リフレッシュメモリ2,3へCPU側からデータバス(
2)にデータ書き込み信号がなければ、CRT制御装置
lの出力信号がバス(1)を通ってバス(3)に送られ
る。信号線(4)、(5)の信号は画面リフレッシュメ
モリ2,3の選択信号でアリ、画面リフレッシュメモリ
2,3への書き込み時、書くべき画面リフレッシュメモ
リ2または3に対してCPUから信号を送り、その画面
リフレッシュメモリ2または3のみにデータを書き込む
。従って、同一画面の時は、画面リフレッシュメモリ2
.3ともに選択されデータの書き込みが行なわれる。ま
た、データの書き込みがない時は、常に画面リフレッシ
ュメモリ2.3が共に選択されるようにタイミングパル
ス発生回路10によって信号線(6)に信号が出力され
OR回路13.14により論理和がとられ、OR回路1
3.14の出力が信号線(7)、(8)から画面リフレ
ッシュメモリ2.3へ入力される。
リフレッシュメモリ2,3へCPU側からデータバス(
2)にデータ書き込み信号がなければ、CRT制御装置
lの出力信号がバス(1)を通ってバス(3)に送られ
る。信号線(4)、(5)の信号は画面リフレッシュメ
モリ2,3の選択信号でアリ、画面リフレッシュメモリ
2,3への書き込み時、書くべき画面リフレッシュメモ
リ2または3に対してCPUから信号を送り、その画面
リフレッシュメモリ2または3のみにデータを書き込む
。従って、同一画面の時は、画面リフレッシュメモリ2
.3ともに選択されデータの書き込みが行なわれる。ま
た、データの書き込みがない時は、常に画面リフレッシ
ュメモリ2.3が共に選択されるようにタイミングパル
ス発生回路10によって信号線(6)に信号が出力され
OR回路13.14により論理和がとられ、OR回路1
3.14の出力が信号線(7)、(8)から画面リフレ
ッシュメモリ2.3へ入力される。
第2図のす、cは画面リフレッシュメモリ2゜3からの
データバス(9)、(to)への出力信号のタイミング
であり、それに対応する信号はデータバス(8)、(1
0)を通ってデータバス切換回路4に入力される。なお
、データバス切換回路5はCPU側からのバス(11)
を通ってくるデータを画面リフレッシュメモリ2,3に
入力する際のバス切り換えを複数のデマルチプレクサに
より行なう。データ/ヘス切換回路4に入力されたデー
タバス(9) 、 (10)のデータ信号は、タイミン
グパルス発生回路10により生成された信号線(12)
、(13)に出力される信号のタイミングで時間的に分
割される。そのタイミングを第2図のdに示す。従って
データバス切換回路4の出力信号は、1ラスクの1文字
時間(第2図のhのt)の中にCRTI用とCRTZ用
の2つのデータが出ることになる。このデータバス切換
回路4の出力信号はデータバス(14)を通ってキャラ
クタ−ジェネレータ7におけるアドレス信号としてキャ
ラクタ−ジェネレータ7のアドレス側に入力される。従
ってバス(15)J−のキャラクタ−ジェネレータ7の
出力信号も第2図のeに示すように時間分割され、lラ
スタの1文字時間中にCRTI用とCRTZ用の2つの
データが交互に出されることになる。キャラクタ−ジェ
ネレータ7からデータバス(15)上に出力された信号
は、パラレル・シリアル変換回路8,9に信□号線(1
6) 、(17)を通って供給されるタイミングパルス
発生回路10の出力パルスのタイミングによってセット
される。この信号線(16)、(17)に送出されるタ
イミング信号を第2図のg、fに示す。このようにして
セットされたキャラクタ−ジェネレータ7の出力データ
は、第2図のhに示す信号線(18)上に出力されるタ
イミングパルス発生回路lOのクロックによって信号線
(19) 、(20)に転送される。この信号線(19
)、(20) 、hに転送された信号がドツトを表示す
るビデオ信号となる。このビデオ信号は遅延回路および
データ修飾回路11゜12で時間補正および修飾されて
各々のCRTに入力されるのである。
データバス(9)、(to)への出力信号のタイミング
であり、それに対応する信号はデータバス(8)、(1
0)を通ってデータバス切換回路4に入力される。なお
、データバス切換回路5はCPU側からのバス(11)
を通ってくるデータを画面リフレッシュメモリ2,3に
入力する際のバス切り換えを複数のデマルチプレクサに
より行なう。データ/ヘス切換回路4に入力されたデー
タバス(9) 、 (10)のデータ信号は、タイミン
グパルス発生回路10により生成された信号線(12)
、(13)に出力される信号のタイミングで時間的に分
割される。そのタイミングを第2図のdに示す。従って
データバス切換回路4の出力信号は、1ラスクの1文字
時間(第2図のhのt)の中にCRTI用とCRTZ用
の2つのデータが出ることになる。このデータバス切換
回路4の出力信号はデータバス(14)を通ってキャラ
クタ−ジェネレータ7におけるアドレス信号としてキャ
ラクタ−ジェネレータ7のアドレス側に入力される。従
ってバス(15)J−のキャラクタ−ジェネレータ7の
出力信号も第2図のeに示すように時間分割され、lラ
スタの1文字時間中にCRTI用とCRTZ用の2つの
データが交互に出されることになる。キャラクタ−ジェ
ネレータ7からデータバス(15)上に出力された信号
は、パラレル・シリアル変換回路8,9に信□号線(1
6) 、(17)を通って供給されるタイミングパルス
発生回路10の出力パルスのタイミングによってセット
される。この信号線(16)、(17)に送出されるタ
イミング信号を第2図のg、fに示す。このようにして
セットされたキャラクタ−ジェネレータ7の出力データ
は、第2図のhに示す信号線(18)上に出力されるタ
イミングパルス発生回路lOのクロックによって信号線
(19) 、(20)に転送される。この信号線(19
)、(20) 、hに転送された信号がドツトを表示す
るビデオ信号となる。このビデオ信号は遅延回路および
データ修飾回路11゜12で時間補正および修飾されて
各々のCRTに入力されるのである。
以上詳細に説明したように、この発明に係るCRT装置
は、リフレッシュメモリのアドレスおよびラスタアドレ
スを出力するCRT制御装置と、複数の画面リフレッシ
ュメモリと、データバス切換回路と、タイミングパルス
発生回路と、キャラクタ−ジェネレータと、複数のパラ
レル・シリアル変換回路と遅延回路からなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレッシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路出力の位相合せを行なわせるようにしたので、複数
のCRT制御装置、複数のキャラクタ−ジェネレータを
用いることなく、単に、キャラクタ−ジェネレータへの
アドレス信号を時分割する回路を付けることにより、複
数CRT表示が全く独自の方法で可能になるというすぐ
れた効果を有する。また、単なる端末ディスプレイ装置
と違いCRT制御装置およびCPUと信号系が直結して
いるから、ライトペンなどの他の重要な機能もCRT制
御装置に信号を持ってくるだけで実現でき、高度な仕事
も能率よくなしうるという効果も有する。
は、リフレッシュメモリのアドレスおよびラスタアドレ
スを出力するCRT制御装置と、複数の画面リフレッシ
ュメモリと、データバス切換回路と、タイミングパルス
発生回路と、キャラクタ−ジェネレータと、複数のパラ
レル・シリアル変換回路と遅延回路からなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレッシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路出力の位相合せを行なわせるようにしたので、複数
のCRT制御装置、複数のキャラクタ−ジェネレータを
用いることなく、単に、キャラクタ−ジェネレータへの
アドレス信号を時分割する回路を付けることにより、複
数CRT表示が全く独自の方法で可能になるというすぐ
れた効果を有する。また、単なる端末ディスプレイ装置
と違いCRT制御装置およびCPUと信号系が直結して
いるから、ライトペンなどの他の重要な機能もCRT制
御装置に信号を持ってくるだけで実現でき、高度な仕事
も能率よくなしうるという効果も有する。
さらに、このCRT装置を用いれば、1つのCPUを複
数のCRTを用いて行なう複数作業が容易で、しかも構
成が簡単であることから安価になるという効果も有する
。
数のCRTを用いて行なう複数作業が容易で、しかも構
成が簡単であることから安価になるという効果も有する
。
第1図はこの発明の一実施例を示すCRT装置のブロッ
ク回路図、第2図はそのタイミングチャートである。 図中、1はCRT制御装置、2.3は画面リフレッシュ
メモリ、4,5.6はデータバス切換回路、7はキャラ
クタ−ジェネレータ、8,9はパラレル・シリアル変換
回路、10はタイミングパルス発生回路、11.12は
遅延回路およびデータ修飾回路、13.14はOR回路
である。
ク回路図、第2図はそのタイミングチャートである。 図中、1はCRT制御装置、2.3は画面リフレッシュ
メモリ、4,5.6はデータバス切換回路、7はキャラ
クタ−ジェネレータ、8,9はパラレル・シリアル変換
回路、10はタイミングパルス発生回路、11.12は
遅延回路およびデータ修飾回路、13.14はOR回路
である。
Claims (1)
- 複数の画面リフレッシュメモリと、この画面リフレッシ
ュメモリのアドレスおよびラスクアドレスを出力する制
御装置と、データバス切換回路と、タイミングパルス発
生回路と、キャラクタ−ジェネレータと、複数のパラレ
ル・シリアル変換回路と遅延回路とからなり、前記タイ
ミングパルス発生回路の出力パルスと前記データバス切
換回路で前記複数の画面リフレフシュメモリからの出力
を時分割して前記キャラクタ−ジェネレータに入力させ
ると共に、前記タイミングパルス発生回路の出力パルス
で前記キャラクタ−ジェネレータからの出力を時分割し
て前記複数のパラレル・シリアル変換回路に入力させ、
さらに前記遅延回路により前記パラレル・シリアル変換
回路の出力信号の位相合わせを行なうことを特徴とする
CRT装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57169648A JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Crt装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57169648A JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Crt装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5960482A true JPS5960482A (ja) | 1984-04-06 |
Family
ID=15890371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57169648A Pending JPS5960482A (ja) | 1982-09-30 | 1982-09-30 | Crt装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5960482A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5049775A (en) * | 1988-09-30 | 1991-09-17 | Boston University | Integrated micromechanical piezoelectric motor |
JP2008242209A (ja) * | 2007-03-28 | 2008-10-09 | Casio Comput Co Ltd | Lcdデータ転送システム |
-
1982
- 1982-09-30 JP JP57169648A patent/JPS5960482A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5049775A (en) * | 1988-09-30 | 1991-09-17 | Boston University | Integrated micromechanical piezoelectric motor |
JP2008242209A (ja) * | 2007-03-28 | 2008-10-09 | Casio Comput Co Ltd | Lcdデータ転送システム |
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