JPS5826B2 - リフレツシユメモリの時分割制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はラスタスキャン方式のディスプレイ装置に係り
、特にその内部データ処理をマイクロプログラム制御で
行うに適したデータ・ストラフチャーを有するディスプ
レイ装置におけるリフレッユメモリの時分割制御方式に
関するものである。

従来技術によると、陰極線管（以下ＣＲＴと略称する）
を用いたディスプレイ装置は、計算機システムにおける
最も有効なマン・マシン・コミニュケーション手段とし
て広く普及している。

このようなディスプレイ装置としては、種々の方式が提
案されているが、最近はＬＳＩメモリとマイクロプロセ
ッサを中心としたラスタスキャン方式のＣＲＴによるも
のが主流を占めている。

このようなディスプレイ装置のデータストラッチャーは
、リフレッシュメモリ外に１行表示用のラインバッファ
を設けるラインバッファ方式とリフレッシュメモリをデ
ュアルポートにしたラインバッファを設けないようにし
たラインバッファレス方式とに大別される。

ラインバッファ方式は、１行表示以前にリフレッシュメ
モリからマイクロプログラム制御のもとあるいはダイレ
クト・メモリ・アクセスなどの手段によりその行の表示
に必要なデータをあらかじめラインバッファに転送し、
それにもとずいて１行分の表示を行うものである。

この方式はデータ・ストラフチャーが比較的単純である
ため多用されているのが下記のような欠点がある。

（１）ラインバッファへの転送中はマイクロプロセッサ
が他の目的のためのデータアクセスができないので、デ
ィスプレイシステムとしての処理能力が低下する。

（２） ラインバッファやダイレクト・メモリ・アク
セスのためのハードウェアが必要である。

一方、ラインバッファレス方式は、リフレッシュメモリ
自体をマイクロプロセッサと表示系の両方から夫々独立
して使用可能なようなデュアルポート構成にしたもので
ある。

この方式の一具体例として１文字表示タイミングを２分
割し、マイクロプロセッサと表示とに別々のタイムスロ
ットをわりあてる方式がすでに提案されており、これに
ついては先に同一出願人が特許出願している（特願昭５
Ｏ−１５８４８０）。

ところで、このような時分割制御方式には下記のような
問題がある。

（１）表示文字数が多くなると、１文字表示時間が短か
くなるため、リフレッシュメモリに高速なものが必要と
なる。

（例えば４０００字表示のディスプレイでは１文字表示
時間は約４００ｎｓとなり、リフレッシュメモリのサイ
クルタイムは２００ｎｓ以下が要求される。

）その結果、集積度の低い高速バイポーラＬＳＩを使用
せざるを得なくなるため、ＩＣ数が増えると同時に消費
電力や発熱量が増加することになる。

（２）また、現在市販されているマイクロプロセッサの
サイクルタイムは１μｓ前後であり、上記のような高速
の時分割では両者の同期合せに余分なハードウェアを必
要とする。

本発明の目的は、マイクロプロセッサの処理能力を低下
させることのないリフレッシュメモリ・アクセス方式を
提供することにある。

本発明の他の目的は、ラインバッファやダイレクト・メ
モリ・アクセスのためのハードウェアより少ないハード
ウェアでリフレッシュ可能なディスプレイ装置のデータ
・ストラフチャーを提供することである。

本発明の他の目的は、表示文字数が多くなり、１文字表
示時間が短かくなっても、通常の高集積度ＭＯ８ＬＳＩ
メモリが使用可能なリフレッシュメモリの時分割制御方
式を提供することである。

本発明の他の目的は、マイクロプロセッサのサイクルタ
イムに適合し得るリフレッシュメモリの時分割制御方式
を提供することである。

本発明の特徴の１つは、表示系における１文字表示時間
のＮ（２以上の整数）倍のマイクロプロセッサ・マシン
サイクルを定めると共にこれを（Ｎ＋１）分割し、この
Ｎ＋１個のタイムスロットで１回のマイクロプロセッサ
からのアクセスとＮ回の表示用アクセスとを行わせるよ
うにリフレッシュメモリおよび表示制御回路とをコント
ロールする点にある。

以上及びその他の本発明の目的、特徴ないし利点は以下
の好ましい実施例の説明により一層間らかにされるであ
ろう。

第１図には本発明によるリフレッシュメモリ時分割制御
方式を有するＣＲＴディスプレイ装置の全体構成を示す
。

このディスプレイ装置は、いわゆるラスタスキャン方式
のものであり、マイクロプロセッサ２００を中心に構成
されている。

マイクロプロセッサ２００のアドレスバス２１０および
データバス２２０を介して入出力制御部１００、プログ
ラムメモリ３００、リフレッシュメモリ４００が接続さ
れている。

リフレッシュメモリ４００は、タイミング制御回路５０
０の制御のもとに表示制御回路６００を介してＣＲＴを
有するピュア７００に接続されている。

入出力制御回路１００は、計算機（コンピュータ）、キ
ーボード等の外部の情報源からの制御指令および表示デ
ータを受けとり、あるいは外部へ送出するための回路で
ある。

マイクロプロセッサ２００は、ディスプレイ装置内デー
タ処理および制御をプログラムメモリ３００の内容にし
たがって実行する。

リフレッシュメモリ４００は表示データを格納しており
、タイミング制御回路５００からの表示アドレスにもと
ずいてＣＲＴの走査速度に同期して表示データを出力す
る。

タイミング制御回路５００は、表示系およびマイクロプ
ロセッサその他の動作に必要なすべてのタイミングを発
生する。

表示制御回路６００は、表示データにもとすいた映像信
号を発生する。

ピュア７００はＣＲＴとその周辺回路を有し映像信号を
可視像としてＣＲＴ上に映出する。

第２図には、本発明によるリフレッシュメモリの時分割
制御方式を実施するに好適なリフレッシュメモリ４００
および表示制御回路６００のやや詳細なブロック図を示
す。

リフレッシュメモリ４００はアドレスマルチプレクサ４
１０、アドレスレジスタ４２０、メモリ本体４３０およ
びＲ／Ｗ（読み書き）レジスタ４４０からなっている。

アドレスマルチプレクサ４１０の一方の入力端Ａにはマ
イクロプロセッサ２００のアドレスバス２１０が持続さ
れ、他方の入力端Ｂにはタイミング制御回路５００から
の表示アドレス５０１が持続されている。

また入力切換端子Ｓはタイミング制御回路５００からの
アドレス切換信号５０２が接続されている。

アドレスレジスタ４２０のデータ入力端子りには、アド
レスマルチプレクサ４１０の出力Ｏが接続され、トリガ
端子Ｔにはタイミング制御回路５００からのアドレスラ
ッチ信号５０３が接続されている。

メモリ本体４３０のアドレスラインＡにはアドレスレジ
スタの出力Ｑが接続され、入出力データライン１１０は
Ｒ／Ｗレジスタ４４０の入出力端１１０２に接続される
とともに表示データ制御回路６００へ接続されている。

Ｒ／Ｗレジスタ４４０のバス側入出力端１１０１はマイ
クロプロセッサ２００のデータバス２２０に接続され、
読み書き制御端子Ｒ／Ｗはマイクロプロセッサ２００か
らの読み書き制御信号が接続されている。

またトリガ端子Ｔはタイミング制御回路５００からのＲ
／Ｗセット信号が接続されている。

表示制御回路６００は、表示データレジスタ６１０、文
字発生回路６２０およびパラレル−シリアル変換回路６
３０からなっている。

表示データレジスタ６１０のデータ入力端りには、メモ
リ４３０の出力端１１０が接続され、トリガが端子Ｔに
は表示データラッチ信号が接続されている。

文字発生回路６２０の一方のアドレス端Ａ１には、表示
データレジスタ６１０の出力Ｑが接続され、もう一方の
アドレス端Ａ２にはタイミング制御回路５００からのラ
スタ・アドレスが接続されている。

パラレル−シリアル変換回路６３０のパラレル入力端Ｐ
１には、文字発生回路６２０の出力６２０の出力Ｏが接
続され、並列入力端子ＬＤおよびクロック入力端子ＣＰ
には、それぞれタイミング制御回路５００からパラレル
ロード信号およびクロックパルスが接続されている。

上述のような構成において、一例として、２文字表示タ
イミングを３分割した場合の動作のタイムチャートを第
３図に例示する。

ここで、２文字表示すイクルとマイクロプロセッサのマ
シンサイクルとを第３図に示すようにあらかじめ同期合
せしておくと制御が簡単になる利点がある。

すなわち、このようにしておくと、タイミング制御回路
５００からの表示アドレス５０１は１文字表示時間単位
で更新され、マイクロプロセッサ２００がプログラムメ
モリ３００やリフレッシュメモリ４００をアクセスする
アドレスバス２１０は２文字表示時間単位で更新され得
る。

したがってアドレスマルチプレクサ４１０の入力切換端
子Ｓを、２文字表示時間を１：２に分割するアドレス切
換信号５０２によって第３図のように切り換えると、ア
ドレスラッチ信号５０３にしたがってアドレスレジスタ
４２０にはアクセスすべきメモリのアドレスがラッチさ
れる。

アドレスレジスタ４２０の出力によってアクセスされた
メモリ４３０の出力は、１文字表示時間に同期して表示
データレジスタ６１０にラッチされ文字発生回路６２０
をアクセスする。

文字発生回路６２０は表示データレジスタ６１０から指
定される文字コードと、タイミング制御回路５００から
指定されるラスタ番号とにしたがって、該当する文字の
ビデオパタンを並列的に出力する。

このビデオパタンはパラレル−シリアル変換回路６３０
に１文字表示時間毎にロードされ、クロックパルスにし
たがってシリアル信号に変換されて出力される。

上述の実施例では、最も簡単な映像制御回路の場合を説
明したが、カラー、点滅、図形などの表示バリエーショ
ンも容易に追加し得ることは言うまでもない。

以上説明したように、本発明によれば２文字表示時間で
３回メモリをアクセスするため、メモリ２７０ｎｓのメ
モリ素子が使用可能となる。

現在入手可能な４にビットのスタティックＭＯ８ＲＡＭ
の最高速度が２５０ｎｓ程度なので、このような高集積
度、低消費電力、低価格のＩＣが十分利用できることに
なり経済的効果が大である。

本発明によるリフレッシュメモリ時分割制御方式の他の
実施例を第４図に示す。

第３図のものとの相違点は表示データレジスタ６１０と
文字発生回路６２０との間に第２表示データレジスタ６
１５を設けたことである。

この第２表示データレジスタ６１５によってさらに任意
の時分割制御が可能となる。

ここで、一例として第５図に示すように３文字表示時間
を１：３に４分割した場合を説明する。

すなわち３文字表示すイクルとマイクロプロセッサのマ
シンサイクルとを第５図のように同期させ、３文字表示
時間を４分割すると、表示アドレス５０１およびマイク
ロプロセッサのアドレスバス２１０上のアドレスはそれ
ぞれ表示タイミングおよびマシンサイクルに応じて更新
される。

したがってアドレスマルチプレクサ４１０の入力切換端
子Ｓを、３文字表示時間を１：３に分割するアドレス切
換信号５０２によって第５図のように切り換えると、ア
ドレスラッチ信号５０３にしたがってアドレスレジスタ
４２０にはアクセスすべきメモリのアドレスがラッチさ
れる。

アドレスレジスタ４３０の出力によってアクセスされた
メモリの出力は、表示アクセスの分割タイミングにした
がって表示データレジスタ６１０に１度ラッチされ、さ
らに表示タイミングに同期して第２表示データレジスタ
６１５に転送される。

第２表示データレジスタ６１５の出力によって文字発生
回路６２０をアクセスし、表示タイミングに同期してそ
の出力をパラレル−シリアル変換回路６３０にロードす
る。

以下第３図とに関して説明したのと同様にしてビデオ信
号への変換がなされる。

本実施例によると、メモリのサイクルタイムはトＭＯ８
ＲＡＭを余裕をもって使用できる。

また、第３図の実施例ではマシンサイクル８００ｎｓと
なり高速型のマイクロプロセッサが必要であったが、本
実施例では１．２μｓと標準型のマイクロプロセッサを
使用できる。

第４図において、４文字表示時間を１：４に５分割した
場合のタイムチャートを第６図に示す。

この場合の動作は第５図とほぼ同じなので詳細な説明を
省略する。

以上に述べたように本発明によれば、Ｎ文字表示時間を
マイクロプロセッサのマシンサイクルと同期させ、その
間を（Ｎ＋１）分割し、マイクロプロセッサと表示系と
がリフレッシュメモリを時分割で使用できるようにして
いるため、マイクロプロセッサのマシンサイクルとリフ
レッシュメモリのサイクルタイム、１文字表示時間の３
者のうちで最もクリティカルなものの制限を受けた最適
な分割数あるいはマシンサイクルを容易に決定でき、し
かもシステムとしては最高のパフォーマンスを達成する
ことができる。

さらに、本発明によれば、リフレッシュメモリやマイク
ロプロセッサとして高価な高級機を使用しなくてすむの
で、この点の経済的効果が大きい。

【図面の簡単な説明】

第１図は、本発明の適用対象であるＣＲＴディスプレイ
装置のブロック図、第２図は、本発明の一実施例による
リフレッシュメモリの時分割制御システムを示すブロッ
ク図、第３図は、第２図のシステムの一動作例を示すタ
イムチャート、第４図は、本発明の他の実施例によるリ
フレッシュメモリの時分割制御システムを示すブロック
図、第５図及び第６図は、いずれも第４図のシステムの
動作例を示すタイムチャートである。 符号の説明、１００・・・・・・入出力制御部、２００
・・・・・・マイクロプロセッサ、３００・・・・・・
プログラムメモリ、４００・・・・・・リフレッシュメ
モリ、４１０・・・・・・アドレスマルチプレクサ、４
２０・・・・・・アドレスレジスタ、４３０・・・・・
・メモリ本体、４４０・・−・−Ｒ／Ｗレジスタ、５０
０・・・・・・タイミング制御回路、６００・・・・・
・表示制御回路、６１０・・・・・・第１表データレジ
スタ、６１５・・・・・・第２表データレジスタ、６２
０・・・・・・文字発生回路、６３０・・・・・・パラ
レル−シリアル変換回路、７００・・・・・・ＣＲＴピ
ュア。

Claims (1)

1. 【特許請求の範囲】 １ デュアルポート型リフレッシュメモリをマイクロプ
   ロセッサと表示系とでたがいに独立にアクセスしうるよ
   うになっているラスタスキャン式ディスプレイ装置にお
   いて、前記マイクロプロセッサのマシンサイクルを前記
   表示系における１文字表示時間のＮ（２以上の任意の整
   数）倍に定めるとともにこのマシンサイクルを（Ｎ＋１
   ）個のタイムスロットに分割してそのうちの１タイムス
   ロツト及びＮタイムスロットでそれぞれ前記マイクロプ
   ロセッサ及び前記表示系による前記リフレッシュメモリ
   へのアクセスを行うようにしたことを特徴とするリフレ
   ッシュメモリの時分割制御方式。 ２、特許請求の範囲第１項に記載の時分割制御方式にお
   いて、前記表示系の表示タイミングと前記マシンサイク
   ルとを予め同期させておくことを特徴とする時分割制御
   方式。