JPS593470A - 画像記憶制御回路 - Google Patents
画像記憶制御回路Info
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- JPS593470A JPS593470A JP57111509A JP11150982A JPS593470A JP S593470 A JPS593470 A JP S593470A JP 57111509 A JP57111509 A JP 57111509A JP 11150982 A JP11150982 A JP 11150982A JP S593470 A JPS593470 A JP S593470A
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- Japan
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- control signal
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は画像記憶制御回路に関し、特に、画像メモリに
格納されている内容を、表示画面を乱すことなく、書き
換えることを可能にした画像記憶制御回路に関する。
格納されている内容を、表示画面を乱すことなく、書き
換えることを可能にした画像記憶制御回路に関する。
（２）発明の背景
グラフィック・ディスプレイ等の表示装置は、表示用デ
ータを格納する大容量の画像メモリを備えておυ、読み
出し／書き込み制御信号に応じてこの画像メモリに画像
データを書き込んだシ、画像メモリから表示データを読
み出して表示したシする。画像メモリの内容を表示中に
画像メモリの内容を書き換える場合、表示画面が乱れな
いことが要求されている。
ータを格納する大容量の画像メモリを備えておυ、読み
出し／書き込み制御信号に応じてこの画像メモリに画像
データを書き込んだシ、画像メモリから表示データを読
み出して表示したシする。画像メモリの内容を表示中に
画像メモリの内容を書き換える場合、表示画面が乱れな
いことが要求されている。
（３）従来技術と問題点
第１図は従来の画像メモリ書き換え方式を説明するため
のタイムチャートである０同図において、（、）は画像
メモリに与えられる表示用読み出しクロック信号、（ｂ
）は画像メモリからの読み出しおよび画像メモリへの書
き込みのタイムスロッ） （ｃ）は書き込みデータを画
像メモリに取シ込む為の書き込みクロック信号、そして
（ａ）は表示時間のタイムスロットを示す表示信号をそ
れぞれ示している。図に示されるように、表示用読み出
し信号（ａ）は一定周期で常に画像メモリに与えられて
おシ、読み出し／書き込みの各タイムスロットＲ４ｙ
Ｒ１＋ Ｒｓ ＊・・・に応じて書き込みクロック信号
Ｗｌ ＋ Ｗ２ｅ ｗ３・・・が発生されているり書き
込みデータがない場合は読み出しのタイムスロットＲ１
ｐ Ｒｘ ｐ Ｒｓに読み出されたデータがそれぞれの
読み出しタイムスロットから１タイムスロツトだけずれ
て表示データＤＩ ＋ Ｄ２ ｒ Ｄ３として表示され
る。書き込みデータＷ１がある場合は、その書き込みデ
ータｗ１が書き込みクロック信号Ｗ４に応じて画像メモ
リに取υ込′まれるが、この書き込みデータの取や込み
中も、表示用読み出し信号に応じて表示データＤ４が表
示される。このため、表示データＤ４は書き込みデータ
Ｗ１と読み出しデータＲ４のいずれが表示されるか不定
となり、表示画面が乱れる。このように、従来は画像メ
モリの内容を表示中にその内容の書き換えを行うと表示
画面が乱れるという問題があった０ （４）発明の目的 本発明の目的は上述の従来技術における問題にかんがみ
、画像メモリの内容を２つの中間記憶回路に異なるタイ
ミングで格納し、一方の中間記憶回路への画像データの
格納中に他方の中間記憶回路から読み出して表示すると
いう構想に基づき、画像メモリの内容を、表示画面を乱
すことなく書き換えることを可能にする画像記憶制御回
路を提供することにある。
のタイムチャートである０同図において、（、）は画像
メモリに与えられる表示用読み出しクロック信号、（ｂ
）は画像メモリからの読み出しおよび画像メモリへの書
き込みのタイムスロッ） （ｃ）は書き込みデータを画
像メモリに取シ込む為の書き込みクロック信号、そして
（ａ）は表示時間のタイムスロットを示す表示信号をそ
れぞれ示している。図に示されるように、表示用読み出
し信号（ａ）は一定周期で常に画像メモリに与えられて
おシ、読み出し／書き込みの各タイムスロットＲ４ｙ
Ｒ１＋ Ｒｓ ＊・・・に応じて書き込みクロック信号
Ｗｌ ＋ Ｗ２ｅ ｗ３・・・が発生されているり書き
込みデータがない場合は読み出しのタイムスロットＲ１
ｐ Ｒｘ ｐ Ｒｓに読み出されたデータがそれぞれの
読み出しタイムスロットから１タイムスロツトだけずれ
て表示データＤＩ ＋ Ｄ２ ｒ Ｄ３として表示され
る。書き込みデータＷ１がある場合は、その書き込みデ
ータｗ１が書き込みクロック信号Ｗ４に応じて画像メモ
リに取υ込′まれるが、この書き込みデータの取や込み
中も、表示用読み出し信号に応じて表示データＤ４が表
示される。このため、表示データＤ４は書き込みデータ
Ｗ１と読み出しデータＲ４のいずれが表示されるか不定
となり、表示画面が乱れる。このように、従来は画像メ
モリの内容を表示中にその内容の書き換えを行うと表示
画面が乱れるという問題があった０ （４）発明の目的 本発明の目的は上述の従来技術における問題にかんがみ
、画像メモリの内容を２つの中間記憶回路に異なるタイ
ミングで格納し、一方の中間記憶回路への画像データの
格納中に他方の中間記憶回路から読み出して表示すると
いう構想に基づき、画像メモリの内容を、表示画面を乱
すことなく書き換えることを可能にする画像記憶制御回
路を提供することにある。
（５）発明の構成
上記の目的を達成するための本発明の要旨は、一定周期
で書き込み制御信号が挿入された読み出し／書き込み制
御信号を発生する読み出し／書き込み制御信号発生回路
、該書き込み制御信号発生時に書き込みデータが書き込
まれ、該読み出し制御信号発生時に読み出される、表示
用データを格納する画像メモリ、該読み出し制御信号発
生時に第１および第２の格納制御信号を異なるタイミン
グで発生し、該第１の格納制御信号発生の直後に第１の
表示用読み出し制御信号を発生し、該第２の格納制御信
号発生の直後に第２の表示用読み出し制御信号を発生し
、かつ、該第１の表示用読み出し制御信号と該第２の表
示用読み出し制御信号とが連続したパルス信号となるよ
うにした制御回路、線画像メモリから読み出された該表
示データを該制御回路から出力される該第１および第２
の格納制御信号に応じてそれぞれ格納する第１および第
２の中間記憶回路、および該第１および第２の表示用読
み出し信号に応じて該第１および第２の中間記憶回路か
らそれぞれ読み出された表示用データを表示する表示装
置を具備することを特徴とする画像記憶制御装置にある
。
で書き込み制御信号が挿入された読み出し／書き込み制
御信号を発生する読み出し／書き込み制御信号発生回路
、該書き込み制御信号発生時に書き込みデータが書き込
まれ、該読み出し制御信号発生時に読み出される、表示
用データを格納する画像メモリ、該読み出し制御信号発
生時に第１および第２の格納制御信号を異なるタイミン
グで発生し、該第１の格納制御信号発生の直後に第１の
表示用読み出し制御信号を発生し、該第２の格納制御信
号発生の直後に第２の表示用読み出し制御信号を発生し
、かつ、該第１の表示用読み出し制御信号と該第２の表
示用読み出し制御信号とが連続したパルス信号となるよ
うにした制御回路、線画像メモリから読み出された該表
示データを該制御回路から出力される該第１および第２
の格納制御信号に応じてそれぞれ格納する第１および第
２の中間記憶回路、および該第１および第２の表示用読
み出し信号に応じて該第１および第２の中間記憶回路か
らそれぞれ読み出された表示用データを表示する表示装
置を具備することを特徴とする画像記憶制御装置にある
。
（６）発明の実施例
以下、本発明の実施例を第２図および第３図にによって
説明する。
説明する。
第２図は本発明の一実施例による画像記憶制御回路を示
す回路図である。同図において、１は読み出し制御信号
ｃＲと書き込み制御信号Ｃ’Ｗを発生する読み出し／書
き込み制御回路、３は書き込みデータ作成回路、５は大
容量の画像メモリ・７および９はそれぞれ第１および第
２の中間記憶回路１１１は第１および第２の格納用制御
信号Ｓｌ ｐ ８２第１および第２の表示用読み出し制
御信号ｄ】。
す回路図である。同図において、１は読み出し制御信号
ｃＲと書き込み制御信号Ｃ’Ｗを発生する読み出し／書
き込み制御回路、３は書き込みデータ作成回路、５は大
容量の画像メモリ・７および９はそれぞれ第１および第
２の中間記憶回路１１１は第１および第２の格納用制御
信号Ｓｌ ｐ ８２第１および第２の表示用読み出し制
御信号ｄ】。
ｄ２を発生する制御回路、１３は第１および第２の中間
記憶回路から出力される表示データを通過させるダート
回路、１５は表示制御回路、そして１７はＣＲＴディス
プレイ回路である。
記憶回路から出力される表示データを通過させるダート
回路、１５は表示制御回路、そして１７はＣＲＴディス
プレイ回路である。
第３図は第２図の回路の動作を説明するためのタイムチ
ャートである。同図において、第３図（、）は画像メモ
リ５からの読み出しのタイムスロットと画像メモリ５へ
の書き込みのタイムスロットを示しており、本実施例で
は３つの読み出しのタイムスロッ）Ｒ，、Ｒ２およびＲ
３の後に１つの書き込みのタイムスロットＷが挿入され
ている。各タイムスロットは約１０ 秒であり、１ビツ
トのデータの読み出しまたは書き込みがその間に行われ
る。第３図（ｂ）および（ｃ）はそれぞれ、読み出し／
書き込み制御回路１（第２図）から発生される読み出し
制御信号ＣＲおよび書き込み制御信号ＣＷを示している
０読み出し制御信号ｃＲは読み出しのタイムスロッ）Ｒ
１＃Ｒ，およびＲ３の直前に発生される読み出しクロッ
ク信号ｒｌ’＋ｒ２およびｒｓからなっている。書き込
み制御信号Ｃｗは書き込みのタイムスロットＷの直前に
発生される書き込みクロック信号Ｗからなっている。読
み出しクロック信号ｒｌ Ｔ ｒＱおよびｒｓに応じ
て画像メモリ５から走査データが１ビツトずつ順次読み
出される。書き込みクロック信号Ｗの各々に応じて、書
き込みのタイムスロットＷの各々の期間に１ビツトの書
き込みデータが画像メモリ５の指定されたアドレスに書
き込まれる。書き込みのタイムスロットＷでは、書き込
みデータの有無に関らず、画像メモリ５からのデータの
読み出しは行われない。画像メモリ５から読み出しクロ
ック信号ｒｌ ｅ ｒ２およびｒｓに応じて読み出され
たデータは、制御回路から出力される、第３図（ｄ）お
よび（ｅ）にそれぞれ示される、第１または第２の格納
用制御信号ｄｌ ＋ ｄ２に応じて、１ビツト毎に第１
または第２の中間記憶回路７または９に格納される。第
１または第２の中間記憶回路７，９に格納されたデータ
はそれぞれ第１または第２の表示用読み出し制御信号Ｓ
ｌまたはＳ２に応じてダート回路１３に読み出される。
ャートである。同図において、第３図（、）は画像メモ
リ５からの読み出しのタイムスロットと画像メモリ５へ
の書き込みのタイムスロットを示しており、本実施例で
は３つの読み出しのタイムスロッ）Ｒ，、Ｒ２およびＲ
３の後に１つの書き込みのタイムスロットＷが挿入され
ている。各タイムスロットは約１０ 秒であり、１ビツ
トのデータの読み出しまたは書き込みがその間に行われ
る。第３図（ｂ）および（ｃ）はそれぞれ、読み出し／
書き込み制御回路１（第２図）から発生される読み出し
制御信号ＣＲおよび書き込み制御信号ＣＷを示している
０読み出し制御信号ｃＲは読み出しのタイムスロッ）Ｒ
１＃Ｒ，およびＲ３の直前に発生される読み出しクロッ
ク信号ｒｌ’＋ｒ２およびｒｓからなっている。書き込
み制御信号Ｃｗは書き込みのタイムスロットＷの直前に
発生される書き込みクロック信号Ｗからなっている。読
み出しクロック信号ｒｌ Ｔ ｒＱおよびｒｓに応じ
て画像メモリ５から走査データが１ビツトずつ順次読み
出される。書き込みクロック信号Ｗの各々に応じて、書
き込みのタイムスロットＷの各々の期間に１ビツトの書
き込みデータが画像メモリ５の指定されたアドレスに書
き込まれる。書き込みのタイムスロットＷでは、書き込
みデータの有無に関らず、画像メモリ５からのデータの
読み出しは行われない。画像メモリ５から読み出しクロ
ック信号ｒｌ ｅ ｒ２およびｒｓに応じて読み出され
たデータは、制御回路から出力される、第３図（ｄ）お
よび（ｅ）にそれぞれ示される、第１または第２の格納
用制御信号ｄｌ ＋ ｄ２に応じて、１ビツト毎に第１
または第２の中間記憶回路７または９に格納される。第
１または第２の中間記憶回路７，９に格納されたデータ
はそれぞれ第１または第２の表示用読み出し制御信号Ｓ
ｌまたはＳ２に応じてダート回路１３に読み出される。
第１の格納用制御信号ｄ、は、本実施例では２タイムス
ロツトの周期の格納用クロック信号ａｌ １１１３ ｔ
ａｌ ｌ ！Ｌ３１・・・からなっておシ、読み出し
のタイムスロッ）Ｒ１およびＲ３に画像メモリ５から読
み出されたデータが、それぞれクロック信号ａｌおよび
Ｃ３に応じて第１の中間記憶回路に格納される。第２の
格納用クロック信号ｄ！は本実施例では４タイムスロツ
トの周期の格納用クロ、り信号ａ２からなっておシ、各
クロック信号ａ２は第１の格納用制御信号ｄ、のクロッ
ク信号ａ１より遅く、Ｃ３より早く発生する。読み出し
のタイムスロットＲ２に画像メモリ５から読み出された
データは、クロック信号ａ２に応じて第２の中間記憶回
路に格納される。
ロツトの周期の格納用クロック信号ａｌ １１１３ ｔ
ａｌ ｌ ！Ｌ３１・・・からなっておシ、読み出し
のタイムスロッ）Ｒ１およびＲ３に画像メモリ５から読
み出されたデータが、それぞれクロック信号ａｌおよび
Ｃ３に応じて第１の中間記憶回路に格納される。第２の
格納用クロック信号ｄ！は本実施例では４タイムスロツ
トの周期の格納用クロ、り信号ａ２からなっておシ、各
クロック信号ａ２は第１の格納用制御信号ｄ、のクロッ
ク信号ａ１より遅く、Ｃ３より早く発生する。読み出し
のタイムスロットＲ２に画像メモリ５から読み出された
データは、クロック信号ａ２に応じて第２の中間記憶回
路に格納される。
第３図（ｆ）および（ｇ）はそれぞれ、制御ロー１１が
ら出力される第１および第２の表示用読み出し制御信号
ｓｌおよびＳ２である。第１の表示用読み出し制御信号
Ｓ１は本実施例では、それぞれが８個のクロック信号か
らなる表示クロック信号自、ｃ３゜自 、Ｃ３、・・・
からなっている。表示クロック信号ｃ３とＣ１は連続し
た１６個の表示クロック信号となってお９１クロック信
号Ｃ１と０３の間には８個の表示クロック分の時間間隔
がある。格納用クロック信号ａ１に応じて第１の中間記
憶回路７に格納されたデータは、表示クロック信号自に
応じて第１の中間記憶回路７から出力され、格納用クロ
ック信号ａ３に応じて第１の中間記憶回路７に格納され
たデータは表示クロック信号Ｃ３に応じて第１の中間記
憶回路７から出力される。
ら出力される第１および第２の表示用読み出し制御信号
ｓｌおよびＳ２である。第１の表示用読み出し制御信号
Ｓ１は本実施例では、それぞれが８個のクロック信号か
らなる表示クロック信号自、ｃ３゜自 、Ｃ３、・・・
からなっている。表示クロック信号ｃ３とＣ１は連続し
た１６個の表示クロック信号となってお９１クロック信
号Ｃ１と０３の間には８個の表示クロック分の時間間隔
がある。格納用クロック信号ａ１に応じて第１の中間記
憶回路７に格納されたデータは、表示クロック信号自に
応じて第１の中間記憶回路７から出力され、格納用クロ
ック信号ａ３に応じて第１の中間記憶回路７に格納され
たデータは表示クロック信号Ｃ３に応じて第１の中間記
憶回路７から出力される。
第２の表示用読み出し制御信号ｓ２は本実施例では、や
け９８個のクロック信号からなる表示クロック信号Ｃ２
からなっている。各表示クロック信号Ｃ！内のクロック
信号の周期は表示クロック信号Ｃ１、Ｃ，内のクロック
信号の周期と同一である。各表示クロック信号Ｃ２は表
示クロ、り信号Ｃ１とＣ３の間の時間に発生する。第２
の格納用クロック信号ａ２に応じて第２の中間記憶回路
９に格納されたデータは、表示クロック信号Ｃ２に応じ
て第２の中間記憶回路９から出力される。
け９８個のクロック信号からなる表示クロック信号Ｃ２
からなっている。各表示クロック信号Ｃ！内のクロック
信号の周期は表示クロック信号Ｃ１、Ｃ，内のクロック
信号の周期と同一である。各表示クロック信号Ｃ２は表
示クロ、り信号Ｃ１とＣ３の間の時間に発生する。第２
の格納用クロック信号ａ２に応じて第２の中間記憶回路
９に格納されたデータは、表示クロック信号Ｃ２に応じ
て第２の中間記憶回路９から出力される。
第１および第２の中間記憶回路７および９から出力され
た表示データは、表示クロック信号Ｃ１゜Ｃ２，Ｃ３が
連続しているので、連続している。ダート回路１３はこ
れらの表示データを表示制御回路１５を介してＣＲＴデ
ィスプレイ装置１７に送出する。第３図（ｈ）に連続し
て表示される表示データＤｉ ｒ ０２ ＊ Ｄｌ
ｌが示されている０こうして、Ｗのタイムスロットで画
像メモリに書き込みがなされたにも拘らず、ＣＲＴディ
スプレイ回路にはその書き込みによる画面の乱れがない
表示データが表示される。
た表示データは、表示クロック信号Ｃ１゜Ｃ２，Ｃ３が
連続しているので、連続している。ダート回路１３はこ
れらの表示データを表示制御回路１５を介してＣＲＴデ
ィスプレイ装置１７に送出する。第３図（ｈ）に連続し
て表示される表示データＤｉ ｒ ０２ ＊ Ｄｌ
ｌが示されている０こうして、Ｗのタイムスロットで画
像メモリに書き込みがなされたにも拘らず、ＣＲＴディ
スプレイ回路にはその書き込みによる画面の乱れがない
表示データが表示される。
なお、本発明は前述の実施例に限定されるものではなく
、様々の変形が可能である。例えば、画像メモリへの書
き込みのタイムスロットの周期は、４タイムスロ、トに
限らず、他の任意のタイムスロットでよく、それに応じ
て読み出しクロック信号、書き込みクロック信号、第１
および第２の格納用制御信号、第１および第２の表示用
制御信号の発生タイミングを異ならせればよい。また、
１タイムスロツトで１ピツトのデータの読み出し／書き
込みを行うことに替えて、複数ビットのデータの読み出
し／書き込みを行ってもよい。さらに１１タイムスロツ
トのデータを８個のクロック信号で表示することに替え
、他の任意のクロック数の信号で表示することも可能で
ある。ただし、第１および第２の中間記憶回路のデータ
が連続して出力されるようにすることが必要である。ま
た、中間記憶回路は２つに限定されるものではなく、３
つ以上であっても、それに応じて適当に格納用制御信号
および表示用制御信号を定めればよい。
、様々の変形が可能である。例えば、画像メモリへの書
き込みのタイムスロットの周期は、４タイムスロ、トに
限らず、他の任意のタイムスロットでよく、それに応じ
て読み出しクロック信号、書き込みクロック信号、第１
および第２の格納用制御信号、第１および第２の表示用
制御信号の発生タイミングを異ならせればよい。また、
１タイムスロツトで１ピツトのデータの読み出し／書き
込みを行うことに替えて、複数ビットのデータの読み出
し／書き込みを行ってもよい。さらに１１タイムスロツ
トのデータを８個のクロック信号で表示することに替え
、他の任意のクロック数の信号で表示することも可能で
ある。ただし、第１および第２の中間記憶回路のデータ
が連続して出力されるようにすることが必要である。ま
た、中間記憶回路は２つに限定されるものではなく、３
つ以上であっても、それに応じて適当に格納用制御信号
および表示用制御信号を定めればよい。
（７）発明の詳細
な説明したように、本発明によれば、画像メモリの内容
を、表示画面を乱すことなく書き換えることが可能な画
像記憶制御回路が得らｉｚるので、グラフィックディス
プレイ等の表示装置において、雑音の少ない表示画面が
得られる０
を、表示画面を乱すことなく書き換えることが可能な画
像記憶制御回路が得らｉｚるので、グラフィックディス
プレイ等の表示装置において、雑音の少ない表示画面が
得られる０
第１図は従来の画像メモリ書き換え方式を説明するため
のタイムチャート、第２図は本発明の一実施例による画
像記憶制御回路を示す回路図１第３図は第２図の回路の
動作を説明するためのタイムチャートである。 １・・・読み出し／書き込み制御回路、３・・・誓き込
みデータ作成回路、訃・・画像メモリ、７・・・第１の
中間記憶回路、９・・・第２の中間記憶回路嘱 １１・
・・制御回路、１３・・・ダート回路、１５・・・光示
制御回路、１７・・・ＣＲＴディスプレイ回路。 第１同 （Ｑ） １１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１’１ｌｌｌｌ１１！１１１１１１１
第２閏 １ 第３爾 （Ｑ）Ｗ Ｒ＋ 、Ｒ２Ｒ３Ｗ Ｒ＋ Ｒ２Ｒ
３Ｖｖ’ Ｒ＋ Ｒ２Ｗ
Ｗ（ｈ） Ｄ３ ＤＩ Ｄ
２ Ｄ３ ＤＩ Ｄ２ Ｄ３ Ｄ
Ｉ手続補正書 昭和５８年 ２月 １日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年特許願第１１１５０９号 ２、発明の名称 画像記憶制御回路 ３、補正？する者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 （１）明細１″第４頁第５行の「読み出しデータＲ４Ｊ
ｋ［ｒ読み出しタイムスロッ）Ｒ４で読出されるデータ
」と補正する。 （２）明細書第６頁第１１行の「Ｓ２ 」の後に「、」
を挿入する。
のタイムチャート、第２図は本発明の一実施例による画
像記憶制御回路を示す回路図１第３図は第２図の回路の
動作を説明するためのタイムチャートである。 １・・・読み出し／書き込み制御回路、３・・・誓き込
みデータ作成回路、訃・・画像メモリ、７・・・第１の
中間記憶回路、９・・・第２の中間記憶回路嘱 １１・
・・制御回路、１３・・・ダート回路、１５・・・光示
制御回路、１７・・・ＣＲＴディスプレイ回路。 第１同 （Ｑ） １１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１’１ｌｌｌｌ１１！１１１１１１１
第２閏 １ 第３爾 （Ｑ）Ｗ Ｒ＋ 、Ｒ２Ｒ３Ｗ Ｒ＋ Ｒ２Ｒ
３Ｖｖ’ Ｒ＋ Ｒ２Ｗ
Ｗ（ｈ） Ｄ３ ＤＩ Ｄ
２ Ｄ３ ＤＩ Ｄ２ Ｄ３ Ｄ
Ｉ手続補正書 昭和５８年 ２月 １日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年特許願第１１１５０９号 ２、発明の名称 画像記憶制御回路 ３、補正？する者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 （１）明細１″第４頁第５行の「読み出しデータＲ４Ｊ
ｋ［ｒ読み出しタイムスロッ）Ｒ４で読出されるデータ
」と補正する。 （２）明細書第６頁第１１行の「Ｓ２ 」の後に「、」
を挿入する。
Claims (1)
- 【特許請求の範囲】 一定周期で書き込み制御信号が挿入された読み出し／書
き込み制御信号を発生する読み出し／書き込み制御信号
発生回路、 該書き込み制御信号発生時に書き込みデータが書き込ま
れ、該読み出し制御信号発生時に読み出される、表示用
データを格納する画像メモリ、該読み出し制御信号発生
時に第１および第２の格納制御信号を異なるタイミング
で発生し、該第１の格納制御信号発生の直後に第１の表
示用読み出し制御信号を発生し、該第２の格納制御信号
発生の直後に第２の表示用読み出し制御信号を発生し、
かつ、該第１の表示用読み出し制御信号と該第２の表示
用読み出し制御信号とが連続したパルス信号となるよう
にした制御回路、 該画像メモリから読み出された該表示データを該制御回
路から出力される該第１および第２の格納制御信号に応
じてそれぞれ格納する第１および第２の中間記憶回路、
および 該第１および第２の表示用読み出し信号に応じて該第１
および第２の中間記憶回路からそれぞれ読み出された表
示用データを表示する表示装置を具備することを特徴と
する画像記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111509A JPS593470A (ja) | 1982-06-30 | 1982-06-30 | 画像記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111509A JPS593470A (ja) | 1982-06-30 | 1982-06-30 | 画像記憶制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593470A true JPS593470A (ja) | 1984-01-10 |
Family
ID=14563105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111509A Pending JPS593470A (ja) | 1982-06-30 | 1982-06-30 | 画像記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593470A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391533A (en) * | 1977-01-22 | 1978-08-11 | Hitachi Ltd | Time-division control system of refresh memory |
| JPS55156985A (en) * | 1979-05-24 | 1980-12-06 | Usac Denshi Kogyo Kk | Display control system |
| JPS55166682A (en) * | 1979-06-13 | 1980-12-25 | Hitachi Ltd | Character and figure display device |
-
1982
- 1982-06-30 JP JP57111509A patent/JPS593470A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391533A (en) * | 1977-01-22 | 1978-08-11 | Hitachi Ltd | Time-division control system of refresh memory |
| JPS55156985A (en) * | 1979-05-24 | 1980-12-06 | Usac Denshi Kogyo Kk | Display control system |
| JPS55166682A (en) * | 1979-06-13 | 1980-12-25 | Hitachi Ltd | Character and figure display device |
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