JPH03228158A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03228158A JPH03228158A JP2023201A JP2320190A JPH03228158A JP H03228158 A JPH03228158 A JP H03228158A JP 2023201 A JP2023201 A JP 2023201A JP 2320190 A JP2320190 A JP 2320190A JP H03228158 A JPH03228158 A JP H03228158A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- data
- rewrite
- register
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- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、特に情報処理装置に用いられ
る記憶装置に関するものである。
る記憶装置に関するものである。
従来技術
従来のこの種の記憶装置では、データの読出しや書込み
を命令の実行に応して必要なときのみ行うようになって
いる。そのためにアドレスによっては、１度書込みが行
われると、長時間に亘って再書込みされないアドレスが
存在し、よって１時間経過すれば再書込みされないアド
レスのデータが自然に破壊されることがある。従って、
信頼性に欠けるという欠点がある。
を命令の実行に応して必要なときのみ行うようになって
いる。そのためにアドレスによっては、１度書込みが行
われると、長時間に亘って再書込みされないアドレスが
存在し、よって１時間経過すれば再書込みされないアド
レスのデータが自然に破壊されることがある。従って、
信頼性に欠けるという欠点がある。
発明の目的
そこで、本発明はかかる従来のものの欠点を解決すべく
なされたものであって、その目的とするところは、命令
によっては長時間に亘り書込みがなされないアドレスの
データが破壊することのないようにした記憶装置を提供
することにある。
なされたものであって、その目的とするところは、命令
によっては長時間に亘り書込みがなされないアドレスの
データが破壊することのないようにした記憶装置を提供
することにある。
発明の構成
本発明による記憶装置は、データを記憶する記憶手段と
、この記憶手段の読出しデータを格納する読出レジスタ
と、一定間隔て読出しタイミングとこれに続く再書込み
タイミングとを発生する手段と、前記再書込みタイミン
グの発生に応答してその発生毎にアドレスを初期値から
順次変化せしめて発生するアドレス発生手段と、前記読
出しタイミングの発生に応答して前記アドレス発生手段
からの発生アドレスにより前記記憶手段からデータを読
出して前記読ｊ１４シレジスタに格納する手段と、前記
再書込みタイミングの発生に応答して前記アドレスによ
り前記読出しレジスタの格納ブタを前記記憶手段に書込
む手段とを含むことを特徴とする。
、この記憶手段の読出しデータを格納する読出レジスタ
と、一定間隔て読出しタイミングとこれに続く再書込み
タイミングとを発生する手段と、前記再書込みタイミン
グの発生に応答してその発生毎にアドレスを初期値から
順次変化せしめて発生するアドレス発生手段と、前記読
出しタイミングの発生に応答して前記アドレス発生手段
からの発生アドレスにより前記記憶手段からデータを読
出して前記読ｊ１４シレジスタに格納する手段と、前記
再書込みタイミングの発生に応答して前記アドレスによ
り前記読出しレジスタの格納ブタを前記記憶手段に書込
む手段とを含むことを特徴とする。
実施例
次に、本発明の実施例について図面を参１！（（Ｌ、て
説明する。
説明する。
図は本発明の一実施例のブロック図である。本実施例の
装置は、記ｔα回路２と、この記憶回路２に書込むデー
タを選択するデータ選択回路１と、記憶回路２から読出
されたデータを格納する読出レジスタ３と、読出／書込
アドレスを格納するアドレスレジスタ４と、再書込アド
レスを格納する再書込アドレスレジスタ６と、再書込ア
ドレスに１を加算する加算回路７と、記憶回路２の読出
／書込アドレスとしてアドレスレジスタ４または再書込
アドレスレジスタ６とのどちらかを選択する選択回路５
と、再書込のタイミングを生成するためのカウンタ９と
、このカウンタ９のキャリーを格納するキャリーレジス
タ１０、更にキャリーレジスタをとり再書込アドレスの
選択信号を出力する論理和回路１２と、記憶回路２の書
込指示信号を出力する論理和回路８とによって溝底され
ている。
装置は、記ｔα回路２と、この記憶回路２に書込むデー
タを選択するデータ選択回路１と、記憶回路２から読出
されたデータを格納する読出レジスタ３と、読出／書込
アドレスを格納するアドレスレジスタ４と、再書込アド
レスを格納する再書込アドレスレジスタ６と、再書込ア
ドレスに１を加算する加算回路７と、記憶回路２の読出
／書込アドレスとしてアドレスレジスタ４または再書込
アドレスレジスタ６とのどちらかを選択する選択回路５
と、再書込のタイミングを生成するためのカウンタ９と
、このカウンタ９のキャリーを格納するキャリーレジス
タ１０、更にキャリーレジスタをとり再書込アドレスの
選択信号を出力する論理和回路１２と、記憶回路２の書
込指示信号を出力する論理和回路８とによって溝底され
ている。
最初に、再書込アドレスレジスタ６、カウンタ９、キャ
リーレジスタ１０〜１１は、初期値である０にリセット
されている。このとき、キャリ信号１３２〜１３３は両
方とも０になっているので、論理和回路１２から出力さ
れるアドレス選択信号１３４はＯとなり、これがアドレ
ス選択回路５に入力されて、アドレスレジスタ４の読出
／書込アドレス１２１を選択する。
リーレジスタ１０〜１１は、初期値である０にリセット
されている。このとき、キャリ信号１３２〜１３３は両
方とも０になっているので、論理和回路１２から出力さ
れるアドレス選択信号１３４はＯとなり、これがアドレ
ス選択回路５に入力されて、アドレスレジスタ４の読出
／書込アドレス１２１を選択する。
アドレス選択回路５て選択された読出／書込アドレス１
２１はアドレス１２４として記憶回路２に送られる。記
憶回路２への書込みは、本図には記載されていない論理
装置から送られてくるアドレス１０２をアドレスレジス
タ４に格納し、論理装置から送られているデータ１０１
をデータ選択回路１て選択して、書込データＩｌｌとし
て記憶回路２に送り、論理装置からの書込指示信号１０
３により論理和回路８から記憶回路２に出される書込信
号１３５の指示により行われる。
２１はアドレス１２４として記憶回路２に送られる。記
憶回路２への書込みは、本図には記載されていない論理
装置から送られてくるアドレス１０２をアドレスレジス
タ４に格納し、論理装置から送られているデータ１０１
をデータ選択回路１て選択して、書込データＩｌｌとし
て記憶回路２に送り、論理装置からの書込指示信号１０
３により論理和回路８から記憶回路２に出される書込信
号１３５の指示により行われる。
記憶回路２からデータを読出す時は、書込指示信号が出
されないのて、書込信号１３５は出されない。そこで、
アドレスレジスタ４に格納されたアドレスがアドレス１
２４として記ｔα回路２に送られ、内部のデータが読出
されて読出データ１１２は読出レジスタ３に格納される
。
されないのて、書込信号１３５は出されない。そこで、
アドレスレジスタ４に格納されたアドレスがアドレス１
２４として記ｔα回路２に送られ、内部のデータが読出
されて読出データ１１２は読出レジスタ３に格納される
。
カウンタ９は内容が初期値であるオール０から１つづつ
加算されていく。そして、その内容がオル１になると、
キヤＩＪ−１３１を発生してキャリレジスタ１０に格納
する。同時にカウンタの内容は再びオール０となる。キ
ャリーレジスタ１０にキャリー１３１が格納されてキャ
リー信号１３２が論理１になると、論理和回路１２から
出力されるアドレス選択信号１３４は１になるので、ア
ドレス選択回路５は、再書込アドレスレジスタ６に格納
されている再書込アドレス１２２を選択して、アドレス
１２４として記憶回路２に送る。この時、書込信号１３
５は出ていないので、記憶回路からデータが読出され続
出レジスタ３に格納される。
加算されていく。そして、その内容がオル１になると、
キヤＩＪ−１３１を発生してキャリレジスタ１０に格納
する。同時にカウンタの内容は再びオール０となる。キ
ャリーレジスタ１０にキャリー１３１が格納されてキャ
リー信号１３２が論理１になると、論理和回路１２から
出力されるアドレス選択信号１３４は１になるので、ア
ドレス選択回路５は、再書込アドレスレジスタ６に格納
されている再書込アドレス１２２を選択して、アドレス
１２４として記憶回路２に送る。この時、書込信号１３
５は出ていないので、記憶回路からデータが読出され続
出レジスタ３に格納される。
次に、キャリーレジスタ１０から出力されているキャリ
ー信号１３２はキャリーレジスタ１１に格納される。同
時に、キャリーレジスタ１１は、既にカウンタ９からキ
ャリー１３１が出ていないので、Ｏが格納されキャリー
信号１３２はＯになる。ただし、キャリー信号１３３が
１になるので、論理回路１２から出されるアドレス選択
信号１３４は１のままであるから、アドレス１２４は再
書込アドレス１２２が選択されている。
ー信号１３２はキャリーレジスタ１１に格納される。同
時に、キャリーレジスタ１１は、既にカウンタ９からキ
ャリー１３１が出ていないので、Ｏが格納されキャリー
信号１３２はＯになる。ただし、キャリー信号１３３が
１になるので、論理回路１２から出されるアドレス選択
信号１３４は１のままであるから、アドレス１２４は再
書込アドレス１２２が選択されている。
更に、キャリー信号１３３は論理和回路８に送られて書
込信号＋３５を出すとともに、データ選択回路１に送ら
れて書込データ１１１として読出レジスタ３の読出デー
タ＋１３を選択して、再書込アドレスに対するデータの
再書込みが行われる。また、このキャリー信号１３３は
再書込アドレスレジスタ６の更新タイミングともなって
いるので、加算回路７により現在の再書込アドレス１２
２に１が加算され、次回の再書込アドレスが生成される
。
込信号＋３５を出すとともに、データ選択回路１に送ら
れて書込データ１１１として読出レジスタ３の読出デー
タ＋１３を選択して、再書込アドレスに対するデータの
再書込みが行われる。また、このキャリー信号１３３は
再書込アドレスレジスタ６の更新タイミングともなって
いるので、加算回路７により現在の再書込アドレス１２
２に１が加算され、次回の再書込アドレスが生成される
。
発明の効果
以上述べた如く、本発明によれば、一定時間毎に記憶回
路のデータを順次再書込みする様制御しているので、記
憶回路内において長時間アクセスされないデータが自然
破壊されるのを防止し得るという効果がある。
路のデータを順次再書込みする様制御しているので、記
憶回路内において長時間アクセスされないデータが自然
破壊されるのを防止し得るという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
２・・・・・記憶回路
３・・・・・続出レジスタ
６・・・・・・再書込アドレスレジスタ加算回路
９・・・・・・カウンタ
］
キャリーレジスタ
Claims (1)
- （１）データを記憶する記憶手段と、この記憶手段の読
出しデータを格納する読出レジスタと、一定間隔で読出
しタイミングとこれに続く再書込みタイミングとを発生
する手段と、前記再書込みタイミングの発生に応答して
その発生毎にアドレスを初期値から順次変化せしめて発
生するアドレス発生手段と、前記読出しタイミングの発
生に応答して前記アドレス発生手段からの発生アドレス
により前記記憶手段からデータを読出して前記読出しレ
ジスタに格納する手段と、前記再書込みタイミングの発
生に応答して前記アドレスにより前記読出しレジスタの
格納データを前記記憶手段に書込む手段とを含むことを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023201A JPH03228158A (ja) | 1990-02-01 | 1990-02-01 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023201A JPH03228158A (ja) | 1990-02-01 | 1990-02-01 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228158A true JPH03228158A (ja) | 1991-10-09 |
Family
ID=12104059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023201A Pending JPH03228158A (ja) | 1990-02-01 | 1990-02-01 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228158A (ja) |
-
1990
- 1990-02-01 JP JP2023201A patent/JPH03228158A/ja active Pending
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