JPH08147207A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH08147207A JPH08147207A JP6285574A JP28557494A JPH08147207A JP H08147207 A JPH08147207 A JP H08147207A JP 6285574 A JP6285574 A JP 6285574A JP 28557494 A JP28557494 A JP 28557494A JP H08147207 A JPH08147207 A JP H08147207A
- Authority
- JP
- Japan
- Prior art keywords
- address
- clear
- memory
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 クリア用アドレス発生部の生成したアドレス
により、メモリの全データを高速にクリアする。 【構成】 アドレス発生部１と、第一書き込み信号発生
部２と、アドレス信号、ライト信号及びデータを選択出
力するセレクタ３と、例えば、テレビ信号等をフィール
ト分記憶する画像メモリ４と、クリア用アドレス発生部
５と、第二書き込み信号発生部６とでなる。
により、メモリの全データを高速にクリアする。 【構成】 アドレス発生部１と、第一書き込み信号発生
部２と、アドレス信号、ライト信号及びデータを選択出
力するセレクタ３と、例えば、テレビ信号等をフィール
ト分記憶する画像メモリ４と、クリア用アドレス発生部
５と、第二書き込み信号発生部６とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの全領域をデー
タ０或いはデータ１に書き換えるようにしたメモリ回路
に関する。
タ０或いはデータ１に書き換えるようにしたメモリ回路
に関する。
【０００２】
【従来の技術】メモリ、例えば、画像メモリは、テレビ
の１フィールド分の画像データなどを記憶し、静止画像
として読み出す等、画像データの記憶素子等として広く
使用されている。従来のメモリ回路は専用のデータクリ
ア回路を設けている訳でなく、従って、データクリア機
能は、図４に示した、アドレス発生部１と、書き込み信
号発生部１２と、メモリ４とで構成されるメモリ回路の
一つの機能として実現されている。
の１フィールド分の画像データなどを記憶し、静止画像
として読み出す等、画像データの記憶素子等として広く
使用されている。従来のメモリ回路は専用のデータクリ
ア回路を設けている訳でなく、従って、データクリア機
能は、図４に示した、アドレス発生部１と、書き込み信
号発生部１２と、メモリ４とで構成されるメモリ回路の
一つの機能として実現されている。
【０００３】従来のメモリ回路の動作を、図３及び図４
により説明する。例えば、メモリとして画像メモリを例
に上げる。先ず、画像データの書き込みモードについて
その動作を述べる。映像信号から同期分離された水平同
期信号と、同垂直同期信号とを入力したアドレス発生部
１は、同水平同期信号及び、同垂直同期信号に同期した
アドレス信号を発生する。このアドレス信号は、例え
ば、図３に示すように、画像メモリの全領域を表示画面
に対応させ、同表示画面内の画像を表示させたい範囲の
先頭位置から順次最終位置に到るまでの各アドレスで構
成される。そして、このアドレス信号は、所要のタイミ
ングで生成される。書き込み信号発生部１２は、前記ア
ドレス発生部１が出力したアドレス信号毎に同アドレス
信号から所定の遅延（プロパゲーションディレー）時間
後に、書き込み信号を出力する。従って、画像メモリ４
はアドレス端子に供給されたアドレス信号毎に、ライト
端子に供給された書き込み信号により、データ入力端子
の画像データを相応のアドレスに書き込む。
により説明する。例えば、メモリとして画像メモリを例
に上げる。先ず、画像データの書き込みモードについて
その動作を述べる。映像信号から同期分離された水平同
期信号と、同垂直同期信号とを入力したアドレス発生部
１は、同水平同期信号及び、同垂直同期信号に同期した
アドレス信号を発生する。このアドレス信号は、例え
ば、図３に示すように、画像メモリの全領域を表示画面
に対応させ、同表示画面内の画像を表示させたい範囲の
先頭位置から順次最終位置に到るまでの各アドレスで構
成される。そして、このアドレス信号は、所要のタイミ
ングで生成される。書き込み信号発生部１２は、前記ア
ドレス発生部１が出力したアドレス信号毎に同アドレス
信号から所定の遅延（プロパゲーションディレー）時間
後に、書き込み信号を出力する。従って、画像メモリ４
はアドレス端子に供給されたアドレス信号毎に、ライト
端子に供給された書き込み信号により、データ入力端子
の画像データを相応のアドレスに書き込む。
【０００４】次に、画像メモリに記憶している全データ
をクリアするモードについて動作を述べる。アドレス発
生部１は、通常マイコン等によりソフト的に設定され
て、図３に示すように、表示画面内の画像データを書き
込んでいる範囲の先頭位置に相当するアドレスと、最終
位置に相当するアドレスを、所要のタイミングで書き込
みアドレス信号として発生する。従って、クリアモード
が指定されると、始めに、マイコンから図３に示した画
像メモリの全領域の先頭位置に相当するアドレスと、最
終位置に相当するアドレスとが設定される。それから相
応のアドレス信号が生成される。書き込み信号発生部１
２は、前記アドレス発生部１が出力したクリアアドレス
信号毎に、同アドレス信号から所定のプロパゲーション
ディレー時間後に、書き込み信号を出力する。画像デー
タとしては、例えば、データ０などが供給されている。
その結果、画像メモリ４はアドレス端子に供給されたア
ドレス信号毎に、ライト端子に供給された書き込み信号
により、データ入力端子のデータ０をメモリの全てのア
ドレスに書き込む。
をクリアするモードについて動作を述べる。アドレス発
生部１は、通常マイコン等によりソフト的に設定され
て、図３に示すように、表示画面内の画像データを書き
込んでいる範囲の先頭位置に相当するアドレスと、最終
位置に相当するアドレスを、所要のタイミングで書き込
みアドレス信号として発生する。従って、クリアモード
が指定されると、始めに、マイコンから図３に示した画
像メモリの全領域の先頭位置に相当するアドレスと、最
終位置に相当するアドレスとが設定される。それから相
応のアドレス信号が生成される。書き込み信号発生部１
２は、前記アドレス発生部１が出力したクリアアドレス
信号毎に、同アドレス信号から所定のプロパゲーション
ディレー時間後に、書き込み信号を出力する。画像デー
タとしては、例えば、データ０などが供給されている。
その結果、画像メモリ４はアドレス端子に供給されたア
ドレス信号毎に、ライト端子に供給された書き込み信号
により、データ入力端子のデータ０をメモリの全てのア
ドレスに書き込む。
【０００５】しかし、上述したように、クリアモードが
指定される度に、アドレス発生部はマイコン等からソフ
ト的に画像メモリの全領域に相当するアドレスを発生す
るように内部状態を設定し直す必要があり時間がかか
る。従って、メモリに記憶している全データをクリアす
るために時間がかかる問題があった。
指定される度に、アドレス発生部はマイコン等からソフ
ト的に画像メモリの全領域に相当するアドレスを発生す
るように内部状態を設定し直す必要があり時間がかか
る。従って、メモリに記憶している全データをクリアす
るために時間がかかる問題があった。
【０００６】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、高速にデータクリアできるメモリ
回路を提供することを目的とする。
鑑みなされたもので、高速にデータクリアできるメモリ
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、メモリと、同メモリに対し書き込み制御或いは読み
出し制御を行うメモリ制御回路とでなるメモリ回路にお
いて、前記メモリの先頭番地から最終番地までのアドレ
ス信号を生成するクリアアドレス発生部と、前記アドレ
ス発生部の出力及び所定のデータをクリアモード時に選
択するセレクタとを設けた。
に、メモリと、同メモリに対し書き込み制御或いは読み
出し制御を行うメモリ制御回路とでなるメモリ回路にお
いて、前記メモリの先頭番地から最終番地までのアドレ
ス信号を生成するクリアアドレス発生部と、前記アドレ
ス発生部の出力及び所定のデータをクリアモード時に選
択するセレクタとを設けた。
【０００８】
【作用】以上のように構成したので、メモリのクリアモ
ードが指定された場合、クリアアドレス発生部がメモリ
の先頭番地から最終番地まで順にアドレス信号を発生
し、同時に、セレクタが同アドレス信号を選択して画像
メモリに供給するとともに、例えば、データ０など所定
データを選択して画像メモリに供給する。
ードが指定された場合、クリアアドレス発生部がメモリ
の先頭番地から最終番地まで順にアドレス信号を発生
し、同時に、セレクタが同アドレス信号を選択して画像
メモリに供給するとともに、例えば、データ０など所定
データを選択して画像メモリに供給する。
【０００９】
【実施例】以下、本発明によるメモリ回路について、図
を用いて詳細に説明する。図１は、本発明によるメモリ
回路の実施例ブロック図である。尚、従来例と同一の箇
所は同じ番号を付し、一部説明を省略する。１はアドレ
ス発生部であり、２は第一書き込み信号発生部であり、
３はアドレス信号、ライト信号及びデータを選択出力す
るセレクタである。４は、例えば、テレビ信号等を１フ
ィールト分記憶する画像メモリであり、５は、例えば、
２進カウンタで構成するクリア用アドレス発生部であ
り、６は第二書き込み信号発生部である。
を用いて詳細に説明する。図１は、本発明によるメモリ
回路の実施例ブロック図である。尚、従来例と同一の箇
所は同じ番号を付し、一部説明を省略する。１はアドレ
ス発生部であり、２は第一書き込み信号発生部であり、
３はアドレス信号、ライト信号及びデータを選択出力す
るセレクタである。４は、例えば、テレビ信号等を１フ
ィールト分記憶する画像メモリであり、５は、例えば、
２進カウンタで構成するクリア用アドレス発生部であ
り、６は第二書き込み信号発生部である。
【００１０】本発明によるメモリ回路の動作を図１に従
い説明する。画像メモリ４をクリアするモードについて
動作を述べる。クリア用アドレス発生部５にクリア指示
信号が供給される（クリアモードの指定）と、同クリア
用アドレス発生部５は、図３に示した画像メモリ４の全
領域の先頭番地から最終番地まで順にアドレス信号を発
生する。同時に、セレクタ３が前記クリア用アドレス発
生部５が供給したクリア選択信号により、同アドレス信
号を選択して前記画像メモリ４に供給するとともに、例
えば、データ０など所定データを選択して画像メモリ４
に供給する。第二書き込み信号発生部６は、前記クリア
用アドレス発生部５が出力したクリアアドレス信号毎
に、同アドレス信号から所定のプロパゲーションディレ
ー時間後に、書き込み信号を出力する。セレクタ３は、
前記クリアアドレス信号と、第二書き込み信号発生部６
が供給した書き込み信号と、例えば、データ０など所定
のクリアデータとを選択し、画像メモリ４の相応の端子
である、アドレス端子、ライト端子及びデータＩＮ端子
に供給する。尚、通常の書き込み動作は、従来例と同様
であるので、説明を省略した。
い説明する。画像メモリ４をクリアするモードについて
動作を述べる。クリア用アドレス発生部５にクリア指示
信号が供給される（クリアモードの指定）と、同クリア
用アドレス発生部５は、図３に示した画像メモリ４の全
領域の先頭番地から最終番地まで順にアドレス信号を発
生する。同時に、セレクタ３が前記クリア用アドレス発
生部５が供給したクリア選択信号により、同アドレス信
号を選択して前記画像メモリ４に供給するとともに、例
えば、データ０など所定データを選択して画像メモリ４
に供給する。第二書き込み信号発生部６は、前記クリア
用アドレス発生部５が出力したクリアアドレス信号毎
に、同アドレス信号から所定のプロパゲーションディレ
ー時間後に、書き込み信号を出力する。セレクタ３は、
前記クリアアドレス信号と、第二書き込み信号発生部６
が供給した書き込み信号と、例えば、データ０など所定
のクリアデータとを選択し、画像メモリ４の相応の端子
である、アドレス端子、ライト端子及びデータＩＮ端子
に供給する。尚、通常の書き込み動作は、従来例と同様
であるので、説明を省略した。
【００１１】図２は、本発明によるメモリ回路のクリア
用アドレス発生部の具体的な回路図である。２進カウン
タと、ＮＡＮＤゲートで構成される回路であり、クリア
指示信号が供給されると、カウンタの値は零にリセット
される。カウンタの出力を入力としたＮＡＮＤゲートの
出力（選択信号）は、１となりハイアクティブのイネー
ブル端子に入力することから、同カウンタがクロックを
カウント開始する。つまり、０、１、２、・・・、のア
ドレスが順次行アドレス（下位ビット）と列アドレス
（上位ビット）として出力する。同カウンタのカウント
が進み、全てのビット出力が１の状態になると、ＮＡＮ
Ｄゲートの出力（選択信号）は、初めて０となり、同カ
ウンタのカウントが終了する。尚、上記カウンタは、ロ
ーアクティブのイネーブル端子を備えたカウンタであっ
ても良く、この場合は、カウンタの出力を入力としたＡ
ＮＤゲートを設け、同ＡＮＤゲートの出力を前記ローア
クティブのイネーブル端子に入力する。
用アドレス発生部の具体的な回路図である。２進カウン
タと、ＮＡＮＤゲートで構成される回路であり、クリア
指示信号が供給されると、カウンタの値は零にリセット
される。カウンタの出力を入力としたＮＡＮＤゲートの
出力（選択信号）は、１となりハイアクティブのイネー
ブル端子に入力することから、同カウンタがクロックを
カウント開始する。つまり、０、１、２、・・・、のア
ドレスが順次行アドレス（下位ビット）と列アドレス
（上位ビット）として出力する。同カウンタのカウント
が進み、全てのビット出力が１の状態になると、ＮＡＮ
Ｄゲートの出力（選択信号）は、初めて０となり、同カ
ウンタのカウントが終了する。尚、上記カウンタは、ロ
ーアクティブのイネーブル端子を備えたカウンタであっ
ても良く、この場合は、カウンタの出力を入力としたＡ
ＮＤゲートを設け、同ＡＮＤゲートの出力を前記ローア
クティブのイネーブル端子に入力する。
【００１２】
【発明の効果】以上説明したように、本発明は全データ
を高速にクリアできるメモリ回路を提供する。従って、
クリアモードが指定されると直ちに、全てのアドレスの
メモリクリアを実施できるので、例えば、フレームメモ
リ等の画像メモリを使用した映像信号処理装置の状態切
替時等の表示画像の乱れを防止できるメリットがある。
を高速にクリアできるメモリ回路を提供する。従って、
クリアモードが指定されると直ちに、全てのアドレスの
メモリクリアを実施できるので、例えば、フレームメモ
リ等の画像メモリを使用した映像信号処理装置の状態切
替時等の表示画像の乱れを防止できるメリットがある。
【図１】本発明によるメモリ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるメモリ回路のクリア用アドレス発
生部の具体的な回路図である。
生部の具体的な回路図である。
【図３】全表示画面とそれに対応した画像メモリの全領
域及び表示画像とそれに対応した画像メモリの領域の関
係を示すイメージ図である。
域及び表示画像とそれに対応した画像メモリの領域の関
係を示すイメージ図である。
【図４】従来のメモリ回路の実施例ブロック図である。
１ アドレス発生部 ２ 第一書き込み信号発生部 ３ セレクタ ４ 画像メモリ ５ クリア用アドレス発生部 ６ 第二書き込み信号発生部 １２ 書き込み信号発生部
Claims (4)
- 【請求項１】 メモリと、同メモリに対し書き込み制御
或いは読み出し制御を行うメモリ制御回路とでなるメモ
リ回路において、 前記メモリの先頭番地から最終番地までのアドレス信号
を生成するクリアアドレス発生部と、前記アドレス発生
部の出力及び所定のデータをクリアモード時に選択する
セレクタとを設けたことを特徴としたメモリ回路。 - 【請求項２】 上記アドレス発生部をカウンタで構成し
た請求項１記載のメモリ回路。 - 【請求項３】 上記アドレス発生部を構成したカウンタ
の出力をＮＡＮＤ演算しその結果を、前記カウンタのハ
イアクティブのイネーブル端子に接続したことを特徴と
する請求項２記載のメモリ回路。 - 【請求項４】 上記アドレス発生部を構成したカウンタ
の出力をＡＮＤ演算しその結果を、前記カウンタのロー
アクティブのイネーブル端子に接続したことを特徴とす
る請求項２記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285574A JPH08147207A (ja) | 1994-11-18 | 1994-11-18 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285574A JPH08147207A (ja) | 1994-11-18 | 1994-11-18 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147207A true JPH08147207A (ja) | 1996-06-07 |
Family
ID=17693322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6285574A Pending JPH08147207A (ja) | 1994-11-18 | 1994-11-18 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108084A (ja) * | 2008-10-28 | 2010-05-13 | Toshiba Corp | 画像処理装置 |
-
1994
- 1994-11-18 JP JP6285574A patent/JPH08147207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108084A (ja) * | 2008-10-28 | 2010-05-13 | Toshiba Corp | 画像処理装置 |
| US8345113B2 (en) | 2008-10-28 | 2013-01-01 | Kabushiki Kaisha Toshiba | Image processing apparatus and image processing system |
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