JPH09116851A - ディジタル映像信号処理用メモリ装置 - Google Patents

ディジタル映像信号処理用メモリ装置

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JPH09116851A
JPH09116851A JP6743696A JP6743696A JPH09116851A JP H09116851 A JPH09116851 A JP H09116851A JP 6743696 A JP6743696 A JP 6743696A JP 6743696 A JP6743696 A JP 6743696A JP H09116851 A JPH09116851 A JP H09116851A
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Abstract

(57)【要約】 （修正有） 【課題】 映像信号処理用メモリ装置を選択するときシ
ステムの大きさに応じてブロックサイズを変更できるよ
うにする。 【解決手段】 システム制御信号を発生し、ブロックの
長さを可変させるＲＢＡ（Ｒａｍｄｏｍ Ｂｌｏｃｋ
Ａｃｃｅｓｓ）制御部、ＲＢＡ制御部の制御信号に基づ
いて、外部のアドレス信号の印加を受けてブロックサイ
ズに該当する内部アドレスを発生させるアドレス発生
部、ＲＢＡ制御部の制御信号に基づいてアドレス信号に
該当するメモリセルにデータを書き込んだり読み出した
りするメモリセルアレイ、及びＲＢＡ制御部の制御信号
に基づいて、アドレス信号に該当する前記メモリセルア
レイに格納されたデータに対する伝送の如何を制御する
伝送制御部を備え、ＲＢＡ制御部及び伝送制御部の制御
を受けてメモり装置の外部とデータのやり取りをする。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明はディジタル映像信号処理用
メモリ装置に係り、特に映像信号の圧縮及び復元時に所
望のブロック単位でデータを読み取り又は書き込みする
とき、ブロックサイズを可変し得るように設計したディ
ジタル映像信号処理用メモリ装置に関する。
【０００２】
【従来の技術】図１は一般的なディジタル映像信号処理
用メモリの全体ブロック図である。前記図１によれば、
一般的なディジタル映像信号処理用メモリは、ＲＢＡ
（RandomBlock Access、 以下ＲＢＡという）制御部１
００と、発生させるアドレス発生部１０１と、メモリセ
ルアレイ１０２と、伝送制御部１０３と、入出力手段１
０４とから構成されている。ＲＢＡ制御部１００は、外
部から印加される制御信号（／ＲＡＳｘ、／ＣＡＳｘ、
／ＷＥ、／ＤＴ、ＳＣｘ、ＲＢＡ）に基づいて各ブロッ
クを制御するための制御信号を発生する。アドレス発生
部１０１は、前記ＲＢＡ制御部１００の制御信号に基づ
いて、映像メモリ装置の外部にある中央処理装置（図示
せず）からの行と列のアドレス信号の入力を受け、その
アドレス信号を開始アドレス(start address) としてブ
ロックサイズに対応する行と列の内部アドレスを連続的
に発生させる。メモリセルアレイ１０２は前記ＲＢＡ制
御部１００の制御信号に基づいて前記アドレス発生部１
０１から発生した内部アドレス信号に該当するメモリセ
ル（図示せず）にデータを書き込んだり読み出したりす
る。伝送制御部１０３は、前記ＲＢＡ制御部１００及び
前記アドレス発生部１０１の制御を受けて、前記メモリ
セルアレイ１０２に格納されたデータに対する伝送を制
御する。最後に入出力手段１０４は、前記ＲＢＡ制御部
１００及び前記伝送制御部１０３の制御を受けてメモり
装置と外部とのデータのやり取りをする。
【０００３】アドレス発生部１０１は、メモリ装置の外
部から最初の開始アドレスである行信号の印加を受け、
その信号を基準信号として、連続的に割り当てられたブ
ロックのＸ軸の大きさだけアクセスする内部アドレスを
発生する行アドレス発生器１０５と、最初の開始アドレ
スである列信号の印加を受け、その信号を基準信号とし
て、連続的に割り当てられたブロックのＹ軸の大きさだ
けアクセスする内部アドレスを生成する列アドレス発生
器１０６とから構成される。
【０００４】尚、前記入出力制御手段１０４は、ＲＢＡ
制御部１００の制御信号に基づいて直列レジスタ９２を
介して伝送されてきたデータを入力する一方、データを
レジスタ９２へ出力する入出力部９４と、前記ＲＢＡ制
御部１００の制御信号に基づいて外部メモリへの伝送の
如何を制御する入出力制御部９５とから構成される。
【０００５】前記伝送制御部１０３は、列アドレス発生
器１０６及びＲＢＡ制御部１００の制御信号に基づいて
メモりセルアレイ１０２のＸ軸ブロックサイズを選択す
るＲＢＡセレクタ９１と、前記ＲＢＡ制御部１００の制
御信号に基づいて入出力部１０４へ直列データを伝送す
る直列レジスタ９２と、前記列アドレス発生器１０６の
列アドレス信号とＲＢＡ制御部１００の制御信号に基づ
いてＹ軸のＲＢＡデータをデコードするデコーダ９３と
から構成されている。
【０００６】一方、ＲＢＡ制御部１００は図２に示すよ
うに、外部のシステムクロックＳＣｘに同期して行アド
レスの増加する変位値をＸ軸ブロックの大きさだけ＋１
ずつ増加させてカウントするＸ状態ポインタ１０７と、
外部のシステムクロックＳＣｘに同期して列アドレスの
増加する変位値をＹ軸ブロックの大きさだけ＋１ずつ増
加させてカウントするＹ状態ポインタ１０８と、外部の
システムクロックＳＣｘの入力を受けて、メモりセルア
レイ内の各種動作の基準となる同期クロックを発生させ
る内部クロック発生器１０９と、前記Ｘ軸又はＹ軸の状
態ポインタ１０７、１０８の出力信号を受けて、ＤＲＡ
ＭモードとＲＢＡモードのうち一つの使用モードを選択
するモードセレクタ１１０と、前記使用モードに応じ
て、２５６個のブロック単位のデータを読み出したり書
き込んだりするとき、メモリ内の発生信号である行と列
信号を読み込むためのパルスを発生させる内部制御信号
発生器１１１とから構成される。
【０００７】以下、このように構成された一般的なディ
ジタル映像信号処理用メモリ装置の作用を説明する。図
１及び図２によれば、一般的にディジタル映像信号処理
用メモリ装置は一度に読み出し／書き込みを行うデータ
処理がブロック単位で行われ、そのブロックサイズに対
する標準は１６×１６と規定されている。このために、
メモリ装置の外部に在る中央処理装置（図示せず）から
発生した最初の開始アドレスである行アドレスと列アド
レスを受けたアドレス発生部１０１の行アドレス発生器
１０５と列アドレス発生器１０６は、Ｘ状態ポインタ１
０７とＹ状態ポインタ１０８との値に応じて読み取り又
は書き込みする２５６個に該当するそれぞれのアドレス
を発生させる。４ビットからなるＸ状態ポインタ１０７
は、１６個のシステムクロックの入力ごとに＋１ずつ行
アドレスの変位を増加させる。同様に４ビットからなる
Ｙ状態ポインタ１０８は、システムクロックの入力ごと
に列アドレスの変位を＋１ずつ増加させる。
【０００８】即ち、一つのブロックサイズである、２５
６個に該当するそれぞれのアドレスを与える方式は、Ｘ
軸(行)にシステムクロックを１６個入力するごとに１回
カウントし、Ｙ軸(列)は１６個のシステムクロックを入
力するごとに１６回カウントする状態ポインタ１０７、
１０８をカウントして、一つのブロックサイズに該当す
るアドレスを発生させるものである。
【０００９】このようなＸ、Ｙ状態ポインタ１０７、１
０８のカウント値、及び映像信号処理用メモリの外部か
ら印加されるＲＡＳｘ（行アドレスストローブ）、ＣＡ
Ｓｘ（列アドレスストローブ）信号に基づいて、内部制
御信号発生器１１１はモードセレクタ１１０の選択され
たモードで動作するための制御信号（／ＲＡＳｉ、ＣＡ
Ｓｉ、ＸＦ、ＲＧＥ）を適当なタイミングで発生させ
る。ここで、ＸＦ，ＲＧＥ信号は、映像信号処理用メモ
リの内部構成ブロックのうち内部制御信号発生器１１１
から発生する制御信号であり、メモリセルアレイ１０２
にデータを書き込んだり、読み出したりするとき直列レ
ジスタ９２へのデータ伝送時の伝送制御信号を意味す
る。
【００１０】尚、前記モードセレクタ１１０は、一つの
ブロックを読み出したり、書き込んだりするに必要な２
５６個のシステムクロックが入力されるごとに外部のモ
ード選択制御信号をチェックして、チップの動作モード
を現在の進行モードであるＤＲＡＭモード或いはＲＢＡ
モードで続けるか、或いは新しい動作モードに変更する
かを決定する。
【００１１】そして、内部クロック発生器１０９は、メ
モリの外部から印加されるシステムクロックに同期され
てメモリの内部における各種動作の基準となる同期クロ
ックを発生させる。
【００１２】
【発明が解決しようとする課題】しかし、このような従
来のディジタル映像信号処理用メモリ装置は、４ビット
レジスタからなるＸ状態ポインタとＹ状態ポインタを用
いて内部制御をしていたので、ブロックサイズの変更は
不可能であった。従って、映像信号処理用システムのブ
ロックサイズに応じたメモリの選択に制限を受ける。即
ちシステムの大きさに応じる映像信号処理用メモリ装置
の選択において互換性に制限を受ける問題点がある。
【００１３】本発明はこのような従来の問題点を考慮し
てなされたものであって、その目的は映像信号処理用メ
モリ装置を選択するとき、システムの大きさに応じてブ
ロックサイズを変更できるようにすることで、システム
の大きさにかかわらずメモリ装置の互換性を有するよう
にするディジタル映像信号処理用メモリ装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のディジタル映像信号処理用メモリ装置は、
ブロックのＸ軸の長さを可変させるＸ軸可変器と、前記
Ｘ軸可変器の出力に応じて行アドレスの変位値をカウン
トし、カウントされた変位値を出力するＸ状態ポインタ
と、内部のシステムクロックに同期して列アドレスの変
位値を出力するＹ状態ポインタと、Ｘ軸、Ｙ軸の状態ポ
インタの出力信号に基づいて使用モードを選択するモー
ドセレクタと、メモリ内部の発生信号によって選択され
たモードで動作するための制御信号を発生させる内部制
御信号発生器とを有することを特徴とする。
【００１５】
【実施の形態】以下、本発明によるディジタル映像信号
処理用メモリ装置の実施の形態を添付図面を参照して詳
細に説明する。なお、従来のものと同一の要素に対して
は同じ符号を用いている。
【００１６】第１実施の形態 図３は本発明のディジタル映像信号処理用メモリのＲＢ
Ａ制御器に対するブロック図である。前記図３によれ
ば、ブロックのＸ軸の長さを変えるＸ軸可変器２００
と、前記Ｘ軸可変器２００から発生する信号及び外部の
システムクロックに同期して行アドレスの増加する変位
値を＋１ずつブロックサイズだけ増加させてカウントす
るＸ状態ポインタ１０７と、外部のシステムクロックに
同期して列アドレスの増加する変位値をブロックサイズ
だけ＋１ずつ増加させてカウントするＹ状態ポインタ１
０８と、外部のシステムクロックに同期してメモリ内部
の各種動作の基準となる同期クロックＳＹＣＫを発生さ
せる内部クロック発生器１０９と、前記Ｘ軸及びＹ軸の
状態ポインタ１０７、１０８からの出力信号を受けて、
ＤＲＡＭモードとＲＢＡモードのうち一つの使用モード
を選択するモードセレクタ１１０と、２５６個のデータ
を読み出したり、書き込んだりするためにモードセレク
タ１１０で選択されたモードに基づいて動作する制御信
号（／ＲＡＳｉ、／ＣＡＳｉ、／ＸＦ、ＲＧＥ）を発生
させる内部制御信号発生器１１１とから構成される。
【００１７】前記Ｘ軸可変器２００は、外部のシステム
クロックと任意のブロックサイズを選択する制御信号
（Ｓ0〜Ｓn）の入力を受けて、ブロックサイズ制御信号
（Ｄ0〜Ｄn ）とメモリ内部のシステムクロックＳＣｉ
を発生する内部クロック発生器２０１と、前記内部クロ
ック発生器２０１のブロックサイズ制御信号（Ｄ0〜
Ｄn）の入力を受けて、Ｘ状態ポインタ１０７のカウン
ト範囲がブロックサイズに合うように制御信号を発生す
るカウンタ制御部２０２と、前記内部クロック発生器２
０１からの制御信号（Ｄ0〜Ｄn）とＸ状態ポインタ１０
７のカウント状態の入力を受けて、所望のＸ軸ブロック
サイズに応じて内部制御信号発生器１１１の制御信号を
出力するＸ軸ブロック制御器２０３とから構成する。
【００１８】ここで、前記内部クロック発生器２０１
は、図４に示すように、外部から印加されるブロックの
大きさを決定する制御信号（Ｓ0〜Ｓn）の入力を受け
て、ブロックサイズ制御信号（Ｄ0〜Ｄn）を発生するブ
ロックサイズセレクタ２０４と、前記ブロックサイズセ
レクタ２０４から出力される制御信号（Ｄ0〜Ｄn）と後
述の周波数逓倍器２０６からの周波数の入力を受けて、
内部のブロックサイズの制御に用いられるシステムクロ
ックを発生する周波数セレクタ２０５と、システムクロ
ックＳＣｘの入力を受け、そのクロック信号に同期され
た２n 倍のそれぞれの逓倍周波数を発生させて前記周波
数発生器２０５へ出力する周波数逓倍器２０６とから構
成される。
【００１９】以下、このように構成された本発明のディ
ジタル映像信号処理用メモリ装置の作用を詳細に説明す
る。まず、映像信号処理用メモリのＮ．Ｃ（NO CONNEC
T）ピンをブロックサイズを選択する制御信号（Ｓ0〜Ｓ
n）を印加するピンとして使用する。
【００２０】図４及び図５を参照して２つの制御信号
（Ｓ0〜Ｓ1）を加える場合を例を挙げて説明する。前記
制御信号（Ｓ0〜Ｓ1）の入力を受けたブロックサイズセ
レクタ２０４は、ブロックサイズに相当する制御信号
（Ｄ0〜Ｄ3）を出力する。システムの同期クロックであ
る外部のシステムクロックＳＣｘの入力を受けた周波数
逓倍器２０６は、前記システムクロックを２n 倍してそ
れぞれの出力端子へ出力する。前記ブロックサイズセレ
クタ２０４から発生する制御信号（Ｄ0〜Ｄ3）と前記周
波数逓倍器２０６から発生するそれぞれの逓倍周波数の
入力を受けた周波数セレクタ２０５は、逓倍された周波
数の一つを選択して出力する。この出力信号である逓倍
周波数ＳＣｉが前記Ｙ状態ポインタ１０８の同期クロッ
ク信号となる内部のシステムクロックＳＣｉになる。
【００２１】カウンタ制御部２０２は、前記ブロックサ
イズセレクタ２０４から出力される制御信号（Ｄ0〜
Ｄ3）の入力を受け、Ｘ状態ポインタ１０７のカウント
するＸ軸の範囲を図７の真理表にしたがって制御する。
Ｘ軸の可変時、Ｘ状態ポインタ１０７はメモリ外部のシ
ステムクロックに同期してカウンティング動作を行う
が、Ｙ状態ポインタ１０８は周波数セレクタ２１０から
発生する、逓倍周波数である内部システムクロックＳＣ
ｉに同期しててカウンティング動作を行う。そして、前
記ブロックサイズセレクタ２０４からの制御信号と前記
Ｘ状態ポインタ１０７からのカウンティング信号の入力
を受けたＸ軸ブロック制御器２０３は、Ｘ軸の設定され
た大きさに応じて内部制御信号発生器１１１を制御する
ための信号を出力する。この他の構成ブロックに対する
詳細動作は従来の映像信号処理用メモリ装置の動作と同
一であるので、説明を省略する。
【００２２】図５は前記内部クロック発生器２０１に印
加する制御信号が２つ（Ｓ0、Ｓ1）であるときの一実施
の形態であり、図６は前記Ｘ軸ブロック制御器２０３を
具現するための一実施の形態であり、図７は本発明によ
るブロックの大きさを決定するとき、２つの制御信号
（Ｓ0、Ｓ1）の印加時のそれぞれの信号に対する関係図
である。
【００２３】図８はブロックサイズ（１６×１６、８×
８）の選択によるメモリ内部のクロック周波数とＹ状態
ポインタとの出力関係を示すものである。ここで、ブロ
ックサイズが８×８の場合には図５と図７に示すよう
に、内部のクロック周波数はシステムクロックの２倍の
周波数となる。１６×１６の場合にはＹ状態ポインタは
外部のシステムクロックの半分で同一の動作を行う。即
ち、１６個の内部クロックが入力されるごとにＸ状態ポ
インタは１ずつ増加し、前記Ｘ状態ポインタが１ずつ増
加するとき、前記Ｙ状態ポインタは０から１５までカウ
ントする信号の流れ図を示す。
【００２４】第２実施の形態 図９は本発明によるＲＢＡ制御器の別の実施の形態によ
る構成図である。前記図９によれば、ＲＢＡ制御器は、
ブロックのＸ軸及びＹ軸の大きさを互いに異なるように
設定するＸ、Ｙ軸可変器３００と、前記Ｘ、Ｙ可変器３
００の制御を受けて、行アドレスの増加する変位値を設
定されたブロックの大きさだけカウントするＸ状態ポイ
ンタ１０７と、前記Ｘ、Ｙ軸可変器３００の制御を受け
て、列アドレスの増加する変位値を設定されたブロック
の大きさだけカウントするＹ状態ポインタ１０８と、外
部のシステムクロックの入力を受けて、メモり内部の各
種動作の基準となる同期クロックを発生させる内部クロ
ック発生器１０９と、前記Ｘ軸及びＹ軸の状態ポインタ
１０７、１０８の出力信号の印加を受けて、ＤＲＡＭモ
ードとＲＢＡモードのうち１つの使用モードを選択する
モードセレクタ１１０と、２５６個のデータを読み出し
たり書き込んだりするために、メモリ内部の発生信号で
ある行と列信号を読み込むためのパルスを発生させる内
部制御信号発生器１１１とから構成される。
【００２５】ここで、前記Ｘ、Ｙ軸可変器３００は、外
部の制御信号の印加を受けてブロックの大きさを制御す
るための信号を出力するブロックサイズセレクタ３０１
と、前記ブロックサイズセレクタ３０１から発生する制
御信号とＸ状態ポインタの出力の印加を受けて、所望の
Ｘ軸ブロックサイズに応じて内部制御信号発生器１１１
を制御するための信号を発生するＸ軸ブロック制御部３
０２と、前記ブロックサイズセレクタ３０１から発生す
る信号の入力を受けて、Ｘ状態ポインタ１０７をブロッ
クサイズに合わせてカウントするようにＸ状態ポインタ
１０７のカウントを制御する信号を発生するカウンタ制
御部２０２と、外部のシステムクロックとＹ軸ブロック
のサイズを選択する信号の入力を受けて内部のシステム
クロックを発生させるＹ軸ブロックのサイズセレクタ及
び内部クロック発生器３０３とから構成される。
【００２６】ここで、前記Ｙ軸ブロックのサイズ選択及
び内部クロック発生器３０３は図１０に示すように、メ
モリの外部制御ピンから印加される制御信号及びブロッ
クサイズを決定する信号の入力を受けてＹ軸ブロックの
サイズに対する制御信号を発生するＹ軸ブロックサイズ
セレクタ３０４と、前記Ｙ軸ブロックサイズセレクタ３
０４からの信号と後述する周波数逓倍器３０６からの周
波数の入力を受けて内部のシステムクロックＳＣｉを発
生する周波数セレクタ３０５と、システムクロックＳＣ
ｘの入力を受けてそのクロック信号に同期された２n 倍
のそれぞれの逓倍周波数を発生させて前記周波数セレク
タ３０５へ出力する周波数逓倍器３０６とから構成され
る。
【００２７】以下、前記別の実施の形態による動作を説
明する。外部の制御信号（ＳＹ0〜ＳＹn）の印加を受け
たＹ軸ブロックのサイズ選択及び内部クロック発生器３
０３は、Ｙ軸ブロックサイズセレクタ３０４によって制
御信号（Ｄ0〜Ｄn）が発生し、外部のシステムクロック
ＳＣｘに同期して、Ｙ軸逓倍器３０６は逓培周波数（Ｆ
0〜Ｆn）を発生し、Ｙ軸周波数セレクタ３０５は前記Ｙ
軸ブロックサイズセレクタ３０４からの制御信号Ｄ0〜
Ｄnに応じて前記Ｙ軸周波数逓倍器３０６からの当該逓
倍周波数ＳＣｉを出力する。前記Ｙ軸周波数発生器３０
５から発生した、ブロックサイズに応じて出力する内部
システムクロックＳＣｉの入力を受けたＹ状態ポインタ
１０８はそれによるカウンティング範囲を制御し、且つ
Ｙ軸ブロックのサイズを制御する。このほかの動作は本
発明による第１実施の形態を示した図３の動作と同一な
ので、説明を省略する。
【００２８】
【発明の効果】以上説明したように本発明によれば、メ
モリの外部からブロックの大きさを選択することができ
るので、システムに応じてアクセスするブロックの大き
さを変化させることができ、ブロックの大きさに応じて
適当なクロック周波数をメモリ外部のクロックによって
生成することにより、別の周波数発生器が無くても動作
可能である。従って、新しい大きさのブロックアクセス
のために別のディジタル映像信号処理用メモリの開発が
無くてもブロックの大きさを所望通りに可変させること
ができる。
【図面の簡単な説明】
【図１】 一般的なディジタル映像信号処理用メモリ装
置の全体構成を示すブロック図である。
【図２】 図１に適用されるＲＢＡ制御器を詳細に示す
ブロック図である。
【図３】 本発明によるディジタル映像信号処理用メモ
リ装置のＸ軸可変時のＲＢＡ制御器を示すブロック図で
ある。
【図４】 図３の内部クロック発生器を詳細に示すブロ
ック図である。
【図５】 図４の内部クロック発生器を具体的に示す回
路図である。
【図６】 図３のＸ軸ブロック制御器を具体的に示す回
路図である。
【図７】 図６の入出力による各信号の動作状態図であ
る。
【図８】 図３のブロックのサイズ（１６＊１６、８＊
８）選択による内部クロック周波数とＹ状態ポインタと
の出力関係を示す波形図である。
【図９】 本発明によるディジタル映像信号処理用メモ
リ装置のブロックのＸ又はＹ軸可変時のＲＢＡ制御器を
示すブロック図である。
【図１０】 図９のＹ軸ブロックのサイズ選択及び内部
クロック発生器を詳細に示すブロック図である。
【符号の説明】
２００ Ｘ軸可変器 ２０１ 内部クロック発生器 ２０２ カウンタ制御部 ２０３ Ｘ軸ブロック制御器 ２０４ ブロックサイズセレクタ ２０５ 周波数セレクタ ２０６ 周波数逓培器 ３００ Ｘ、Ｙ軸可変器 ３０１ ブロックサイズセレクタ ３０２ Ｘ軸ブロック制御部 ３０３ Ｙ軸ブロックのサイズ選択及び内部クロック発
生器 ３０４ Ｙ軸ブロックサイズセレクタ ３０５ Ｙ軸周波数セレクタ ３０６ Ｙ軸周波数逓倍器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24 Ｈ０４Ｎ 7/13 Ｚ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 システム制御信号を発生し、且つブロッ
    クの長さを可変させるＲＢＡ制御部と、前記ＲＢＡ制御
    部からの信号に基づいて、外部アドレス信号からブロッ
    クサイズに対応する内部アドレスを発生させるアドレス
    発生部と、前記ＲＢＡ制御部の制御信号に基づいて、内
    部アドレス信号に対応するメモリセルにデータを書き込
    んだり読み出したりするメモリセルアレイと、前記ＲＢ
    Ａ制御部の制御信号に応答して、前記メモリセルアレイ
    に格納されたデータの伝送を制御する伝送制御部と、前
    記ＲＢＡ制御部及び伝送制御部の制御を受けてメモり装
    置の外部とデータのやり取りをする入出力部とを含むデ
    ィジタル映像信号処理用メモリ装置において、 前記ＲＢＡ制御部は、 ブロックのＸ軸の長さを可変させるＸ軸可変器と、 前記Ｘ軸可変器の出力に応じて行アドレスの変位値をカ
    ウントし、カウントされた変位値を出力するＸ状態ポイ
    ンタと、 内部のシステムクロックに同期して列アドレスの変位値
    を出力するＹ状態ポインタと、 Ｘ軸、Ｙ軸の状態ポインタの出力信号に基づいて使用モ
    ードを選択するモードセレクタと、 メモリ内部の発生信号によって選択されたモードで動作
    するための制御信号を発生させる内部制御信号発生器と
    を有することを特徴とするディジタル映像信号処理用メ
    モリ装置。
  2. 【請求項２】 前記Ｘ軸可変器は、外部システムクロッ
    クとブロックサイズを選択する信号の入力を受けて、ブ
    ロックの大きさに対応する信号と内部のシステムクロッ
    クを発生する内部クロック発生器と、前記内部クロック
    発生器からのブロックの大きさに対応する信号の入力を
    受けてＸ状態ポインタのカウント動作を制御する信号を
    発生するカウンタ制御部と、前記内部クロック発生器か
    らの制御信号とＸ状態ポインタの出力に基づいて内部制
    御信号発生器を制御する信号を出力するＸ軸ブロック制
    御器とを含むことを特徴とする請求項１記載のディジタ
    ル映像信号処理用メモリ装置。
  3. 【請求項３】 ＲＢＡ制御部は、 ブロックのＸ軸及びＹ軸の長さを互いに異なるように可
    変させるＸ、Ｙ軸可変器と、 前記Ｘ、Ｙ軸可変器の出力に基づいて行アドレスの変位
    値をカウントし、カウントされた変位値を出力するＸ状
    態ポインタと、 前記Ｘ、Ｙ軸可変器からのシステムクロックに同期して
    列アドレスの変位値を出力するＹ状態ポインタと、 外部のシステムクロックに同期してメモり内部の同期ク
    ロックを発生させる内部クロック発生器と、 前記Ｘ、Ｙ軸状態ポインタの出力信号に基づいて使用モ
    ードを選択するモードセレクタと、メモリの内部から発
    生した信号によって選択されたモードで動作するための
    制御信号を発生させる内部制御信号発生器とを含むこと
    を特徴とする請求項１記載のディジタル映像信号処理用
    メモリ装置。
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