JP2850671B2 - 可変遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は可変遅延回路に関し、特
にバースト状データを遅延させる可変遅延回路に関す
る。

【０００２】

【従来の技術】従来の可変遅延回路は、図２に示すよう
外部から供給されるバートス状データ２１１とシステム
クロック２１４を入力し、このシステムクロック２１４
のタイミングにてバースト状データを順次書き込んで遅
延させる遅延回路１１と、外部から供給される遅延量制
御信号２１２を入力し、この遅延量制御信号２１２が指
示する値に対応した遅延量の出力信号２１３を選択する
選択回路１２とで構成されている。

【０００３】

【発明が解決しようとする課題】この従来の可変遅延回
路おいては、入力されるデータ２１１を遅延回路１１に
書き込むことができる記憶量に応じて遅延量の最大が決
められ、かつこの記憶量に対応する数の出力が選択回路
１２に必要とされるため、遅延量が少ないときは問題な
いが、遅延量が増すとそれに比例して遅延回路の回路規
模が増大し、これに追従して選択回路も回路規模が増大
するという問題がある。本発明の目的は、回路規模を増
大することなく遅延量を増すことができる可変遅延回路
を提供することにある。

【０００４】

【課題を解決するための手段】本発明は、バースト状デ
ータを記憶する第１の一時記憶回路と、記憶されたデー
タを読み出す第１の読出し制御回路と、読み出されたデ
ータを固定量だけ遅延させる固定量遅延回路と、遅延さ
れたデータを記憶する第２の一時記憶回路と、記憶され
たデータをシステムクロックのタイミングで読み出す第
２の読出し制御回路と、第１の読出し制御回路の読出し
タイミングを設定するクロック信号を出力する周波数可
変発振回路とを備える。また、第１の読出し制御回路を
動作させるタイミング信号の一部を固定量だけ遅延させ
る第２の固定量遅延回路と、遅延されたタイミング信号
に基づいて第２の一時記憶回路へのデータの記憶を行う
書込み制御回路とを備えることが好ましい。

【０００５】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。第１
の一時記憶回路１と第２の一時記憶回路７はそれぞれ２
ポートＲＡＭ等で構成される記憶回路である。また、第
１の読出し制御回路２と第２の読出し制御回路５はそれ
ぞれセット／リセットフリップフロップ及びカウンタの
組合わせで構成され、第１の一時記憶回路１，第２の一
時記憶回路７にそれぞれ記憶された信号を読み出す回路
である。更に、第１の固定量遅延回路６と第２の固定量
遅延回路３はそれぞれＮビット（Ｎ：正の整数）シトフ
レジスタ等で構成され、入力される信号をＮビット分遅
延させる。書込み制御回路４は第２の一時記憶回路７に
信号を記憶させる際のタイミング信号を出力する。ま
た、周波数可変発振回路８はＶＣＯ（電圧制御発振器）
等で構成される可変周波数型の発振器である。

【０００６】前記第１の一時記憶回路１は外部から供給
されるバースト状データ信号１１２と、このバースト状
データ信号１１２に同期した書込みタイミング信号１１
３と、第１の読出し制御回路２からの読出し信号１１４
とが入力され、書込タイミング信号１１３のタイミング
にてバースト状データ信号１１２を一時記憶し、読出し
信号１１４のタイミングで記憶されたデータを読出しデ
ータ信号１１５として出力する。第１の一時記憶回路１
からの読出しデータ信号１１５は第１の固定量遅延回路
６に入力される。この第１の固定量遅延回路６は周波数
可変発振回路８からのクロック信号１２４を入力し、読
出しデータ信号１１５をクロック信号１２４のタイミン
グにてＮビット遅延させ、遅延データ出力信号１１８を
出力する。

【０００７】一方、第１の読出し制御回路２には、バー
スト状データ信号１１２の最終位置を示すデータエンド
タイミング信号１１１が入力される。この第１の読出し
制御回路２は、前記周波数可変発振回路８からのクロッ
ク信号１２４をも入力していおり、データエンドタイミ
ング信号１１１のタイミングにて読出しタイミングの発
生を開始し、バースト状データ信号１１２のビット数、
即ちデータ長分だけクロック信号１２４をカウントした
後、読出しタイミング信号の発生をストップする。この
動作により、第１の一時記憶回路１に一時記憶されたデ
ータのビット数分の読出しタイミング信号１１４を出力
している。また、データエンドタイミング信号１１１は
同時に第２の固定量遅延回路３に入力される。この第２
の固定量遅延回路３は、前記周波数可変発振回路８から
のクロック信号１２４をも入力しており、このクロック
信号１２４を用いてデータエンドタイミング信号１１１
をＮビット遅延させ、遅延信号１１６を出力する。

【０００８】この遅延信号１１６はクロック信号１２４
と共に書込み制御回路４に入力され、書込み制御回路４
はこれらの信号から第２の一時記憶回路７の書込みタイ
ミング信号１１７を作成し、出力する。即ち、遅延信号
１１６のタイミングにて書込みタイミング信号の発生を
スタートし、書込みデータ長に対応したビット数を計数
した後ストップさせる書込みタイミング信号１１７を出
力する。また、これと同時に、このストップタイミング
をタイミング信号１１９として出力する。このタイミン
グ信号１１９は第２の読出し制御回路５に入力される。
この第２の読出し制御回路５はシステムクロック信号１
２３が入力されており、タイミング信号１１９のタイミ
ングで読出しタイミング信号１２０の出力を開始し、シ
ステムクロック信号１２３のクロックにて第２の一時記
憶回路７に一時記憶されたデータ量に対応するビット数
を計数し、その後ストップする。

【０００９】また、第２の一時記憶回路７は、第１の固
定量遅延回路６からの遅延データ出力信号１１８と、書
込み制御回路４からの書込みタイミング信号１７と、第
２の読出し制御回路５からの読出しタイミング信号２０
を入力し、書込みタイミング信号１１７のタイミングに
て遅延データ出力信号１１８を一時記憶し、読出しタイ
ミング信号１２０のタイミングにて一時記憶された遅延
データを出力信号１２１として出力する。

【００１０】これにより、外部から入力するバースト状
データ信号１１２は第１の一時記憶回路１に一時記憶さ
れた後、第１の読出し制御回路２によってクロック信号
１２４の指示する速度で読み出され、第１の固定量遅延
回路６のＮビット遅延回路を経由して第２の一時記憶回
路７に再び一時記憶される。この一時記憶されたバート
ス状データは、第２の読出し制御回路５によりシステム
クロック信号１２３の速度で再び読み出され、出力信号
１２１として外部に出力される。したがって、周波数可
変発振回路８で発生されるクロック信号１２４の周波数
を変更することにより、システムクロック信号２３対ク
ロック信号２４の比率に比例してバースト状データの遅
延量、即ちバースト状データ信号１１２が入力されてか
ら出力信号１２１が出力されるまでの遅延量が任意に設
定できることになる。

【００１１】

【発明の効果】以上説明したように本発明は、バースト
状データを所要のタイミングで一時記憶した上で、その
データを固定量だけ遅延させ、更にその後に再び一時記
憶した上でシステムクロックの速度で読み出すことによ
り、固定量だけ遅延させる回路の動作クロック速度を任
意に変更することで、その変更量に比例してバースト状
データの遅延量を変化させることができる。これによ
り、遅延量を増した場合でも回路規模を増大する必要が
なく、小型の回路が構成できるという効果を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の可変遅延回路の一実施例のブロック図
である。

【図２】従来の可変遅延回路の一例のブロック図であ
る。

【符号の説明】

１ 第１の一時記憶回路 ２ 第１の読出し回路 ３ 第２の固定量遅延回路 ４ 書込み制御回路 ５ 第２の読出し制御回路 ６ 第１の固定量遅延回路 ７ 第２の一時記憶回路 ８ 周波数可変発振回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 バースト状データを記憶する第１の一時
   記憶回路と、記憶されたデータを読み出す第１の読出し
   制御回路と、読み出されたデータを固定量だけ遅延させ
   る固定量遅延回路と、遅延されたデータを記憶する第２
   の一時記憶回路と、記憶されたデータをシステムクロッ
   クのタイミングで読み出す第２の読出し制御回路と、前
   記第１の読出し制御回路の読出しタイミングを設定する
   クロック信号を出力する周波数可変発振回路とを備える
   ことを特徴とする可変遅延回路。
2. 【請求項２】 第１の読出し制御回路を動作させるタイ
   ミング信号の一部を固定量だけ遅延させる第２の固定量
   遅延回路と、遅延されたタイミング信号に基づいて第２
   の一時記憶回路へのデータの記憶を行う書込み制御回路
   とを備える請求項２の可変遅延回路。