JPH0520864A - Ｆｉｆｏメモリ容量拡張回路 - Google Patents
Ｆｉｆｏメモリ容量拡張回路Info
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- JPH0520864A JPH0520864A JP3202581A JP20258191A JPH0520864A JP H0520864 A JPH0520864 A JP H0520864A JP 3202581 A JP3202581 A JP 3202581A JP 20258191 A JP20258191 A JP 20258191A JP H0520864 A JPH0520864 A JP H0520864A
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Abstract
(57)【要約】
【目的】 複数のＦＩＦＯメモリを用いた容量回路の回
路構成と制御を簡単にする。 【構成】 複数個のＦＩＦＯメモリをカスケード接続
し、それぞれのＦＩＦＯメモリへ書き込み及び読み出し
クロックと書き込み及び読み出しリセットとをそれぞれ
同位相，同周期に出力する制御カウンタを設け、各ＦＩ
ＦＯメモリに書き込まれ、読み出されるデータのデータ
数が、回路全体に入力される総データを上記複数のＦＩ
ＦＯメモリの数で割った値のデータ数となるタイミング
で上記書き込み及び読み出しリセットを出力する。
路構成と制御を簡単にする。 【構成】 複数個のＦＩＦＯメモリをカスケード接続
し、それぞれのＦＩＦＯメモリへ書き込み及び読み出し
クロックと書き込み及び読み出しリセットとをそれぞれ
同位相，同周期に出力する制御カウンタを設け、各ＦＩ
ＦＯメモリに書き込まれ、読み出されるデータのデータ
数が、回路全体に入力される総データを上記複数のＦＩ
ＦＯメモリの数で割った値のデータ数となるタイミング
で上記書き込み及び読み出しリセットを出力する。
Description
【０００１】
【産業上の利用分野】この発明は、複数のＦＩＦＯメモ
リを用いた容量拡張方法の改良に関するものである。
リを用いた容量拡張方法の改良に関するものである。
【０００２】
【従来の技術】図７は、従来のＦＩＦＯメモリを複数個
使用し、メモリ容量の拡張を行ったＦＩＦＯメモリ回路
の回路構成を示す図であり、図において、１はデータ入
力端子Ｄ、２は書き込みクロック入力端子ＷＣＫ、３は
読み出しクロック入力端子ＲＣＫ、４は第１のＦＩＦＯ
メモリ、５〜１２はそれぞれ第１のＦＩＦＯメモリ４に
おけるデータ入力ＤA ，書き込みクロック入力ＷＣ
ＫA ，読み出しクロック入力ＲＣＫA ，書き込みイネー
ブル入力／ＷＥA ，読み出しイネーブル入力／ＲＥA ，
書き込みリセット入力／ＷＲＥＳA ，読み出しリセット
入力／ＲＲＥＳA，データ出力ＱA 、１３は第２のＦＩ
ＦＯメモリ、１４〜２１は、それぞれ第２のＦＩＦＯメ
モリにおけるデータ入力ＤB ，書き込みクロック入力Ｗ
ＣＫB ，読み出しクロック入力ＲＣＫB ，書き込みイネ
ーブル入力／ＷＥB ，書き込みリセット入力／ＷＲＥＳ
B ，読み出しイネーブル入力／ＲＥB ，書き込みリセッ
ト入力／ＷＲＥB ，読み出しリセット入力ＲＲＥＳB ，
データ出力ＱB 、２２，２３はインバータ、２４は第１
のＦＩＦＯのメモリ４における書き込みイネーブル／Ｗ
ＥA ８，読み出しイネーブル入力／ＲＥA ９及び第２の
ＦＩＦＯのメモリ１３における書き込みイネーブル入力
／ＷＥB １７，読み出しイネーブル入力／ＲＥA １８を
それぞれ制御するカウンタＡ、２５は第１のＦＩＦＯの
メモリ４における書き込みリセット入力／ＷＲＥＳA １
０，読み出しリセット入力／ＲＲＥＳA １１及び第２の
ＦＩＦＯのメモリ１３における書き込みリセット入力／
ＷＲＥＳB １９，読み出しリセット入力／ＲＲＥＳB ２
０を制御するカウンタＢ、２６はデータ出力ＱA １２ま
たはデータ出力ＱB ２１を選択するセレクタ、２７はデ
ータ出力端子Ｑである。
使用し、メモリ容量の拡張を行ったＦＩＦＯメモリ回路
の回路構成を示す図であり、図において、１はデータ入
力端子Ｄ、２は書き込みクロック入力端子ＷＣＫ、３は
読み出しクロック入力端子ＲＣＫ、４は第１のＦＩＦＯ
メモリ、５〜１２はそれぞれ第１のＦＩＦＯメモリ４に
おけるデータ入力ＤA ，書き込みクロック入力ＷＣ
ＫA ，読み出しクロック入力ＲＣＫA ，書き込みイネー
ブル入力／ＷＥA ，読み出しイネーブル入力／ＲＥA ，
書き込みリセット入力／ＷＲＥＳA ，読み出しリセット
入力／ＲＲＥＳA，データ出力ＱA 、１３は第２のＦＩ
ＦＯメモリ、１４〜２１は、それぞれ第２のＦＩＦＯメ
モリにおけるデータ入力ＤB ，書き込みクロック入力Ｗ
ＣＫB ，読み出しクロック入力ＲＣＫB ，書き込みイネ
ーブル入力／ＷＥB ，書き込みリセット入力／ＷＲＥＳ
B ，読み出しイネーブル入力／ＲＥB ，書き込みリセッ
ト入力／ＷＲＥB ，読み出しリセット入力ＲＲＥＳB ，
データ出力ＱB 、２２，２３はインバータ、２４は第１
のＦＩＦＯのメモリ４における書き込みイネーブル／Ｗ
ＥA ８，読み出しイネーブル入力／ＲＥA ９及び第２の
ＦＩＦＯのメモリ１３における書き込みイネーブル入力
／ＷＥB １７，読み出しイネーブル入力／ＲＥA １８を
それぞれ制御するカウンタＡ、２５は第１のＦＩＦＯの
メモリ４における書き込みリセット入力／ＷＲＥＳA １
０，読み出しリセット入力／ＲＲＥＳA １１及び第２の
ＦＩＦＯのメモリ１３における書き込みリセット入力／
ＷＲＥＳB １９，読み出しリセット入力／ＲＲＥＳB ２
０を制御するカウンタＢ、２６はデータ出力ＱA １２ま
たはデータ出力ＱB ２１を選択するセレクタ、２７はデ
ータ出力端子Ｑである。
【０００３】次に、動作について説明する。デジタル複
写機においては１インチあたり４００ドットの情報量を
持っており、このためＡ３用紙短辺１ラインあたりのデ
ータ量は約５Ｋワードとなる。現在、一般に使われてい
るＦＩＦＯメモリの容量は約５Ｋワードのため、１イン
チあたりの情報量が６００ドットに向上したり、１ライ
ンの長さが延びるとメモリ容量を拡張することが必要と
なる。
写機においては１インチあたり４００ドットの情報量を
持っており、このためＡ３用紙短辺１ラインあたりのデ
ータ量は約５Ｋワードとなる。現在、一般に使われてい
るＦＩＦＯメモリの容量は約５Ｋワードのため、１イン
チあたりの情報量が６００ドットに向上したり、１ライ
ンの長さが延びるとメモリ容量を拡張することが必要と
なる。
【０００４】以下、図８に示すタイミングチャートを用
いて、１ラインあたり８Ｋワードのデータを処理する場
合の動作を説明する。尚、ＦＩＦＯメモリ４，１３は、
それぞれ５Ｋワードの容量をもっている。
いて、１ラインあたり８Ｋワードのデータを処理する場
合の動作を説明する。尚、ＦＩＦＯメモリ４，１３は、
それぞれ５Ｋワードの容量をもっている。
【０００５】図８は、図７に示すＦＩＦＯメモリ容量拡
張回路の動作タイミングチャートであり、期間Ｅでは、
第１のＦＩＦＯメモリ４に０から３９９９ワードのデー
タが書き込まれ、第１のＦＩＦＯメモリ４より前ライン
の０”から３９９９”ワードのデータが読み出される。
同時に、第２のＦＩＦＯメモリ１３への書き込みと第２
のＦＩＦＯ１３メモリからの読み出しが禁止される。そ
して、この時、セレクタ２６はデータ出力ＱA １２を選
択する。また、期間Ｆでは、第２のＦＩＦＯメモリ１３
に４０００から７９９９ワードのデータが書き込まれ、
第２のＦＩＦＯメモリ１３より前ラインの４０００”か
ら７９９９”ワードのデータが読み出される。同時に、
第１のＦＩＦＯメモリ４への書き込みと第１のＦＩＦＯ
メモリ４からの読み出しが禁止される。そして、この
時、セレクタ２６はデータ出力ＱB ２１を選択する。こ
のように、期間Ｅ〜Ｆでは、０から７９９９ワードまで
のデータの書き込みと前ラインの０”から７９９９”ワ
ードまでのデータの読み出しが行われる。
張回路の動作タイミングチャートであり、期間Ｅでは、
第１のＦＩＦＯメモリ４に０から３９９９ワードのデー
タが書き込まれ、第１のＦＩＦＯメモリ４より前ライン
の０”から３９９９”ワードのデータが読み出される。
同時に、第２のＦＩＦＯメモリ１３への書き込みと第２
のＦＩＦＯ１３メモリからの読み出しが禁止される。そ
して、この時、セレクタ２６はデータ出力ＱA １２を選
択する。また、期間Ｆでは、第２のＦＩＦＯメモリ１３
に４０００から７９９９ワードのデータが書き込まれ、
第２のＦＩＦＯメモリ１３より前ラインの４０００”か
ら７９９９”ワードのデータが読み出される。同時に、
第１のＦＩＦＯメモリ４への書き込みと第１のＦＩＦＯ
メモリ４からの読み出しが禁止される。そして、この
時、セレクタ２６はデータ出力ＱB ２１を選択する。こ
のように、期間Ｅ〜Ｆでは、０から７９９９ワードまで
のデータの書き込みと前ラインの０”から７９９９”ワ
ードまでのデータの読み出しが行われる。
【０００６】一方、期間Ｇでは、第１のＦＩＦＯメモリ
４に０′から３９９９′ワードのデータが書き込まれ、
第１のＦＩＦＯメモリ４より前ラインの０から３９９９
ワードのデータが読み出される。同時に、第２のＦＩＦ
Ｏ１３メモリへの書き込みと第２のＦＩＦＯ１３メモリ
からの読み出しが禁止される。そして、この時、セレク
タ２６はデータ出力ＱA １２を選択する。また、期間Ｈ
では、第２のＦＩＦＯメモリ１３に４０００′から７９
９９′ワードのデータが書き込まれ、第２のＦＩＦＯメ
モリ１３より前ラインの４０００から７９９９ワードの
データを読み出される。同時に、第１のＦＩＦＯメモリ
４への書き込みと第１のＦＩＦＯメモリ４からの読み出
しが禁止される。そして、この時、セレクタ２６はデー
タ出力ＱB ２１を選択する。このように、期間Ｇ〜Ｈで
は、０′から７９９９′ワードまでのデータの書き込み
と前ラインデータ０から７９９９ワードまでのデータの
読み出しが行われる。
４に０′から３９９９′ワードのデータが書き込まれ、
第１のＦＩＦＯメモリ４より前ラインの０から３９９９
ワードのデータが読み出される。同時に、第２のＦＩＦ
Ｏ１３メモリへの書き込みと第２のＦＩＦＯ１３メモリ
からの読み出しが禁止される。そして、この時、セレク
タ２６はデータ出力ＱA １２を選択する。また、期間Ｈ
では、第２のＦＩＦＯメモリ１３に４０００′から７９
９９′ワードのデータが書き込まれ、第２のＦＩＦＯメ
モリ１３より前ラインの４０００から７９９９ワードの
データを読み出される。同時に、第１のＦＩＦＯメモリ
４への書き込みと第１のＦＩＦＯメモリ４からの読み出
しが禁止される。そして、この時、セレクタ２６はデー
タ出力ＱB ２１を選択する。このように、期間Ｇ〜Ｈで
は、０′から７９９９′ワードまでのデータの書き込み
と前ラインデータ０から７９９９ワードまでのデータの
読み出しが行われる。
【０００７】
【発明が解決しようとする課題】上記のように従来のＦ
ＩＦＯメモリを複数個用いて容量拡張を行ったＦＩＦＯ
メモリ回路は、イネーブル用カウンタＡ，リセット用カ
ウンタＢ，出力セレクタ２６等を必要とし、回路構成が
大がかりになり、動作制御も複雑になるという問題点が
あった。
ＩＦＯメモリを複数個用いて容量拡張を行ったＦＩＦＯ
メモリ回路は、イネーブル用カウンタＡ，リセット用カ
ウンタＢ，出力セレクタ２６等を必要とし、回路構成が
大がかりになり、動作制御も複雑になるという問題点が
あった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、簡単な構成と簡単な制御によっ
てメモリ容量を拡張することができるＦＩＦＯメモリ回
路をを提供することを目的とする。
ためになされたもので、簡単な構成と簡単な制御によっ
てメモリ容量を拡張することができるＦＩＦＯメモリ回
路をを提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明にかかるＦＩＦ
Ｏメモリ回路は、複数のＦＩＦＯメモリをカスケード接
続し、入力される総データをＦＩＦＯメモリの数で均等
数に分けた数のデータが、それぞれのＦＩＦＯメモリに
書き込みまれ、読み出されるように制御カウンタからそ
れぞれのＦＩＦＯメモリに、書き込み及び読み出しクロ
ックと書き込み及び読み出しリセットとを出力するよう
にしたものである。
Ｏメモリ回路は、複数のＦＩＦＯメモリをカスケード接
続し、入力される総データをＦＩＦＯメモリの数で均等
数に分けた数のデータが、それぞれのＦＩＦＯメモリに
書き込みまれ、読み出されるように制御カウンタからそ
れぞれのＦＩＦＯメモリに、書き込み及び読み出しクロ
ックと書き込み及び読み出しリセットとを出力するよう
にしたものである。
【００１０】
【作用】この発明においては、同一アドレスに対して、
同時に書き込みと読み出しを行った場合、読み出しは既
に書き込まれていたデータを読み出し、書き込みは新た
なデータを書き込むことができるため、簡単な構成と制
御で容量拡張を行うことができる。
同時に書き込みと読み出しを行った場合、読み出しは既
に書き込まれていたデータを読み出し、書き込みは新た
なデータを書き込むことができるため、簡単な構成と制
御で容量拡張を行うことができる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例によるＦＩＦＯメモ
リ容量拡張回路の構成を示す図であり、図において、図
７と同一符号は同一または相当する部分を示し、ＦＩＦ
Ｏメモリ４，１３はそれぞれ従来と同様に５Ｋワードの
メモリ容量を有し、書き込みと読み出しとが独立且つ非
同期に実行できるものであり、２８は書き込みリセット
入力／ＷＲＥＳA １０，読み出しリセット入力／ＲＲＥ
ＳA １１，書き込みリセット入力／ＷＲＥＳB １９，読
み出しリセット入力／ＲＲＥＳB ２０をそれぞれ制御す
るカウンタ、２９は書き込みイネーブル入力端子／Ｗ
Ｅ，３０は読み出しイネーブル入力端子／ＲＥである。
する。図１は、この発明の一実施例によるＦＩＦＯメモ
リ容量拡張回路の構成を示す図であり、図において、図
７と同一符号は同一または相当する部分を示し、ＦＩＦ
Ｏメモリ４，１３はそれぞれ従来と同様に５Ｋワードの
メモリ容量を有し、書き込みと読み出しとが独立且つ非
同期に実行できるものであり、２８は書き込みリセット
入力／ＷＲＥＳA １０，読み出しリセット入力／ＲＲＥ
ＳA １１，書き込みリセット入力／ＷＲＥＳB １９，読
み出しリセット入力／ＲＲＥＳB ２０をそれぞれ制御す
るカウンタ、２９は書き込みイネーブル入力端子／Ｗ
Ｅ，３０は読み出しイネーブル入力端子／ＲＥである。
【００１２】次に、上記ＦＩＦＯメモリ容量拡張回路の
動作を図２を用いて説明する。図２は、上記図１で示す
ＦＩＦＯメモリ容量拡張回路の動作タイミングチャート
であり、期間Ａでは、第１のＦＩＦＯメモリ４に０から
３９９９ワードのデータが書き込まれ、第１のＦＩＦＯ
メモリ４より前ラインの４０００″から７９９９″ワー
ドのデータが読み出される。同時に、第２のＦＩＦＯメ
モリ１３に前ラインの４０００″から７９９９″ワード
のデータを書き込まれ、第２のＦＩＦＯメモリ１３より
前ラインの０″から３９９９″ワードのデータが読み出
される。続いて、期間Ｂでは、第１のＦＩＦＯメモリ４
に４０００から７９９９ワードのデータを書き込まれ、
第１のＦＩＦＯメモリ４より０から３９９９ワードのデ
ータを読み出される。同時に、第２のＦＩＦＯメモリ１
３に０から３９９９ワードのデータを書き込まれ、第２
のＦＩＦＯメモリ１３より前ラインの４０００″から７
９９９″ワードのデータが読み出される。このように、
Ａ〜Ｂの期間では、０から７９９９ワードのデータの書
き込みと、前ラインデータ０″から７９９９″ワードの
データまでの読み出しが行われる。
動作を図２を用いて説明する。図２は、上記図１で示す
ＦＩＦＯメモリ容量拡張回路の動作タイミングチャート
であり、期間Ａでは、第１のＦＩＦＯメモリ４に０から
３９９９ワードのデータが書き込まれ、第１のＦＩＦＯ
メモリ４より前ラインの４０００″から７９９９″ワー
ドのデータが読み出される。同時に、第２のＦＩＦＯメ
モリ１３に前ラインの４０００″から７９９９″ワード
のデータを書き込まれ、第２のＦＩＦＯメモリ１３より
前ラインの０″から３９９９″ワードのデータが読み出
される。続いて、期間Ｂでは、第１のＦＩＦＯメモリ４
に４０００から７９９９ワードのデータを書き込まれ、
第１のＦＩＦＯメモリ４より０から３９９９ワードのデ
ータを読み出される。同時に、第２のＦＩＦＯメモリ１
３に０から３９９９ワードのデータを書き込まれ、第２
のＦＩＦＯメモリ１３より前ラインの４０００″から７
９９９″ワードのデータが読み出される。このように、
Ａ〜Ｂの期間では、０から７９９９ワードのデータの書
き込みと、前ラインデータ０″から７９９９″ワードの
データまでの読み出しが行われる。
【００１３】一方、期間Ｃでは、第１のＦＩＦＯメモリ
４に０′から３９９９′ワードのデータが書き込まれ、
第１のＦＩＦＯメモリ４より前ラインの４０００から７
９９９ワードのデータが読み出される。同時に、第２の
ＦＩＦＯメモリ１３に前ラインの４０００から７９９９
ワードのデータが書き込まれ、第２のＦＩＦＯメモリ１
３より前ラインの０から３９９９ワードのデータが読み
出される。続いて、期間Ｄでは、第１のＦＩＦＯメモリ
４に４０００′から７９９９′ワードのデータが書き込
まれ、第１のＦＩＦＯメモリ４より０′から３９９９′
ワードのデータが読み出される。同時に、第２のＦＩＦ
Ｏメモリ１３に０′から３９９９′ワードのデータを書
き込まれ、第２のＦＩＦＯメモリ１３より前ラインの４
０００から７９９９ワードのデータが読み出される。こ
のようにＣ〜Ｄの期間では、０′から７９９９′ワード
のデータの書き込みと、前ラインデータ０から７９９９
ワードのデータまでの読み出しが行われる。
４に０′から３９９９′ワードのデータが書き込まれ、
第１のＦＩＦＯメモリ４より前ラインの４０００から７
９９９ワードのデータが読み出される。同時に、第２の
ＦＩＦＯメモリ１３に前ラインの４０００から７９９９
ワードのデータが書き込まれ、第２のＦＩＦＯメモリ１
３より前ラインの０から３９９９ワードのデータが読み
出される。続いて、期間Ｄでは、第１のＦＩＦＯメモリ
４に４０００′から７９９９′ワードのデータが書き込
まれ、第１のＦＩＦＯメモリ４より０′から３９９９′
ワードのデータが読み出される。同時に、第２のＦＩＦ
Ｏメモリ１３に０′から３９９９′ワードのデータを書
き込まれ、第２のＦＩＦＯメモリ１３より前ラインの４
０００から７９９９ワードのデータが読み出される。こ
のようにＣ〜Ｄの期間では、０′から７９９９′ワード
のデータの書き込みと、前ラインデータ０から７９９９
ワードのデータまでの読み出しが行われる。
【００１４】図３〜６は、上記データの書き込みと読み
出しを行う第１ＦＩＦＯメモリ４と第２のＦＩＦＯメモ
リ１３の動作を示すタイミングチャートであり、図３は
データ書き込み時の書き込みクロック入力ＷＣＫA （Ｗ
ＣＫB ），書き込みイネーブル／ＷＥA （／ＷＥB ），
データ入力ＤA （ＤB ）のそれぞれのタイミングを示
し、図４は書き込みリセット時の書き込みクロック入力
ＷＣＫA （ＷＣＫB ），書き込みリセット入力／ＷＲＥ
ＳA （／ＷＲＥＳB ），データ入力ＤA （ＤB ）のそれ
ぞれのタイミングを示し、図５は、データ読み出時の読
み出しクロック入力ＲＣＫA （ＲＣＫB ），読み出しイ
ネーブル入力／ＲＥA （／ＲＥB ），データ出力Ｑ
A （ＱB ）のそれぞれのタイミングを示し、図６は、読
み出しリセット時の読み出しクロック入力ＲＣＫA （Ｒ
ＣＫB ），読み出しリセット入力／ＲＥＥＳA （／ＲＥ
ＥＳB ），データ出力ＱA （ＱB）のそれぞれのタイミ
ングを示している。このように、これら第１ＦＩＦＯメ
モリ４と第２のＦＩＦＯメモリ１３とでは、書き込みク
ロックと読み出しクロック及び、書き込みリセットと読
み出しリセットのそれぞれが同位相，同周期で入力され
るようになっている。また、ここで、読み出しイネーブ
ル入力／ＲＥA （／ＲＥB ）と書き込みイネーブル入力
／ＷＥA （／ＷＥB ）は、書き込みイネーブル端子ＷＥ
２９と読み出しイネーブル入力端子ＲＥ３０とからＦＩ
ＦＯメモリ４，１３のそれぞれに入力されるようになっ
ており、書き込み及び読み出し時にはそれそれのＦＩＦ
Ｏメモリ４，１３に“Ｌ”の信号が入力され、それ以外
の時は“Ｈ”の信号が入力される。
出しを行う第１ＦＩＦＯメモリ４と第２のＦＩＦＯメモ
リ１３の動作を示すタイミングチャートであり、図３は
データ書き込み時の書き込みクロック入力ＷＣＫA （Ｗ
ＣＫB ），書き込みイネーブル／ＷＥA （／ＷＥB ），
データ入力ＤA （ＤB ）のそれぞれのタイミングを示
し、図４は書き込みリセット時の書き込みクロック入力
ＷＣＫA （ＷＣＫB ），書き込みリセット入力／ＷＲＥ
ＳA （／ＷＲＥＳB ），データ入力ＤA （ＤB ）のそれ
ぞれのタイミングを示し、図５は、データ読み出時の読
み出しクロック入力ＲＣＫA （ＲＣＫB ），読み出しイ
ネーブル入力／ＲＥA （／ＲＥB ），データ出力Ｑ
A （ＱB ）のそれぞれのタイミングを示し、図６は、読
み出しリセット時の読み出しクロック入力ＲＣＫA （Ｒ
ＣＫB ），読み出しリセット入力／ＲＥＥＳA （／ＲＥ
ＥＳB ），データ出力ＱA （ＱB）のそれぞれのタイミ
ングを示している。このように、これら第１ＦＩＦＯメ
モリ４と第２のＦＩＦＯメモリ１３とでは、書き込みク
ロックと読み出しクロック及び、書き込みリセットと読
み出しリセットのそれぞれが同位相，同周期で入力され
るようになっている。また、ここで、読み出しイネーブ
ル入力／ＲＥA （／ＲＥB ）と書き込みイネーブル入力
／ＷＥA （／ＷＥB ）は、書き込みイネーブル端子ＷＥ
２９と読み出しイネーブル入力端子ＲＥ３０とからＦＩ
ＦＯメモリ４，１３のそれぞれに入力されるようになっ
ており、書き込み及び読み出し時にはそれそれのＦＩＦ
Ｏメモリ４，１３に“Ｌ”の信号が入力され、それ以外
の時は“Ｈ”の信号が入力される。
【００１５】このような本実施例のＦＩＦＯメモリ容量
拡張回路では、書き込みクロックと読み出しクロック及
び、書き込みリセットと読み出しリセットのそれぞれが
同位相，同周期で入力される第１ＦＩＦＯメモリ４と第
２のＦＩＦＯメモリ１３を用い、第１ＦＩＦＯメモリ４
におけるデータ出力ＱA と第２のＦＩＦＯメモリ１３に
おけるデータ入力ＤB とをカスケード接続し、制御カウ
ンタ２８から、これら第１ＦＩＦＯメモリ４と第２のＦ
ＩＦＯメモリ１３に出力する書き込みリセット／ＷＲＥ
Ｓ，読み出しリセット／ＲＥＥＳの出力タイミングを、
各ＦＩＦＯメモリで読み込まれ、且つ，書き込まれるデ
ータのデータ数が、該回路全体に入力される総データ
（８０００）を第１ＦＩＦＯメモリ４と第２のＦＩＦＯ
メモリ１３との２つのメモリ数で割った値のデータ数
（４０００）となるようにしたため、各回路において、
読み出しは既に書き込まれていたデータが読み出され、
書き込みは新たなデータを書き込むことができ、その結
果、制御カウンタが一つで済み、出力セレクタが不要と
なり、従来に比べて簡単な回路構成と制御によってメモ
リ容量が拡張できる。
拡張回路では、書き込みクロックと読み出しクロック及
び、書き込みリセットと読み出しリセットのそれぞれが
同位相，同周期で入力される第１ＦＩＦＯメモリ４と第
２のＦＩＦＯメモリ１３を用い、第１ＦＩＦＯメモリ４
におけるデータ出力ＱA と第２のＦＩＦＯメモリ１３に
おけるデータ入力ＤB とをカスケード接続し、制御カウ
ンタ２８から、これら第１ＦＩＦＯメモリ４と第２のＦ
ＩＦＯメモリ１３に出力する書き込みリセット／ＷＲＥ
Ｓ，読み出しリセット／ＲＥＥＳの出力タイミングを、
各ＦＩＦＯメモリで読み込まれ、且つ，書き込まれるデ
ータのデータ数が、該回路全体に入力される総データ
（８０００）を第１ＦＩＦＯメモリ４と第２のＦＩＦＯ
メモリ１３との２つのメモリ数で割った値のデータ数
（４０００）となるようにしたため、各回路において、
読み出しは既に書き込まれていたデータが読み出され、
書き込みは新たなデータを書き込むことができ、その結
果、制御カウンタが一つで済み、出力セレクタが不要と
なり、従来に比べて簡単な回路構成と制御によってメモ
リ容量が拡張できる。
【００１６】尚、上記実施例はＦＩＦＯメモリを２個用
いて容量拡張を行った例であるが、本発明においては、
ＦＩＦＯメモリを２個より多く設けても、上記実施例と
同じようにそれぞれのメモリのデータ出力とデータ入力
をカスケード接続し、各ＦＩＦＯメモリで書き込まれ、
読み出されるデータ数が入力される総データのデータ数
を設けたＦＩＦＯメモリのメモリ数で割った値のデータ
数となるタイミングで制御カウンタから書き込み及び読
み出しリセットを各ＦＩＦＯメモリに出力するうように
すればよい。
いて容量拡張を行った例であるが、本発明においては、
ＦＩＦＯメモリを２個より多く設けても、上記実施例と
同じようにそれぞれのメモリのデータ出力とデータ入力
をカスケード接続し、各ＦＩＦＯメモリで書き込まれ、
読み出されるデータ数が入力される総データのデータ数
を設けたＦＩＦＯメモリのメモリ数で割った値のデータ
数となるタイミングで制御カウンタから書き込み及び読
み出しリセットを各ＦＩＦＯメモリに出力するうように
すればよい。
【００１７】また、本発明においては、当然のことなが
ら、使用するＦＩＦＯメモリは、扱う総データ数を使用
するＦＩＦＯメモリ数で割った値より大きい値のワード
容量を持っていることが必要である。
ら、使用するＦＩＦＯメモリは、扱う総データ数を使用
するＦＩＦＯメモリ数で割った値より大きい値のワード
容量を持っていることが必要である。
【００１８】
【発明の効果】以上のように、この発明によれば、複数
のＦＩＦＯメモリをカスケード接続し、それぞれのメモ
リに出力される書き込み及び読み出しクロックと書き込
み及び読み出しリセットとを同位相、同周期の信号に
し、個々の回路で扱われる（書き込まれ、読み出され
る）データ数が全ての回路間で同じになるようなタイミ
グで上記書き込み及び読み出しリセットを各ＦＩＦＯメ
モリに出力するようにしたので、制御カウンタは１個で
済み、また、出力セレクタも不要になるため、回路を安
価に構成することができ、しかも、制御方法が簡単にな
る効果がある。
のＦＩＦＯメモリをカスケード接続し、それぞれのメモ
リに出力される書き込み及び読み出しクロックと書き込
み及び読み出しリセットとを同位相、同周期の信号に
し、個々の回路で扱われる（書き込まれ、読み出され
る）データ数が全ての回路間で同じになるようなタイミ
グで上記書き込み及び読み出しリセットを各ＦＩＦＯメ
モリに出力するようにしたので、制御カウンタは１個で
済み、また、出力セレクタも不要になるため、回路を安
価に構成することができ、しかも、制御方法が簡単にな
る効果がある。
【図１】この発明の一実施例によるＦＩＦＯメモリ回路
を示す回路構成図。
を示す回路構成図。
【図２】図１に示すＦＩＦＯメモリ回路の動作を示すタ
イミングチャート図。
イミングチャート図。
【図３】図１に示すＦＩＦＯメモリ回路におけるデータ
書き込み時の書き込みクロック入力，書き込みイネーブ
ル，データ入力のタイミングを示す信号波形図。
書き込み時の書き込みクロック入力，書き込みイネーブ
ル，データ入力のタイミングを示す信号波形図。
【図４】図１に示すＦＩＦＯメモリ回路における書き込
みリセット時の書き込みクロック入力，書き込みリセッ
ト入力，データ入力のそれぞれのタイミングを示す信号
波形図。
みリセット時の書き込みクロック入力，書き込みリセッ
ト入力，データ入力のそれぞれのタイミングを示す信号
波形図。
【図５】図１に示すＦＩＦＯメモリ回路におけるデータ
読み出し時の読み出しクロック入力ＲＣＫA ，読み出し
イネーブル入力，データ出力のそれぞれのタイミングを
示す信号波形図。
読み出し時の読み出しクロック入力ＲＣＫA ，読み出し
イネーブル入力，データ出力のそれぞれのタイミングを
示す信号波形図。
【図６】図１に示すＦＩＦＯメモリ回路における読み出
しリセット時の読み出しクロック入力ＲＣＫA ，読み出
しリセット入力，データ出力のそれぞれのタイミングを
示す信号波形図。
しリセット時の読み出しクロック入力ＲＣＫA ，読み出
しリセット入力，データ出力のそれぞれのタイミングを
示す信号波形図。
【図７】従来のＦＩＦＯメモリ回路を示す回路構成図。
【図８】図７に示すＦＩＦＯメモリ回路の動作を示すタ
イミングチャート図。
イミングチャート図。
１ データ入力端子Ｄ ２ 書き込みクロック入力端子ＷＣＫ ３ 読み出しクロック入力端子ＲＣＫ ４ 第１のＦＩＦＯメモリ ５ データ入力ＤA ６ 書き込みクロック入力ＷＣＫA ７ 読み出しクロック入力ＲＣＫA ８ 書き込みイネーブル入力／ＷＥA ９ 読み出しイネーブル入力ＲＥA １０ 書き込みリセット入力／ＷＲＥＳA １１ 読み出しリセット入力／ＲＲＥＳA １２ データ出力ＱA １３ 第２のＦＩＦＯメモリ １４ データ入力ＤB １５ 書き込みクロック入力ＷＣＫB １６ 読み出しクロック入力ＲＣＫB １７ 書き込みイネーブル入力／ＷＥB １８ 読み出しイネーブル入力／ＲＥB １９ 書き込みリセット入力／ＷＲＥＳB ２０ 読み出しリセット入力／ＲＲＥＳB ２１ データ出力ＱB ２２ インバータ ２３ インバータ ２４ カウンタA ２５ カウンタB ２６ セレクタ ２７ データ出力端子Ｑ ２８ カウンタ ２９ 書き込みイネーブル入力端子ＷＥ ３０ 読み出しイネーブル入力端子ＲＥ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ入力とデータ出力とをカスケード
接続した複数のＦＩＦＯメモリと、 上記複数のＦＩＦＯメモリへ、同位相，同周期の書き込
み及び読み出しクロックと、同位相，同周期の書き込み
及び読み出しリセットとをそれぞれ出力する制御カウン
タとを備え、 上記ＦＩＦＯメモリにおいて書き込み、読み出されるデ
ータのデータ数が、回路全体で扱われる総データを上記
複数のＦＩＦＯメモリの数で割った値のデータ数になる
タイミイングで、上記制御カウンタから上記書き込み及
び読み出しリセットを出力することを特徴とするＦＩＦ
Ｏメモリ容量拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202581A JPH0520864A (ja) | 1991-07-15 | 1991-07-15 | Ｆｉｆｏメモリ容量拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202581A JPH0520864A (ja) | 1991-07-15 | 1991-07-15 | Ｆｉｆｏメモリ容量拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520864A true JPH0520864A (ja) | 1993-01-29 |
Family
ID=16459861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202581A Pending JPH0520864A (ja) | 1991-07-15 | 1991-07-15 | Ｆｉｆｏメモリ容量拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206871B2 (en) | 2002-12-02 | 2007-04-17 | Oki Electric Industry Co., Ltd. | Extending circuit for memory and transmitting-receiving device using extending circuit for memory |
-
1991
- 1991-07-15 JP JP3202581A patent/JPH0520864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206871B2 (en) | 2002-12-02 | 2007-04-17 | Oki Electric Industry Co., Ltd. | Extending circuit for memory and transmitting-receiving device using extending circuit for memory |
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