JPH0520864A - Fifoメモリ容量拡張回路 - Google Patents

Fifoメモリ容量拡張回路

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JPH0520864A
JPH0520864A JP3202581A JP20258191A JPH0520864A JP H0520864 A JPH0520864 A JP H0520864A JP 3202581 A JP3202581 A JP 3202581A JP 20258191 A JP20258191 A JP 20258191A JP H0520864 A JPH0520864 A JP H0520864A
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JP
Japan
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data
read
fifo memory
write
input
Prior art date
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Pending
Application number
JP3202581A
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English (en)
Inventor
Takenori Okidaka
毅則 沖▲高▼
Yukio Miyazaki
行雄 宮崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 複数のFIFOメモリを用いた容量回路の回
路構成と制御を簡単にする。 【構成】 複数個のFIFOメモリをカスケード接続
し、それぞれのFIFOメモリへ書き込み及び読み出し
クロックと書き込み及び読み出しリセットとをそれぞれ
同位相,同周期に出力する制御カウンタを設け、各FI
FOメモリに書き込まれ、読み出されるデータのデータ
数が、回路全体に入力される総データを上記複数のFI
FOメモリの数で割った値のデータ数となるタイミング
で上記書き込み及び読み出しリセットを出力する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、複数のFIFOメモ
リを用いた容量拡張方法の改良に関するものである。
【0002】
【従来の技術】図7は、従来のFIFOメモリを複数個
使用し、メモリ容量の拡張を行ったFIFOメモリ回路
の回路構成を示す図であり、図において、1はデータ入
力端子D、2は書き込みクロック入力端子WCK、3は
読み出しクロック入力端子RCK、4は第1のFIFO
メモリ、5〜12はそれぞれ第1のFIFOメモリ4に
おけるデータ入力DA ,書き込みクロック入力WC
A ,読み出しクロック入力RCKA ,書き込みイネー
ブル入力/WEA ,読み出しイネーブル入力/REA
書き込みリセット入力/WRESA ,読み出しリセット
入力/RRESA,データ出力QA 、13は第2のFI
FOメモリ、14〜21は、それぞれ第2のFIFOメ
モリにおけるデータ入力DB ,書き込みクロック入力W
CKB ,読み出しクロック入力RCKB ,書き込みイネ
ーブル入力/WEB ,書き込みリセット入力/WRES
B ,読み出しイネーブル入力/REB ,書き込みリセッ
ト入力/WREB ,読み出しリセット入力RRESB
データ出力QB 、22,23はインバータ、24は第1
のFIFOのメモリ4における書き込みイネーブル/W
A 8,読み出しイネーブル入力/REA 9及び第2の
FIFOのメモリ13における書き込みイネーブル入力
/WEB 17,読み出しイネーブル入力/REA 18を
それぞれ制御するカウンタA、25は第1のFIFOの
メモリ4における書き込みリセット入力/WRESA
0,読み出しリセット入力/RRESA 11及び第2の
FIFOのメモリ13における書き込みリセット入力/
WRESB 19,読み出しリセット入力/RRESB
0を制御するカウンタB、26はデータ出力QA 12ま
たはデータ出力QB 21を選択するセレクタ、27はデ
ータ出力端子Qである。
【0003】次に、動作について説明する。デジタル複
写機においては1インチあたり400ドットの情報量を
持っており、このためA3用紙短辺1ラインあたりのデ
ータ量は約5Kワードとなる。現在、一般に使われてい
るFIFOメモリの容量は約5Kワードのため、1イン
チあたりの情報量が600ドットに向上したり、1ライ
ンの長さが延びるとメモリ容量を拡張することが必要と
なる。
【0004】以下、図8に示すタイミングチャートを用
いて、1ラインあたり8Kワードのデータを処理する場
合の動作を説明する。尚、FIFOメモリ4,13は、
それぞれ5Kワードの容量をもっている。
【0005】図8は、図7に示すFIFOメモリ容量拡
張回路の動作タイミングチャートであり、期間Eでは、
第1のFIFOメモリ4に0から3999ワードのデー
タが書き込まれ、第1のFIFOメモリ4より前ライン
の0”から3999”ワードのデータが読み出される。
同時に、第2のFIFOメモリ13への書き込みと第2
のFIFO13メモリからの読み出しが禁止される。そ
して、この時、セレクタ26はデータ出力QA 12を選
択する。また、期間Fでは、第2のFIFOメモリ13
に4000から7999ワードのデータが書き込まれ、
第2のFIFOメモリ13より前ラインの4000”か
ら7999”ワードのデータが読み出される。同時に、
第1のFIFOメモリ4への書き込みと第1のFIFO
メモリ4からの読み出しが禁止される。そして、この
時、セレクタ26はデータ出力QB 21を選択する。こ
のように、期間E〜Fでは、0から7999ワードまで
のデータの書き込みと前ラインの0”から7999”ワ
ードまでのデータの読み出しが行われる。
【0006】一方、期間Gでは、第1のFIFOメモリ
4に0′から3999′ワードのデータが書き込まれ、
第1のFIFOメモリ4より前ラインの0から3999
ワードのデータが読み出される。同時に、第2のFIF
O13メモリへの書き込みと第2のFIFO13メモリ
からの読み出しが禁止される。そして、この時、セレク
タ26はデータ出力QA 12を選択する。また、期間H
では、第2のFIFOメモリ13に4000′から79
99′ワードのデータが書き込まれ、第2のFIFOメ
モリ13より前ラインの4000から7999ワードの
データを読み出される。同時に、第1のFIFOメモリ
4への書き込みと第1のFIFOメモリ4からの読み出
しが禁止される。そして、この時、セレクタ26はデー
タ出力QB 21を選択する。このように、期間G〜Hで
は、0′から7999′ワードまでのデータの書き込み
と前ラインデータ0から7999ワードまでのデータの
読み出しが行われる。
【0007】
【発明が解決しようとする課題】上記のように従来のF
IFOメモリを複数個用いて容量拡張を行ったFIFO
メモリ回路は、イネーブル用カウンタA,リセット用カ
ウンタB,出力セレクタ26等を必要とし、回路構成が
大がかりになり、動作制御も複雑になるという問題点が
あった。
【0008】この発明は上記のような問題点を解消する
ためになされたもので、簡単な構成と簡単な制御によっ
てメモリ容量を拡張することができるFIFOメモリ回
路をを提供することを目的とする。
【0009】
【課題を解決するための手段】この発明にかかるFIF
Oメモリ回路は、複数のFIFOメモリをカスケード接
続し、入力される総データをFIFOメモリの数で均等
数に分けた数のデータが、それぞれのFIFOメモリに
書き込みまれ、読み出されるように制御カウンタからそ
れぞれのFIFOメモリに、書き込み及び読み出しクロ
ックと書き込み及び読み出しリセットとを出力するよう
にしたものである。
【0010】
【作用】この発明においては、同一アドレスに対して、
同時に書き込みと読み出しを行った場合、読み出しは既
に書き込まれていたデータを読み出し、書き込みは新た
なデータを書き込むことができるため、簡単な構成と制
御で容量拡張を行うことができる。
【0011】
【実施例】以下、この発明の一実施例を図について説明
する。図1は、この発明の一実施例によるFIFOメモ
リ容量拡張回路の構成を示す図であり、図において、図
7と同一符号は同一または相当する部分を示し、FIF
Oメモリ4,13はそれぞれ従来と同様に5Kワードの
メモリ容量を有し、書き込みと読み出しとが独立且つ非
同期に実行できるものであり、28は書き込みリセット
入力/WRESA 10,読み出しリセット入力/RRE
A 11,書き込みリセット入力/WRESB 19,読
み出しリセット入力/RRESB 20をそれぞれ制御す
るカウンタ、29は書き込みイネーブル入力端子/W
E,30は読み出しイネーブル入力端子/REである。
【0012】次に、上記FIFOメモリ容量拡張回路の
動作を図2を用いて説明する。図2は、上記図1で示す
FIFOメモリ容量拡張回路の動作タイミングチャート
であり、期間Aでは、第1のFIFOメモリ4に0から
3999ワードのデータが書き込まれ、第1のFIFO
メモリ4より前ラインの4000″から7999″ワー
ドのデータが読み出される。同時に、第2のFIFOメ
モリ13に前ラインの4000″から7999″ワード
のデータを書き込まれ、第2のFIFOメモリ13より
前ラインの0″から3999″ワードのデータが読み出
される。続いて、期間Bでは、第1のFIFOメモリ4
に4000から7999ワードのデータを書き込まれ、
第1のFIFOメモリ4より0から3999ワードのデ
ータを読み出される。同時に、第2のFIFOメモリ1
3に0から3999ワードのデータを書き込まれ、第2
のFIFOメモリ13より前ラインの4000″から7
999″ワードのデータが読み出される。このように、
A〜Bの期間では、0から7999ワードのデータの書
き込みと、前ラインデータ0″から7999″ワードの
データまでの読み出しが行われる。
【0013】一方、期間Cでは、第1のFIFOメモリ
4に0′から3999′ワードのデータが書き込まれ、
第1のFIFOメモリ4より前ラインの4000から7
999ワードのデータが読み出される。同時に、第2の
FIFOメモリ13に前ラインの4000から7999
ワードのデータが書き込まれ、第2のFIFOメモリ1
3より前ラインの0から3999ワードのデータが読み
出される。続いて、期間Dでは、第1のFIFOメモリ
4に4000′から7999′ワードのデータが書き込
まれ、第1のFIFOメモリ4より0′から3999′
ワードのデータが読み出される。同時に、第2のFIF
Oメモリ13に0′から3999′ワードのデータを書
き込まれ、第2のFIFOメモリ13より前ラインの4
000から7999ワードのデータが読み出される。こ
のようにC〜Dの期間では、0′から7999′ワード
のデータの書き込みと、前ラインデータ0から7999
ワードのデータまでの読み出しが行われる。
【0014】図3〜6は、上記データの書き込みと読み
出しを行う第1FIFOメモリ4と第2のFIFOメモ
リ13の動作を示すタイミングチャートであり、図3は
データ書き込み時の書き込みクロック入力WCKA (W
CKB ),書き込みイネーブル/WEA (/WEB ),
データ入力DA (DB )のそれぞれのタイミングを示
し、図4は書き込みリセット時の書き込みクロック入力
WCKA (WCKB ),書き込みリセット入力/WRE
A (/WRESB ),データ入力DA (DB )のそれ
ぞれのタイミングを示し、図5は、データ読み出時の読
み出しクロック入力RCKA (RCKB ),読み出しイ
ネーブル入力/REA (/REB ),データ出力Q
A (QB )のそれぞれのタイミングを示し、図6は、読
み出しリセット時の読み出しクロック入力RCKA (R
CKB ),読み出しリセット入力/REESA (/RE
ESB ),データ出力QA (QB)のそれぞれのタイミ
ングを示している。このように、これら第1FIFOメ
モリ4と第2のFIFOメモリ13とでは、書き込みク
ロックと読み出しクロック及び、書き込みリセットと読
み出しリセットのそれぞれが同位相,同周期で入力され
るようになっている。また、ここで、読み出しイネーブ
ル入力/REA (/REB )と書き込みイネーブル入力
/WEA (/WEB )は、書き込みイネーブル端子WE
29と読み出しイネーブル入力端子RE30とからFI
FOメモリ4,13のそれぞれに入力されるようになっ
ており、書き込み及び読み出し時にはそれそれのFIF
Oメモリ4,13に“L”の信号が入力され、それ以外
の時は“H”の信号が入力される。
【0015】このような本実施例のFIFOメモリ容量
拡張回路では、書き込みクロックと読み出しクロック及
び、書き込みリセットと読み出しリセットのそれぞれが
同位相,同周期で入力される第1FIFOメモリ4と第
2のFIFOメモリ13を用い、第1FIFOメモリ4
におけるデータ出力QA と第2のFIFOメモリ13に
おけるデータ入力DB とをカスケード接続し、制御カウ
ンタ28から、これら第1FIFOメモリ4と第2のF
IFOメモリ13に出力する書き込みリセット/WRE
S,読み出しリセット/REESの出力タイミングを、
各FIFOメモリで読み込まれ、且つ,書き込まれるデ
ータのデータ数が、該回路全体に入力される総データ
(8000)を第1FIFOメモリ4と第2のFIFO
メモリ13との2つのメモリ数で割った値のデータ数
(4000)となるようにしたため、各回路において、
読み出しは既に書き込まれていたデータが読み出され、
書き込みは新たなデータを書き込むことができ、その結
果、制御カウンタが一つで済み、出力セレクタが不要と
なり、従来に比べて簡単な回路構成と制御によってメモ
リ容量が拡張できる。
【0016】尚、上記実施例はFIFOメモリを2個用
いて容量拡張を行った例であるが、本発明においては、
FIFOメモリを2個より多く設けても、上記実施例と
同じようにそれぞれのメモリのデータ出力とデータ入力
をカスケード接続し、各FIFOメモリで書き込まれ、
読み出されるデータ数が入力される総データのデータ数
を設けたFIFOメモリのメモリ数で割った値のデータ
数となるタイミングで制御カウンタから書き込み及び読
み出しリセットを各FIFOメモリに出力するうように
すればよい。
【0017】また、本発明においては、当然のことなが
ら、使用するFIFOメモリは、扱う総データ数を使用
するFIFOメモリ数で割った値より大きい値のワード
容量を持っていることが必要である。
【0018】
【発明の効果】以上のように、この発明によれば、複数
のFIFOメモリをカスケード接続し、それぞれのメモ
リに出力される書き込み及び読み出しクロックと書き込
み及び読み出しリセットとを同位相、同周期の信号に
し、個々の回路で扱われる(書き込まれ、読み出され
る)データ数が全ての回路間で同じになるようなタイミ
グで上記書き込み及び読み出しリセットを各FIFOメ
モリに出力するようにしたので、制御カウンタは1個で
済み、また、出力セレクタも不要になるため、回路を安
価に構成することができ、しかも、制御方法が簡単にな
る効果がある。
【図面の簡単な説明】
【図1】この発明の一実施例によるFIFOメモリ回路
を示す回路構成図。
【図2】図1に示すFIFOメモリ回路の動作を示すタ
イミングチャート図。
【図3】図1に示すFIFOメモリ回路におけるデータ
書き込み時の書き込みクロック入力,書き込みイネーブ
ル,データ入力のタイミングを示す信号波形図。
【図4】図1に示すFIFOメモリ回路における書き込
みリセット時の書き込みクロック入力,書き込みリセッ
ト入力,データ入力のそれぞれのタイミングを示す信号
波形図。
【図5】図1に示すFIFOメモリ回路におけるデータ
読み出し時の読み出しクロック入力RCKA ,読み出し
イネーブル入力,データ出力のそれぞれのタイミングを
示す信号波形図。
【図6】図1に示すFIFOメモリ回路における読み出
しリセット時の読み出しクロック入力RCKA ,読み出
しリセット入力,データ出力のそれぞれのタイミングを
示す信号波形図。
【図7】従来のFIFOメモリ回路を示す回路構成図。
【図8】図7に示すFIFOメモリ回路の動作を示すタ
イミングチャート図。
【符号の説明】
1 データ入力端子D 2 書き込みクロック入力端子WCK 3 読み出しクロック入力端子RCK 4 第1のFIFOメモリ 5 データ入力DA 6 書き込みクロック入力WCKA 7 読み出しクロック入力RCKA 8 書き込みイネーブル入力/WEA 9 読み出しイネーブル入力REA 10 書き込みリセット入力/WRESA 11 読み出しリセット入力/RRESA 12 データ出力QA 13 第2のFIFOメモリ 14 データ入力DB 15 書き込みクロック入力WCKB 16 読み出しクロック入力RCKB 17 書き込みイネーブル入力/WEB 18 読み出しイネーブル入力/REB 19 書き込みリセット入力/WRESB 20 読み出しリセット入力/RRESB 21 データ出力QB 22 インバータ 23 インバータ 24 カウンタA 25 カウンタB 26 セレクタ 27 データ出力端子Q 28 カウンタ 29 書き込みイネーブル入力端子WE 30 読み出しイネーブル入力端子RE
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年4月17日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図6
【補正方法】変更
【補正内容】
【図6】

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 データ入力とデータ出力とをカスケード
    接続した複数のFIFOメモリと、 上記複数のFIFOメモリへ、同位相,同周期の書き込
    み及び読み出しクロックと、同位相,同周期の書き込み
    及び読み出しリセットとをそれぞれ出力する制御カウン
    タとを備え、 上記FIFOメモリにおいて書き込み、読み出されるデ
    ータのデータ数が、回路全体で扱われる総データを上記
    複数のFIFOメモリの数で割った値のデータ数になる
    タイミイングで、上記制御カウンタから上記書き込み及
    び読み出しリセットを出力することを特徴とするFIF
    Oメモリ容量拡張回路。
JP3202581A 1991-07-15 1991-07-15 Fifoメモリ容量拡張回路 Pending JPH0520864A (ja)

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JP3202581A JPH0520864A (ja) 1991-07-15 1991-07-15 Fifoメモリ容量拡張回路

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JP3202581A Pending JPH0520864A (ja) 1991-07-15 1991-07-15 Fifoメモリ容量拡張回路

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JP (1) JPH0520864A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206871B2 (en) 2002-12-02 2007-04-17 Oki Electric Industry Co., Ltd. Extending circuit for memory and transmitting-receiving device using extending circuit for memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206871B2 (en) 2002-12-02 2007-04-17 Oki Electric Industry Co., Ltd. Extending circuit for memory and transmitting-receiving device using extending circuit for memory

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