JPH045292B2 - - Google Patents
Info
- Publication number
- JPH045292B2 JPH045292B2 JP58202166A JP20216683A JPH045292B2 JP H045292 B2 JPH045292 B2 JP H045292B2 JP 58202166 A JP58202166 A JP 58202166A JP 20216683 A JP20216683 A JP 20216683A JP H045292 B2 JPH045292 B2 JP H045292B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- signal
- circuit
- address
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/08—Networks for phase shifting
Landscapes
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号を任意のビツト数だけ
遅延する為の可変ビツト遅延回路に関する。
遅延する為の可変ビツト遅延回路に関する。
第１図に従来の可変ビツト遅延回路の一例を示
すブロツク図を、第２図に第１図各部の波形のタ
イミングチヤートを示す。
すブロツク図を、第２図に第１図各部の波形のタ
イミングチヤートを示す。
第１図において、RAM（ランダムアクセスメ
モリ）１００は入力デイジタル信号１（第２図
ａ）を一時記憶する回路である。RAM制御回路
１０１は入力デイジタル信号１のRAM１００へ
の書込み及びRAM１００に書込まれている信号
の読出しの為の制御信号３（第２図ｆ）を出力す
る。第２図ｆにおいてLowレベルの部分（Tw1
の部分）でRAM１００への書込みがHiレベルの
部分でRAM１００からの読出しが行なわれる。
又選択回路１０２は書込みアドレスカウンタ１０
３及び読出しアドレスカウンタ１０４より出力さ
れるRAM１００への書込用アドレス信号６及び
読出し用アドレス信号７を、入力デイジタル信号
１に対応した入力クロツク５（第２図ｂ）の1/2
周期毎に選択し、RAM１００の書込み読出し用
アドレス信号４（第２図ｅ）として出力する。書
込み用および読出し用アドレスカウンタ１０３及
び１０４は双方共同じ一定の繰返し周期（第２図
は０〜ｎの周期）でカウンタ動作を行う。遅延制
御回路１０５は書込みアドレスカウンタ１０３よ
りカウント動作の１繰返し周期毎に出力されるカ
ウンタ周期パルス８を基準として書込みアドレス
カウンタ１０３を読出しアドレスカウンタ１０４
のカウンタ動作の時間軸上での相対関係をビツト
単位で制御する制御信号９を出力する。この様な
第１図の如き回路においては、入力デイジタル信
号１（第２図ａ）はRAM制御回路１０１より出
力される制御信号３すなわち第２図ｆのLowレ
ベルの部分（図中のTw1の部分）で書込みアド
レスカウンタ１０３より出力される書込み用アド
レス信号６により指定されるRAM１００のアド
レス位置に書込まれ、この書込まれた信号は、次
に読出しアドレスカウンタ１０４により同じアド
レス位置を指定するアドレス信号が読出しアドレ
ス信号７として出力された時RMA１００より読
出される。即ち入力デイジタル信号１は書込みア
ドレスカウンタ１０３と読出しアドレスカウンタ
１０４のカウント動作のビツト単位での相対時間
差だけ遅延する事になり、このビツト遅延量は遅
延量制御回路１０５により制御されるが、一方こ
の様な第１図の如き回路においては大きな遅延量
を得ようとした場合、書込み、読出しの両アドレ
スカウンタ及び選択回路の各々の回路が所要遅延
量の増大に従つて増える為全体の回路規模が急激
に増大する事、又RAMのアドレス信号としてク
ロツクの半周期毎に変化する信号（第２図ｅ）を
使つている為、RAMへの書込み読出しの制御、
特に書込みの制御の為第２図ｆの如き制御信号を
作る為（RAMへの書込み時即ち図１のRAM制
御信号３すなわち第２図ｆがLowレベルの時間
内ではアドレス信号は変化してはならない即ち
Tw1＜Tw2である必要がある為）のRAM制御回
路を必要とする等の欠点があつた。
モリ）１００は入力デイジタル信号１（第２図
ａ）を一時記憶する回路である。RAM制御回路
１０１は入力デイジタル信号１のRAM１００へ
の書込み及びRAM１００に書込まれている信号
の読出しの為の制御信号３（第２図ｆ）を出力す
る。第２図ｆにおいてLowレベルの部分（Tw1
の部分）でRAM１００への書込みがHiレベルの
部分でRAM１００からの読出しが行なわれる。
又選択回路１０２は書込みアドレスカウンタ１０
３及び読出しアドレスカウンタ１０４より出力さ
れるRAM１００への書込用アドレス信号６及び
読出し用アドレス信号７を、入力デイジタル信号
１に対応した入力クロツク５（第２図ｂ）の1/2
周期毎に選択し、RAM１００の書込み読出し用
アドレス信号４（第２図ｅ）として出力する。書
込み用および読出し用アドレスカウンタ１０３及
び１０４は双方共同じ一定の繰返し周期（第２図
は０〜ｎの周期）でカウンタ動作を行う。遅延制
御回路１０５は書込みアドレスカウンタ１０３よ
りカウント動作の１繰返し周期毎に出力されるカ
ウンタ周期パルス８を基準として書込みアドレス
カウンタ１０３を読出しアドレスカウンタ１０４
のカウンタ動作の時間軸上での相対関係をビツト
単位で制御する制御信号９を出力する。この様な
第１図の如き回路においては、入力デイジタル信
号１（第２図ａ）はRAM制御回路１０１より出
力される制御信号３すなわち第２図ｆのLowレ
ベルの部分（図中のTw1の部分）で書込みアド
レスカウンタ１０３より出力される書込み用アド
レス信号６により指定されるRAM１００のアド
レス位置に書込まれ、この書込まれた信号は、次
に読出しアドレスカウンタ１０４により同じアド
レス位置を指定するアドレス信号が読出しアドレ
ス信号７として出力された時RMA１００より読
出される。即ち入力デイジタル信号１は書込みア
ドレスカウンタ１０３と読出しアドレスカウンタ
１０４のカウント動作のビツト単位での相対時間
差だけ遅延する事になり、このビツト遅延量は遅
延量制御回路１０５により制御されるが、一方こ
の様な第１図の如き回路においては大きな遅延量
を得ようとした場合、書込み、読出しの両アドレ
スカウンタ及び選択回路の各々の回路が所要遅延
量の増大に従つて増える為全体の回路規模が急激
に増大する事、又RAMのアドレス信号としてク
ロツクの半周期毎に変化する信号（第２図ｅ）を
使つている為、RAMへの書込み読出しの制御、
特に書込みの制御の為第２図ｆの如き制御信号を
作る為（RAMへの書込み時即ち図１のRAM制
御信号３すなわち第２図ｆがLowレベルの時間
内ではアドレス信号は変化してはならない即ち
Tw1＜Tw2である必要がある為）のRAM制御回
路を必要とする等の欠点があつた。
本発明の目的は前記欠点を改善し、回路規模が
小さく、且つ回路構成の容易な可変ビツト遅延回
路を提供する事にある。
小さく、且つ回路構成の容易な可変ビツト遅延回
路を提供する事にある。
第３図による本発明による可変ビツト遅延回路
の一実施例を示すブロツク図を、第４図に第３図
の各部の波形のタイミングチヤートを示す。第３
図において、RAM１００は入力デイジタル信号
１（第４図ａ）を一時記憶する回路である。アド
レスカウンタ１０６は入力デイジタル信号１に対
応した入力クロツク５（第４図ｂ）の立上り
（LowレベルからHiレベルへの変化点）で動作す
る繰返しカウンアでRAM１００の書込み及び読
出し双方に共通に使用されるアドレス信号４（第
４図ｃ）を出力する。遅延量制御回路１０７は、
アドレスカウンタ１０６の繰返しカウンタの周期
を制御する信号９を出力する回路である。第３図
の回路では、RAM１００への書込み、読出しの
制御信号として入力クロツク５（第４図ｂ）がそ
のまま使われ入力クロツクのLowレベルの部分
（第４図ｂのTw3）で書込みが、Hiレベルの部分
で読出しが行なわれ、従つて第４図より明らかな
様にｃのアドレス信号の１つのアドレス指定時間
（図中のTA）内において最初にRAM１００から
の読出しが、そして次に今読出されたアドレス位
置への書込みが行なわれる。この為RAM１００
へ書込まれた信号はアドレスカウンタ１０６の１
繰返しカウント周期（第４図ｃでは０〜ｍのｍ＋
１ビツト周期）後に読み出される事、即ち入力デ
イジタル信号１がアドレスカウンタ１０６の１く
り返しカウント周期だけ遅延した事になり、従つ
て第３図の回路では遅延量制御回路１０７により
アドレスカウンタ１０６の繰返しカウント周期を
制御する事により可変ビツト遅延回路を実現して
いる。
の一実施例を示すブロツク図を、第４図に第３図
の各部の波形のタイミングチヤートを示す。第３
図において、RAM１００は入力デイジタル信号
１（第４図ａ）を一時記憶する回路である。アド
レスカウンタ１０６は入力デイジタル信号１に対
応した入力クロツク５（第４図ｂ）の立上り
（LowレベルからHiレベルへの変化点）で動作す
る繰返しカウンアでRAM１００の書込み及び読
出し双方に共通に使用されるアドレス信号４（第
４図ｃ）を出力する。遅延量制御回路１０７は、
アドレスカウンタ１０６の繰返しカウンタの周期
を制御する信号９を出力する回路である。第３図
の回路では、RAM１００への書込み、読出しの
制御信号として入力クロツク５（第４図ｂ）がそ
のまま使われ入力クロツクのLowレベルの部分
（第４図ｂのTw3）で書込みが、Hiレベルの部分
で読出しが行なわれ、従つて第４図より明らかな
様にｃのアドレス信号の１つのアドレス指定時間
（図中のTA）内において最初にRAM１００から
の読出しが、そして次に今読出されたアドレス位
置への書込みが行なわれる。この為RAM１００
へ書込まれた信号はアドレスカウンタ１０６の１
繰返しカウント周期（第４図ｃでは０〜ｍのｍ＋
１ビツト周期）後に読み出される事、即ち入力デ
イジタル信号１がアドレスカウンタ１０６の１く
り返しカウント周期だけ遅延した事になり、従つ
て第３図の回路では遅延量制御回路１０７により
アドレスカウンタ１０６の繰返しカウント周期を
制御する事により可変ビツト遅延回路を実現して
いる。
これまでの説明で明らかな如く第３図の回路で
は、従来の第１図の回路に比べアドレスカウンタ
が１つですみ、従つてアドレス信号の選択回路
（第１図の１０２）を必要とせず、又RAMのア
ドレス信号の１ビツト幅が入力クロツクの１周期
幅になりRAMへの書込み読出しの為の制御信号
として入力クロツクがそのまま使える様になつた
為RAM制御回路（第１図の１０１）が不用にな
つた等、非常に小形化され且つ回路構成が容易に
なつている。
は、従来の第１図の回路に比べアドレスカウンタ
が１つですみ、従つてアドレス信号の選択回路
（第１図の１０２）を必要とせず、又RAMのア
ドレス信号の１ビツト幅が入力クロツクの１周期
幅になりRAMへの書込み読出しの為の制御信号
として入力クロツクがそのまま使える様になつた
為RAM制御回路（第１図の１０１）が不用にな
つた等、非常に小形化され且つ回路構成が容易に
なつている。
以上述べてきた様に図３の如き回路を用いる事
により従来に比べ格段に小形化され且つ回路構成
の容易な可変ビツト遅延回路が提供出来る。
により従来に比べ格段に小形化され且つ回路構成
の容易な可変ビツト遅延回路が提供出来る。
第１図は従来の可変ビツト遅延回路を示すブロ
ツク図、第２図ａ〜ｆは第１図の各部の波形を示
すタイミングチヤート、第３図は本発明による可
変ビツト遅延回路の一実施例を示すブロツク図、
第４図ａ〜ｃは第３図の各部の波形を示すタイミ
ングチヤートである。 １００……RAM、１０１……RAM制御回路、
１０２……選択回路、１０３……書込みアドレス
カウンタ、１０４……読出しアドレスカンウン
タ、１０５，１０７……遅延量制御回路、１０６
……アドレスカウンタ。
ツク図、第２図ａ〜ｆは第１図の各部の波形を示
すタイミングチヤート、第３図は本発明による可
変ビツト遅延回路の一実施例を示すブロツク図、
第４図ａ〜ｃは第３図の各部の波形を示すタイミ
ングチヤートである。 １００……RAM、１０１……RAM制御回路、
１０２……選択回路、１０３……書込みアドレス
カウンタ、１０４……読出しアドレスカンウン
タ、１０５，１０７……遅延量制御回路、１０６
……アドレスカウンタ。
Claims (1)
- １ 入力デイジタル信号に対応したクロツクを書
込み及び読出し用制御信号として入力し、前記入
力デイジタル信号を一時記憶するRAM（ランダ
ムアクセスメモリ）と、前記クロツクを入力しカ
ウント周期を任意に設定可能なカウンタの出力信
号を前記RAMの書込み及び読出しの両方に共通
に用いられるアドレス信号として出力するアドレ
スカウンタと、前記アドレスカウンタのカウント
周期を制御する遅延量制御回路とにより構成され
る可変ビツト遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216683A JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216683A JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094523A JPS6094523A (ja) | 1985-05-27 |
| JPH045292B2 true JPH045292B2 (ja) | 1992-01-31 |
Family
ID=16453051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20216683A Granted JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094523A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149611A (ja) * | 1987-12-07 | 1989-06-12 | Matsushita Electric Ind Co Ltd | 連続可変遅廷装置 |
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
-
1983
- 1983-10-28 JP JP20216683A patent/JPS6094523A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6094523A (ja) | 1985-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0393716B1 (en) | Delay circuit | |
| JPH045292B2 (ja) | ||
| JPS5927624A (ja) | 論理変更可能な集積回路 | |
| JP2850671B2 (ja) | 可変遅延回路 | |
| JPS6135633B2 (ja) | ||
| JP2679471B2 (ja) | クロック切替回路 | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| JPH04331506A (ja) | パルス発生器 | |
| JPH0411388Y2 (ja) | ||
| JP2532718B2 (ja) | 半導体集積回路装置 | |
| KR0148182B1 (ko) | 쿼드러플뱅크 메모리 제어장치 | |
| JP2615004B2 (ja) | 集積化順次アクセスメモリ回路 | |
| JPH0474736B2 (ja) | ||
| JPH0710042B2 (ja) | タイミング信号発生装置 | |
| JPS60205896A (ja) | タイミング調整回路 | |
| JP2891359B2 (ja) | 半導体メモリ | |
| RU1827713C (ru) | Устройство задержки | |
| JPH0385012A (ja) | パルス発生回路 | |
| JPH0645894A (ja) | 遅延パルス発生回路 | |
| JPS62125589A (ja) | 半導体集積回路 | |
| JPS6144333B2 (ja) | ||
| JPH08195657A (ja) | パルス遅延回路 | |
| JPS6236933A (ja) | フレ−ム位相補正回路 | |
| JPH07105688A (ja) | 半導体メモリ回路の制御方法及び同期式半導体メモリ回路 | |
| JPH0256047A (ja) | ダイレクト・メモリ・アクセス制御装置 |