JPS6094523A - 可変ビツト遅延回路 - Google Patents
可変ビツト遅延回路Info
- Publication number
- JPS6094523A JPS6094523A JP20216683A JP20216683A JPS6094523A JP S6094523 A JPS6094523 A JP S6094523A JP 20216683 A JP20216683 A JP 20216683A JP 20216683 A JP20216683 A JP 20216683A JP S6094523 A JPS6094523 A JP S6094523A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- address counter
- address
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/08—Networks for phase shifting
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号を任意のビット数だけ遅延する
為の可変ビット遅延回路に関する０第１図に従来の可変
ビット遅延回路の一例を示すブロック図を、第２図に第
１図会部の波形のタイミングチャートを示す。
為の可変ビット遅延回路に関する０第１図に従来の可変
ビット遅延回路の一例を示すブロック図を、第２図に第
１図会部の波形のタイミングチャートを示す。
第１図において、ＲＡＭ（ランダムアクセスメモリ）１
００は入力ディジタル信号１（第２図（ａ））を一時記
憶する回路である。ＲＡＭ制御回路１０１は入力ディジ
タル信号１のＲ，ＡＭｌｏｏへの書込み及びＲＡＭ１０
０に書込まれている信号の読出しの為の制御信号３（第
２図（ｆ））を出力する。第２図（ｆ）においてＬｏｗ
レベルの部分（Ｔｗｌの部分）でＲＡＭＩ ＯＯへの誉
込みがＨｉレベルの部分でＲＡＭ１００からの読出しが
行なわれる。又選択回路１０２は書込みアドレスカウン
タ１０３及び読出しアドレスカウンタ１０４よシ出力さ
れるＲＡＭ１００への書込用アドレス信号６及び読出し
用アドレス信号７を、入力ディジタル信号１に対応した
入力クロック５（第２図（ｂ））の１／２周期毎に選択
し、ＲＡＭ１００の書込み読出し用アドレス信号４（第
２図（ｅ））として出力する。書込み用および読出し用
アドレスカウンタ１０３及び１０４は双方共同じ一定の
繰返し周期（第２図は０ ％ ｎの周期）でカウンタ動
作を行う。遅延制御回路１０５は書込みアドレスカウン
タ１０３よシカラント動作の１繰返し周期毎に出力され
るカウンタ周期パルス８を基準として書込みアドレスカ
ウンタ１０３を読出しアドレスカウンタ１０４のカウン
タ動作の時間軸上での相対関係をビット単位で制御する
制御信号９を出力する。この様な第１図の如き回路にお
いては、入力ディジタル信号１（第２図（ａ））はＲＡ
Ｍ制御回路１０１より出力される制御信号３すなわち第
２図（ｆ）のＬｏｗレベルの部分（図中のＴＷＩの部分
）で書込みアドレスカウンタ１０３よ多出力される書込
み用アドレス信号６によシ指定されるＲＡＭ１００のア
ドレス位置に書込まれ、この書込まれた信号は、次に読
出しアドレスカウンタ１０４にょシ同じアドレス位置を
指定するアドレス信号が読出しアドレス信号７として出
力された時）ＬＡＭＩＱＱより読出される。即ち入力デ
ィジタル信号ｌは書込みアドレスカウンタ１０３と読出
しアドレスカウンタ１０４０カウント動作のビット単位
での相対時間差だけ遅延する事になシ、このビット遅延
量は遅延量制御回路１０５によ多制御されるが、一方こ
の様な第１図の如き回路においては大きな遅延量を得よ
うとした場合、書込み、読出しの両アドレスカウンタ及
び選択回路の各々の回路が所要遅延量の増大に従って増
える為全体の回路規模が急激に増大する事、又ＲＡＭの
アドレス信号としてクロックの半周期毎に変化する信号
（第２図（ｅ））を使っている為、ＲＡＭへの書込み読
出しの制御、特に書込みの制御の為第２図（ｆ）の如き
制御信号を作る為（ＲＡＭへの書込み時即ち図１のＲＡ
Ｍ制御信号３すなわち第２図（ｆ）がＬｏｗレベルの時
間内ではアドレス信号は重化してはならない即ちＴｗｌ
（Ｔｗｚでおる必要がある為）のＲＡＭ制御回路を必要
とする等の欠点がめった。
００は入力ディジタル信号１（第２図（ａ））を一時記
憶する回路である。ＲＡＭ制御回路１０１は入力ディジ
タル信号１のＲ，ＡＭｌｏｏへの書込み及びＲＡＭ１０
０に書込まれている信号の読出しの為の制御信号３（第
２図（ｆ））を出力する。第２図（ｆ）においてＬｏｗ
レベルの部分（Ｔｗｌの部分）でＲＡＭＩ ＯＯへの誉
込みがＨｉレベルの部分でＲＡＭ１００からの読出しが
行なわれる。又選択回路１０２は書込みアドレスカウン
タ１０３及び読出しアドレスカウンタ１０４よシ出力さ
れるＲＡＭ１００への書込用アドレス信号６及び読出し
用アドレス信号７を、入力ディジタル信号１に対応した
入力クロック５（第２図（ｂ））の１／２周期毎に選択
し、ＲＡＭ１００の書込み読出し用アドレス信号４（第
２図（ｅ））として出力する。書込み用および読出し用
アドレスカウンタ１０３及び１０４は双方共同じ一定の
繰返し周期（第２図は０ ％ ｎの周期）でカウンタ動
作を行う。遅延制御回路１０５は書込みアドレスカウン
タ１０３よシカラント動作の１繰返し周期毎に出力され
るカウンタ周期パルス８を基準として書込みアドレスカ
ウンタ１０３を読出しアドレスカウンタ１０４のカウン
タ動作の時間軸上での相対関係をビット単位で制御する
制御信号９を出力する。この様な第１図の如き回路にお
いては、入力ディジタル信号１（第２図（ａ））はＲＡ
Ｍ制御回路１０１より出力される制御信号３すなわち第
２図（ｆ）のＬｏｗレベルの部分（図中のＴＷＩの部分
）で書込みアドレスカウンタ１０３よ多出力される書込
み用アドレス信号６によシ指定されるＲＡＭ１００のア
ドレス位置に書込まれ、この書込まれた信号は、次に読
出しアドレスカウンタ１０４にょシ同じアドレス位置を
指定するアドレス信号が読出しアドレス信号７として出
力された時）ＬＡＭＩＱＱより読出される。即ち入力デ
ィジタル信号ｌは書込みアドレスカウンタ１０３と読出
しアドレスカウンタ１０４０カウント動作のビット単位
での相対時間差だけ遅延する事になシ、このビット遅延
量は遅延量制御回路１０５によ多制御されるが、一方こ
の様な第１図の如き回路においては大きな遅延量を得よ
うとした場合、書込み、読出しの両アドレスカウンタ及
び選択回路の各々の回路が所要遅延量の増大に従って増
える為全体の回路規模が急激に増大する事、又ＲＡＭの
アドレス信号としてクロックの半周期毎に変化する信号
（第２図（ｅ））を使っている為、ＲＡＭへの書込み読
出しの制御、特に書込みの制御の為第２図（ｆ）の如き
制御信号を作る為（ＲＡＭへの書込み時即ち図１のＲＡ
Ｍ制御信号３すなわち第２図（ｆ）がＬｏｗレベルの時
間内ではアドレス信号は重化してはならない即ちＴｗｌ
（Ｔｗｚでおる必要がある為）のＲＡＭ制御回路を必要
とする等の欠点がめった。
本発明の目的は前記欠点を改善し、回路規模が小さく、
且つ回路構成の容易な可変ビット遅延回路を提供する事
にるる。
且つ回路構成の容易な可変ビット遅延回路を提供する事
にるる。
第３図に本発明による可変ビット遅延回路の一実施例を
示すブロック図を、第４図に第３図の各部の波形のタイ
ミングチャートを示す。第３図において、ＲＡＭ１００
は入力ディジタル信号１（第４図（ａ））を一時記憶す
る回路である。アドレスカウンタ１０６は入力ディジタ
ル信号１に対応した入力クロック５（第４図（ｂ））の
立上９ （ＬｏｗレベルからＨｉレベルへの変化点）で
動作する繰返しカウンタで）（、ＡＭｌｏｏの書込み及
び読出し双方に共通に使用されるアドレス信号４（第２
図（Ｃ））を出力する。遅延量制御回路１０７は、アド
レスカウンタ１０６の繰返しカウンタの周期を制御する
信号９を出力する回路である。第３図の回路では、ＲＡ
Ｍ１００への書込み、読出しの制御信号として入力りｐ
ツク５（第２図（ｂ））がそのまま使われ入力クロック
のＬｏｗレベルの部分（第２図（ｂ）のＴｗｌｌ ）で
書込みが、Ｈｉレベルの部分で読出しが行なわれ、従っ
て第４図よシ明らかな様に（Ｃ）のアドレス信号の１つ
のアドレス指定時間（図中のＴＡ）内において最初にＲ
ＡＭ１００からの読出しが、そして次に今続出されたア
ドレス位置への書込みが行なわれる。この為ＲＡＭＩＱ
Ｑへ書込まれた信号はアドレスカウンタ１０６の１繰返
しカウント周期（第２図（Ｃ）でけ０〜ｍのｍ＋１ビッ
ト周期）後に読み出される事、即ち入力ディジタル信号
１がアドレスカウンタ１０６の１くシ返しカウント周期
だけ遅延した事になシ、従って第３図の回路では遅延量
制御回路１０７によシアドレスカウンタ１０６の繰返し
カウント周期を制御する事によシ可変ピット遅延回路を
実現している。
示すブロック図を、第４図に第３図の各部の波形のタイ
ミングチャートを示す。第３図において、ＲＡＭ１００
は入力ディジタル信号１（第４図（ａ））を一時記憶す
る回路である。アドレスカウンタ１０６は入力ディジタ
ル信号１に対応した入力クロック５（第４図（ｂ））の
立上９ （ＬｏｗレベルからＨｉレベルへの変化点）で
動作する繰返しカウンタで）（、ＡＭｌｏｏの書込み及
び読出し双方に共通に使用されるアドレス信号４（第２
図（Ｃ））を出力する。遅延量制御回路１０７は、アド
レスカウンタ１０６の繰返しカウンタの周期を制御する
信号９を出力する回路である。第３図の回路では、ＲＡ
Ｍ１００への書込み、読出しの制御信号として入力りｐ
ツク５（第２図（ｂ））がそのまま使われ入力クロック
のＬｏｗレベルの部分（第２図（ｂ）のＴｗｌｌ ）で
書込みが、Ｈｉレベルの部分で読出しが行なわれ、従っ
て第４図よシ明らかな様に（Ｃ）のアドレス信号の１つ
のアドレス指定時間（図中のＴＡ）内において最初にＲ
ＡＭ１００からの読出しが、そして次に今続出されたア
ドレス位置への書込みが行なわれる。この為ＲＡＭＩＱ
Ｑへ書込まれた信号はアドレスカウンタ１０６の１繰返
しカウント周期（第２図（Ｃ）でけ０〜ｍのｍ＋１ビッ
ト周期）後に読み出される事、即ち入力ディジタル信号
１がアドレスカウンタ１０６の１くシ返しカウント周期
だけ遅延した事になシ、従って第３図の回路では遅延量
制御回路１０７によシアドレスカウンタ１０６の繰返し
カウント周期を制御する事によシ可変ピット遅延回路を
実現している。
これまでの説明て明らかな如く第３図の回路では、従来
の第１図の回路に比ベアドレスカウンタが１つですみ、
従ってアドレス信号の選択回路（第１図の１０２）を必
要とせず、又ＲＡＭのアドレス信号の１ビット幅が入力
クロットの１周期幅になｊ９ＲＡＭへの書込み読出しの
為の制御信号として入力クロックがそのｔま使える様に
なった為ＲＡＭ制御回路（第１図の１０１）が不用にな
った等、非常に小形化され且つ回路構成が容易罠なって
いる。
の第１図の回路に比ベアドレスカウンタが１つですみ、
従ってアドレス信号の選択回路（第１図の１０２）を必
要とせず、又ＲＡＭのアドレス信号の１ビット幅が入力
クロットの１周期幅になｊ９ＲＡＭへの書込み読出しの
為の制御信号として入力クロックがそのｔま使える様に
なった為ＲＡＭ制御回路（第１図の１０１）が不用にな
った等、非常に小形化され且つ回路構成が容易罠なって
いる。
以上述べてきた様に図３の如き回路を用いる事によル従
来に比べ格段に小形化され且つ回路構成の容易な可変ビ
ット遅延回路が提供出来る。
来に比べ格段に小形化され且つ回路構成の容易な可変ビ
ット遅延回路が提供出来る。
第１図は従来の可変ビット遅延回路を示すブロック図、
第２図（ａ）〜（ｆ）は第１図の各部の波形を示すタイ
ミングチャート、第３図は本発明による可変ビット遅延
回路の一実施例を示すブロック図、第４図（ａ）〜（Ｃ
）は第３図の各部の波形を示すタイミングチャートであ
る。 １００・・・・・・ＲＡＭ、１０１・・・・・・ＫＡＭ
制御回路、１０２・・・・・・選択回路、１０３・・・
・・・書込みアドレスカウンタ、１０４・・・・・・読
出しアドレスカウンタ、１０５．１０７・・・・・・遅
延量制御回路、１０６・・・・・・アドレスカウンタ。 第ｆ図 ｈ３ 図 第４図
第２図（ａ）〜（ｆ）は第１図の各部の波形を示すタイ
ミングチャート、第３図は本発明による可変ビット遅延
回路の一実施例を示すブロック図、第４図（ａ）〜（Ｃ
）は第３図の各部の波形を示すタイミングチャートであ
る。 １００・・・・・・ＲＡＭ、１０１・・・・・・ＫＡＭ
制御回路、１０２・・・・・・選択回路、１０３・・・
・・・書込みアドレスカウンタ、１０４・・・・・・読
出しアドレスカウンタ、１０５．１０７・・・・・・遅
延量制御回路、１０６・・・・・・アドレスカウンタ。 第ｆ図 ｈ３ 図 第４図
Claims (1)
- 入力ディジタル信号を一時記憶するＲＡＭ（ランダムア
クセスメモリ）と、前記入力ディジタル信号に対応した
クロックを入力しカウント周期を任意に設定可能なカウ
ンタの出力信号を前記ＲＡＭの書込み及び読出しの両方
に共通に用いられるアドレス信号として出力するアドレ
スカウンタと、前記アドレスカウンタのカウント周期を
制御する遅延量制御回路とによ多構成される可変ビット
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216683A JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216683A JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094523A true JPS6094523A (ja) | 1985-05-27 |
| JPH045292B2 JPH045292B2 (ja) | 1992-01-31 |
Family
ID=16453051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20216683A Granted JPS6094523A (ja) | 1983-10-28 | 1983-10-28 | 可変ビツト遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149611A (ja) * | 1987-12-07 | 1989-06-12 | Matsushita Electric Ind Co Ltd | 連続可変遅廷装置 |
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
-
1983
- 1983-10-28 JP JP20216683A patent/JPS6094523A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149611A (ja) * | 1987-12-07 | 1989-06-12 | Matsushita Electric Ind Co Ltd | 連続可変遅廷装置 |
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045292B2 (ja) | 1992-01-31 |
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