JP3128802B2 - 遅延装置 - Google Patents
遅延装置Info
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- JP3128802B2 JP3128802B2 JP02085866A JP8586690A JP3128802B2 JP 3128802 B2 JP3128802 B2 JP 3128802B2 JP 02085866 A JP02085866 A JP 02085866A JP 8586690 A JP8586690 A JP 8586690A JP 3128802 B2 JP3128802 B2 JP 3128802B2
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Description
この発明は、超音波診断装置などに用いられる遅延装
置に関し、とくに多数のタップを有するディレイライン
を利用し、そのタップを切り換えることにより任意のデ
ィレイタイムを得る遅延装置に関する。
置に関し、とくに多数のタップを有するディレイライン
を利用し、そのタップを切り換えることにより任意のデ
ィレイタイムを得る遅延装置に関する。
ディレイラインを利用した遅延装置では、ディレイラ
インの精度が低いとディレイタイムエラーが生じる。こ
れを避けるためには、高精度なディレイラインを用いる
こと、測定器を用いてあらかじめディレイタイムエラー
を測定してそれに応じてコントロールすること、あるい
は測定器によりあらかじめディレイタイムエラーを測定
して補正データを得て、それをROMにメモリし、この補
正データをROMから読み出してコントロールすること、
などが考えられる。
インの精度が低いとディレイタイムエラーが生じる。こ
れを避けるためには、高精度なディレイラインを用いる
こと、測定器を用いてあらかじめディレイタイムエラー
を測定してそれに応じてコントロールすること、あるい
は測定器によりあらかじめディレイタイムエラーを測定
して補正データを得て、それをROMにメモリし、この補
正データをROMから読み出してコントロールすること、
などが考えられる。
しかしながら、遅延時間エラーの特別に小さいディレ
イラインを製造することは困難であり、製造コストがき
わめて高くなるとともに、寸法・形状も大きくなって実
現は不可能に近い、また、あらかじめディレイタイムエ
ラーを測定する場合、測定器を用いてディレイラインご
とにその度にディレイタイムエラー測定を行う必要があ
って面倒であるし、ROMに補正データメモリする場合に
はディレイラインの互換性がない、などの問題がある。 この発明は、簡単な構成で安価にディレイタイムエラ
ーを軽減することができる、遅延時間を提供することを
目的とする。
イラインを製造することは困難であり、製造コストがき
わめて高くなるとともに、寸法・形状も大きくなって実
現は不可能に近い、また、あらかじめディレイタイムエ
ラーを測定する場合、測定器を用いてディレイラインご
とにその度にディレイタイムエラー測定を行う必要があ
って面倒であるし、ROMに補正データメモリする場合に
はディレイラインの互換性がない、などの問題がある。 この発明は、簡単な構成で安価にディレイタイムエラ
ーを軽減することができる、遅延時間を提供することを
目的とする。
上記の目的を達成するため、この発明による遅延装置
においては、多数のタップを有するディレイラインと、
該タップを切り換える切換器と、外部から入力される遅
延時間データにより指定されるアドレスに補正済遅延時
間データを格納すべきメモリと、該メモリから読み出さ
れた補正済遅延時間データに応じて上記切換器をコント
ロールするコントローラと、ディレイラインに信号が入
力されてから遅延して出力されるまでの間、カウントダ
ウンするカウンタと、外部からの遅延時間データを一時
的に直接コントローラに入力してタップ切り換えコント
ロールし、かつこの外部からの遅延時間データで表され
る遅延時間の２倍に相当する値にカウンタをセットし
て、この値から、ディレイラインへの信号入力時点から
出力時点までの間、カウントダウンするようにしたとき
に得られるカウント値を、上記メモリの、上記外部入力
遅延時間データで指定されるアドレスに、補正済遅延時
間データとして書き込む回路とを備えられることが特徴
となっている。
においては、多数のタップを有するディレイラインと、
該タップを切り換える切換器と、外部から入力される遅
延時間データにより指定されるアドレスに補正済遅延時
間データを格納すべきメモリと、該メモリから読み出さ
れた補正済遅延時間データに応じて上記切換器をコント
ロールするコントローラと、ディレイラインに信号が入
力されてから遅延して出力されるまでの間、カウントダ
ウンするカウンタと、外部からの遅延時間データを一時
的に直接コントローラに入力してタップ切り換えコント
ロールし、かつこの外部からの遅延時間データで表され
る遅延時間の２倍に相当する値にカウンタをセットし
て、この値から、ディレイラインへの信号入力時点から
出力時点までの間、カウントダウンするようにしたとき
に得られるカウント値を、上記メモリの、上記外部入力
遅延時間データで指定されるアドレスに、補正済遅延時
間データとして書き込む回路とを備えられることが特徴
となっている。
遅延時間Ｔを表す外部からのデータを直接コントロー
ラに入力してタップ切り換えコントロールすると、誤差
を含んだ遅延時間Ｔ（１−ε）が得られることになる。
すなわち、このようにタップ切り換えコントロールされ
たディレイラインの信号を入力してそれから出力が生じ
るまでの間の遅延時間は、誤差を含んだＴ（１−ε）と
なる。 そこで、このような状態とした上で、カウンタに、そ
の外部からのデータで表される遅延時間Ｔの２倍に相当
する値2Tをセットして、この値2Tから上記の間、カウン
トダウンさせる。すると、このカウンタの値は、2T−Ｔ
（１−ε）＝Ｔ（１＋ε）となる。このカウント値を、
遅延時間Ｔを表すデータで指定される、メモリのアドレ
スに、補正済遅延時間データとして書き込んでおく。 すると、ディレイタイムＴを得ようとしてそのディレ
イタイムＴを示す遅延時間データを外部から与えたと
き、そのデータでメモリのアドレスが指定されてＴ（１
＋ε）が読み出されて、それがコントローラに与えら
れ、Ｔ（１＋ε）に対応するタップが切り換えられる。
すなわち、所望の遅延時間Ｔそのものに対応するタップ
でなく、遅延時間エラーを考慮してずらされた他のＴ
（１＋ε）に対応するタップが選択される。 遅延時間Ｔを与えるタップと、遅延時間Ｔ（１−ε）
を与えるタップでは、遅延時間エラー率εは同じと考え
られる。そのため、実際に得られる遅延時間はＴ（１＋
ε）×（１−ε）＝Ｔ（１−ε２）となって、誤差が軽
減される。
ラに入力してタップ切り換えコントロールすると、誤差
を含んだ遅延時間Ｔ（１−ε）が得られることになる。
すなわち、このようにタップ切り換えコントロールされ
たディレイラインの信号を入力してそれから出力が生じ
るまでの間の遅延時間は、誤差を含んだＴ（１−ε）と
なる。 そこで、このような状態とした上で、カウンタに、そ
の外部からのデータで表される遅延時間Ｔの２倍に相当
する値2Tをセットして、この値2Tから上記の間、カウン
トダウンさせる。すると、このカウンタの値は、2T−Ｔ
（１−ε）＝Ｔ（１＋ε）となる。このカウント値を、
遅延時間Ｔを表すデータで指定される、メモリのアドレ
スに、補正済遅延時間データとして書き込んでおく。 すると、ディレイタイムＴを得ようとしてそのディレ
イタイムＴを示す遅延時間データを外部から与えたと
き、そのデータでメモリのアドレスが指定されてＴ（１
＋ε）が読み出されて、それがコントローラに与えら
れ、Ｔ（１＋ε）に対応するタップが切り換えられる。
すなわち、所望の遅延時間Ｔそのものに対応するタップ
でなく、遅延時間エラーを考慮してずらされた他のＴ
（１＋ε）に対応するタップが選択される。 遅延時間Ｔを与えるタップと、遅延時間Ｔ（１−ε）
を与えるタップでは、遅延時間エラー率εは同じと考え
られる。そのため、実際に得られる遅延時間はＴ（１＋
ε）×（１−ε）＝Ｔ（１−ε２）となって、誤差が軽
減される。
つぎにこの発明の一実施例について図面を参照しなが
ら詳細に説明する。第１図において、RAM1にはアドレス
入力端子11と、データ入出力端子12と、出力イネーブル
入力端子13と、ライト入力端子14とが備えられており、
アドレス入力端子11には、ディレイタイムを表すデータ
Ａが送られ、このデータＡでアドレス指定される。バッ
ファ21〜23は３ステートバッファであり、それぞれCOMP
信号で制御され、バッファ21、22はCOMP信号がＨレベル
のときオン、Ｌレベルでオフ、バッファ23はCOMP信号が
Ｈレベルのときオフ、Ｌレベルでオンとなる。コントロ
ーラ３には、遅延時間に関するデータＡがバッファ21を
介して送られ、あるいはRAM1のデータ入出力端子12に現
れるデータがバッファ23を介して送られてくる。コント
ローラ３は、これらの入力データに応じてディレイライ
ン４の多数のタップの各々を切り換えるためのスイッチ
５を制御する。ディレイライン４には、エコー信号ある
いは信号Sinがスイッチ５を介して入力され、その出力S
outはコンパレータ６に送られる。コンパレータ６の出
力はＲ−Ｓフリップフロップ７のリセット入力端子に送
られ、その反転出力がディレイパルス発生器８に入力さ
れるとともに、カウントイネーブル信号としてカウンタ
９に送られる。カウンタ９は、クロックパルスの入力端
子91と、ロード信号の入力端子92と、上記データＡで表
されるディレイタイムの２倍の遅延時間を表すデータＢ
が入力されるデータ入力端子93と、カウンタイネーブル
信号の入力端子94と、カウント値を出力する出力端子95
とを備えている。クロックパルスはディレイライン４の
タップ間ディレイタイムに相当する周期、あるいはその
周期の整数分の１の周期を有するものとする。上記ディ
レイパルス発生器８から発生したパルスはライト信号と
してRAM1のライト入力端子14に送られる。 以上の構成において、第２図で示すように補正時には
COMP信号がＨレベルとなるので、バッファ21、22がオン
となっている。そのため、データＡはこのバッファ21を
通ってコントローラ３に入力され、対応するスイッチ５
がオンになる。ここで、データＡが遅延時間Tnを表して
いるとすると、データＢは2Tnを表していることにな
り、この2TnのデータＢがデータ入力端子93からロード
信号に応じてカウンタ９にロードされる。したがってこ
のときカウンタ９の出力は2Tnとなっている（第２図参
照）。 つぎにスタート信号によりＲ−Ｓフリップフロップ７
がセットされ、その結果、その反転出力であるカウント
イネーブル信号がＬレベルとなってカウンタ９がクロッ
クパルスのカウントダウン動作を開始する。同時に信号
Sinが加えられる。この信号Sinは上記のオンになってい
るスイッチ５を通ってディレイライン４の所定のタップ
に加えられ、遅延時間Tn（１＋ε１）後に出力Soutが得
られる（第２図参照）。ここでε１は遅延時間Tnを与え
るタップにおける実際のディレイタイムエラー率であ
る。この出力Soutはコンパレータ６を経てＲ−Ｓフリッ
プフロップ７をリセットし、カウントイネーブル信号を
Ｈレベルとする。カウンタ９はカウントイネーブル信号
がＬレベルとなっている間だけカウントダウンするの
で、カウントイネーブル信号がＨレベルに戻ったとき
は、その出力端子95に現れるカウント値は、 2Tn−Tn（１＋ε１） ＝Tn（１−ε１） となっている（第２図参照）。 このカウント値はバッファ22を通ってRAM1のデータ入
出力端子12に送られている。一方、上記の遅延時間Tnを
表すデータＡは、このRAM1のアドレス入力端子11にも送
られてきている。そこで、その後、ディレイパルス発生
器８からのライト信号がＬレベルとなったとき（第２図
参照）、遅延時間Tnを表すデータＡで指定されるアドレ
スに、このカウント値が書き込まれることになる。 同様にして、他の遅延時間Tn+1についてカウンタ９で
Tn+1（１−ε２）のカウント値を得てこれをRAM1のTn+1
に相当するアドレスに書き込む。なお、ε２は遅延時間
Tn+1を与えるタップにおける実際のディレイタイムエラ
ー率である。この動作を繰り返して、ディレイライン４
のすべてのタップについての補正後のデータ（カウント
値）を書き込む。 この補正動作が終了したとき、COMP信号がＬレベルと
され、バッファ21、22がオフに、バッファ23がオンにさ
れる。その結果、ある遅延時間を表すデータＡが与えら
れたとき、それが直接コントローラ３に入力されること
はなく、そのデータＡでRAM1のアドレスの指定が行わ
れ、そのアドレスに格納されていたデータが読み出さ
れ、その読み出されたデータがデータ入出力端子12及び
バッファ23を介してコントローラ３に送られることにな
る。 そのため、たとえば遅延時間Tnを表すデータＡが与え
られたときは、RAM1から遅延時間Tn（１−ε１）を表す
データが読み出されてこれがコントローラ３に入力され
る。遅延時間Tn+1を表すデータＡが与えられたときは、
RAM1から遅延時間Tn+1（１−ε２）を表すデータが読み
出されてこれがコントローラ３に入力される。すなわ
ち、遅延時間Tnを得ようとすると、ディレイライン４の
遅延時間Tnのタップではなく遅延時間Tn（１−ε１）の
タップに接続されているスイッチ５がオンになり、遅延
時間Tn+1を得ようとすると、ディレイライン４の遅延時
間Tn+1のタップではなく遅延時間Tn+1（１−ε２）のタ
ップに接続されているスイッチ５がオンになる。 そこで、このディレイライン４に入力されるエコー信
号は、遅延時間TnのデータＡを与えた場合に、 Tn′＝Tn（１−ε１）×（１＋ε１） ＝Tn（１−ε1 2） だけ遅延し、遅延時間Tn+1のデータＡを与えたとき、 Tn+1′＝Tn+1（１−ε２）×（１＋ε２） ＝Tn+1（１−ε2 2） だけ遅延することになる。すなわち、遅延時間Tnを与え
るタップと遅延時間Tn（１−ε１）を与えるタップ、及
び遅延時間Tn+1を与えるタップと遅延時間Tn+1（１−ε
２）を与えるタップでは、それぞれ遅延時間エラー率が
略同じと考えられるからである。遅延時間エラー率
ε１、ε２は一般に２〜５％と小さく、そのため、 Tn′≒Tn Tn+1′≒Tn+1 となり、ディレイタイムエラーを軽減することができ
る。
ら詳細に説明する。第１図において、RAM1にはアドレス
入力端子11と、データ入出力端子12と、出力イネーブル
入力端子13と、ライト入力端子14とが備えられており、
アドレス入力端子11には、ディレイタイムを表すデータ
Ａが送られ、このデータＡでアドレス指定される。バッ
ファ21〜23は３ステートバッファであり、それぞれCOMP
信号で制御され、バッファ21、22はCOMP信号がＨレベル
のときオン、Ｌレベルでオフ、バッファ23はCOMP信号が
Ｈレベルのときオフ、Ｌレベルでオンとなる。コントロ
ーラ３には、遅延時間に関するデータＡがバッファ21を
介して送られ、あるいはRAM1のデータ入出力端子12に現
れるデータがバッファ23を介して送られてくる。コント
ローラ３は、これらの入力データに応じてディレイライ
ン４の多数のタップの各々を切り換えるためのスイッチ
５を制御する。ディレイライン４には、エコー信号ある
いは信号Sinがスイッチ５を介して入力され、その出力S
outはコンパレータ６に送られる。コンパレータ６の出
力はＲ−Ｓフリップフロップ７のリセット入力端子に送
られ、その反転出力がディレイパルス発生器８に入力さ
れるとともに、カウントイネーブル信号としてカウンタ
９に送られる。カウンタ９は、クロックパルスの入力端
子91と、ロード信号の入力端子92と、上記データＡで表
されるディレイタイムの２倍の遅延時間を表すデータＢ
が入力されるデータ入力端子93と、カウンタイネーブル
信号の入力端子94と、カウント値を出力する出力端子95
とを備えている。クロックパルスはディレイライン４の
タップ間ディレイタイムに相当する周期、あるいはその
周期の整数分の１の周期を有するものとする。上記ディ
レイパルス発生器８から発生したパルスはライト信号と
してRAM1のライト入力端子14に送られる。 以上の構成において、第２図で示すように補正時には
COMP信号がＨレベルとなるので、バッファ21、22がオン
となっている。そのため、データＡはこのバッファ21を
通ってコントローラ３に入力され、対応するスイッチ５
がオンになる。ここで、データＡが遅延時間Tnを表して
いるとすると、データＢは2Tnを表していることにな
り、この2TnのデータＢがデータ入力端子93からロード
信号に応じてカウンタ９にロードされる。したがってこ
のときカウンタ９の出力は2Tnとなっている（第２図参
照）。 つぎにスタート信号によりＲ−Ｓフリップフロップ７
がセットされ、その結果、その反転出力であるカウント
イネーブル信号がＬレベルとなってカウンタ９がクロッ
クパルスのカウントダウン動作を開始する。同時に信号
Sinが加えられる。この信号Sinは上記のオンになってい
るスイッチ５を通ってディレイライン４の所定のタップ
に加えられ、遅延時間Tn（１＋ε１）後に出力Soutが得
られる（第２図参照）。ここでε１は遅延時間Tnを与え
るタップにおける実際のディレイタイムエラー率であ
る。この出力Soutはコンパレータ６を経てＲ−Ｓフリッ
プフロップ７をリセットし、カウントイネーブル信号を
Ｈレベルとする。カウンタ９はカウントイネーブル信号
がＬレベルとなっている間だけカウントダウンするの
で、カウントイネーブル信号がＨレベルに戻ったとき
は、その出力端子95に現れるカウント値は、 2Tn−Tn（１＋ε１） ＝Tn（１−ε１） となっている（第２図参照）。 このカウント値はバッファ22を通ってRAM1のデータ入
出力端子12に送られている。一方、上記の遅延時間Tnを
表すデータＡは、このRAM1のアドレス入力端子11にも送
られてきている。そこで、その後、ディレイパルス発生
器８からのライト信号がＬレベルとなったとき（第２図
参照）、遅延時間Tnを表すデータＡで指定されるアドレ
スに、このカウント値が書き込まれることになる。 同様にして、他の遅延時間Tn+1についてカウンタ９で
Tn+1（１−ε２）のカウント値を得てこれをRAM1のTn+1
に相当するアドレスに書き込む。なお、ε２は遅延時間
Tn+1を与えるタップにおける実際のディレイタイムエラ
ー率である。この動作を繰り返して、ディレイライン４
のすべてのタップについての補正後のデータ（カウント
値）を書き込む。 この補正動作が終了したとき、COMP信号がＬレベルと
され、バッファ21、22がオフに、バッファ23がオンにさ
れる。その結果、ある遅延時間を表すデータＡが与えら
れたとき、それが直接コントローラ３に入力されること
はなく、そのデータＡでRAM1のアドレスの指定が行わ
れ、そのアドレスに格納されていたデータが読み出さ
れ、その読み出されたデータがデータ入出力端子12及び
バッファ23を介してコントローラ３に送られることにな
る。 そのため、たとえば遅延時間Tnを表すデータＡが与え
られたときは、RAM1から遅延時間Tn（１−ε１）を表す
データが読み出されてこれがコントローラ３に入力され
る。遅延時間Tn+1を表すデータＡが与えられたときは、
RAM1から遅延時間Tn+1（１−ε２）を表すデータが読み
出されてこれがコントローラ３に入力される。すなわ
ち、遅延時間Tnを得ようとすると、ディレイライン４の
遅延時間Tnのタップではなく遅延時間Tn（１−ε１）の
タップに接続されているスイッチ５がオンになり、遅延
時間Tn+1を得ようとすると、ディレイライン４の遅延時
間Tn+1のタップではなく遅延時間Tn+1（１−ε２）のタ
ップに接続されているスイッチ５がオンになる。 そこで、このディレイライン４に入力されるエコー信
号は、遅延時間TnのデータＡを与えた場合に、 Tn′＝Tn（１−ε１）×（１＋ε１） ＝Tn（１−ε1 2） だけ遅延し、遅延時間Tn+1のデータＡを与えたとき、 Tn+1′＝Tn+1（１−ε２）×（１＋ε２） ＝Tn+1（１−ε2 2） だけ遅延することになる。すなわち、遅延時間Tnを与え
るタップと遅延時間Tn（１−ε１）を与えるタップ、及
び遅延時間Tn+1を与えるタップと遅延時間Tn+1（１−ε
２）を与えるタップでは、それぞれ遅延時間エラー率が
略同じと考えられるからである。遅延時間エラー率
ε１、ε２は一般に２〜５％と小さく、そのため、 Tn′≒Tn Tn+1′≒Tn+1 となり、ディレイタイムエラーを軽減することができ
る。
この発明の遅延装置によれば、簡単な構成によって安
価にディレイラインの遅延時間エラー補正を行うことが
できる。したがって、ディレイタイムエラーの小さい高
価な特別のディレイラインを要することもなく、また、
事前にディレイラインごとに測定器で実際のディレイタ
イムエラーを測定する必要もなくなる。
価にディレイラインの遅延時間エラー補正を行うことが
できる。したがって、ディレイタイムエラーの小さい高
価な特別のディレイラインを要することもなく、また、
事前にディレイラインごとに測定器で実際のディレイタ
イムエラーを測定する必要もなくなる。
第１図はこの発明の一実施例のブロック図、第２図は動
作説明のためのタイムチャートである。 １……RAM、21〜23……３ステートバッファ、３……コ
ントローラ、４……ディレイライン、５……タップ切換
用スイッチ、６……コンパレータ、７……Ｒ−Ｓフリッ
プフロップ、８……ディレイパルス発生器、９……カウ
ンタ。
作説明のためのタイムチャートである。 １……RAM、21〜23……３ステートバッファ、３……コ
ントローラ、４……ディレイライン、５……タップ切換
用スイッチ、６……コンパレータ、７……Ｒ−Ｓフリッ
プフロップ、８……ディレイパルス発生器、９……カウ
ンタ。
Claims (1)
- 【請求項１】多数のタップを有するディレイラインと、
該タップを切り換える切換器と、外部から入力される遅
延時間データにより指定されるアドレスに補正済遅延時
間データを格納すべきメモリと、該メモリから読み出さ
れた補正済遅延時間データに応じて上記切換器をコント
ロールするコントローラと、ディレイラインに信号が入
力されてから遅延して出力されるまでの間、カウントダ
ウンするカウンタと、外部からの遅延時間データを一時
的に直接コントローラに入力してタップ切り換えコント
ロールし、かつこの外部からの遅延時間データで表され
る遅延時間の２倍に相当する値にカウンタをセットし
て、この値から、ディレイラインへの信号入力時点から
出力時点までの間、カウントダウンするようにしたとき
に得られるカウント値を、上記メモリの、上記外部入力
遅延時間データで指定されるアドレスに、補正済遅延時
間データとして書き込む回路とを備えることを特徴とす
る遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02085866A JP3128802B2 (ja) | 1990-03-31 | 1990-03-31 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02085866A JP3128802B2 (ja) | 1990-03-31 | 1990-03-31 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03285412A JPH03285412A (ja) | 1991-12-16 |
| JP3128802B2 true JP3128802B2 (ja) | 2001-01-29 |
Family
ID=13870816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02085866A Expired - Fee Related JP3128802B2 (ja) | 1990-03-31 | 1990-03-31 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128802B2 (ja) |
-
1990
- 1990-03-31 JP JP02085866A patent/JP3128802B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03285412A (ja) | 1991-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |