JP6552975B2 - メモリ制御装置、及びメモリ装置 - Google Patents
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Description
時刻T0より、書込み処理の動作が開始される。時刻T0において、マイコン100は、アドレス・データバスAD[3:0]に、書込み先のレジスタが属するアドレスブロックを示すアドレスとして“0”を出力する。続いて、時刻T1において、マイコン100は、アドレス・ラッチ・イネーブル信号ALEとしてパルスを出力する。このアドレス・ラッチ・イネーブル信号ALEのパルスの立ち上がりのタイミングで、信号処理IC200のアドレス信号生成回路210は、アドレス・データバスAD[3:0]に出力されているアドレス“0”をラッチし、ラッチしたアドレス“0”をデコードしてアドレス“0”のアドレスブロックA0に接続されるアドレス信号ADRS0を選択状態を示すハイとし、他のアドレス信号(ADRS1〜15)をローとする(ADRS=“0”)。すなわち、時刻T1でアドレス“0”をラッチしたことに伴い、アドレスブロックA0が書込み先のアドレスブロックとして選択される。また、アドレス・ラッチ・イネーブル信号ALEのパルスにより、書込み用パルス計数回路220のカウント値WCが“0”にリセットされる。
100 マイコン
200 信号処理IC
300 センサ
Claims (6)
- 同一のメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセスを制御するメモリ制御装置であって、
外部から供給されるメモリアドレスを受け取り、
メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、受け取ったメモリアドレスに割り当てられている複数のレジスタの中から一のレジスタを選択し、
外部からの書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には、前記受け取ったメモリアドレスにおける、書込み指示の入力数に応じて選択した前記一のレジスタにデータを書き込むよう制御する
ことを特徴とするメモリ制御装置。 - 外部からの書込み指示及び読出し指示を、それぞれ1本の信号線により受け取ることを特徴とする請求項1に記載のメモリ制御装置。
- 外部から供給されるメモリアドレスを取り込むタイミングを規定する信号を1本の信号線により受け取ることを特徴とする請求項1または2に記載のメモリ制御装置。
- レジスタへの書き込み制御のために同期動作用のクロック信号を受け取らないことを特徴とする請求項1から3のいずれかに記載のメモリ制御装置。
- 請求項1から4のいずれか1項に記載のメモリ制御装置と、
それぞれメモリアドレスが割り当てられた複数の書込み用レジスタにより構成される書込み用レジスタブロックとを備えるメモリ装置であって、
前記書込み用レジスタブロックは、同一のアドレス信号が割り当てられた複数の前記書込み用レジスタを備えるアドレスブロックを有し、
前記メモリ制御装置は、外部から供給されるメモリアドレスに応じて、書込み先の前記書込み用レジスタを含む前記アドレスブロックを選択するとともに、メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、選択した前記アドレスブロックの中から一の書込み用レジスタを選択し、書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には選択した前記書込み用レジスタにデータを書き込むよう制御する
ことを特徴とするメモリ装置。 - 書き込み先の前記書込み用レジスタを含む前記アドレスブロックを指定するためのメモリアドレスと、前記書込み用レジスタに書き込むデータとを、共通の信号線を利用して受け取ることを特徴とする請求項5に記載のメモリ装置。
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