JP4828483B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、詳細には、デバッグ解析に必要な内部ステータス信号を高精度に取得して出力する半導体集積回路に関する。

近年、複写装置、プリンタ装置、複合装置、スキャナ装置等の画像処理装置においては、画像処理モジュールを搭載するＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路が用いられるようになってきているが、この画像処理モジュールには、画像処理装置の設計者が作成したモジュールもあるが、市販されている所定の画像処理を実行するモジュール（以下、ＩＰ（intellectual property）モジュールという。）を搭載することもある。このようなＩＰモジュールは、一般的に、入出力信号のみが公開されており、内部の信号については、公開されておらず、このような内部信号、例えば、レジスタに取り込まれる信号については、該レジスタにアクセスするＣＰＵ（Central Processing Unit ）からＩＰモジュールのレジスタを読み取って外部に出力する方法が、従来から用いられている。

このように、半導体集積回路のデバッグにおいては、従来、画像処理モジュールのレジスタをＣＰＵで読み取って解析することで行っている（特許文献１参照）。

特開平６−２１４８１９号公報

しかしながら、上記従来技術にあっては、ＣＰＵでレジスタをリードすることで、レジスタ値を外部に取り出して解析を行っていたため、回路動作をリアルタイムで正確に観測することができないという問題があった。

すなわち、ＣＰＵによるレジスタの読取動作速度は、レジスタの信号が変化する時間と比較して、リードデータがＣＰＵに戻るまでのレイテンシー等の影響を受けて、遅く、図６に示すように、ＣＰＵによるレジスタのアクセスの間隔がレジスタの信号変化時間に比較して非常に長くなり、観測したいモジュールのステータスをリアルタイムで観測することができない。例えば、図６では、観測したい信号Ｓ１〜Ｓ６のうち、信号Ｓ１と信号Ｓ５のみしか観測できない。その結果、半導体集積回路の解析が非常に困難であるという問題があった。

そこで、本発明は、レジスタのステータス信号の遷移等を外部でリアルタイムに観測してデバッグの容易な半導体集積回路を提供することを目的としている。

請求項１記載の発明の半導体集積回路は、各種データ処理を行うとともに内部動作状態をステータスレジスタに内部ステータス信号として順次保管するモジュールを複数搭載する半導体集積回路において、前記モジュールの前記ステータスレジスタのアドレスが外部から設定指定されるアドレス指定手段を有し、所定の読み出し周期で該アドレス指定手段で指定されている該ステータスレジスタの前記内部ステータス信号を読み出して所定の外部出力手段から該半導体集積回路外に出力するステータス信号出力処理を行う内部信号出力手段を搭載しており、前記半導体集積回路は、前記内部信号出力手段を搭載する複数の該半導体集積回路が該内部信号出力手段の出力する前記内部ステータス信号を次段の該半導体集積回路の該内部信号出力手段に入力し、最終段の該半導体集積回路の該内部信号出力手段の出力する該内部ステータス信号を外部に出力する状態で接続され、該各内部信号出力手段が、前記出力する内部ステータス信号をシリアルデータに変換する変換手段を備え、少なくとも２段目以降の該内部信号出力手段が、該変換手段の変換した該シリアルの内部ステータス信号と前段の内部信号出力手段から入力されるシリアルの内部ステータス信号のうちいずれかを選択するステータス信号選択手段と、外部からのスイッチ操作またはレジスタ設定によって、該ステータス信号選択手段に該いずれかの内部ステータス信号を選択させる信号選択手段と、を備えていることにより、上記目的を達成している。

この場合、例えば、請求項２に記載するように、前記内部信号出力手段は、前記読み出し周期が外部から設定指定される読み出し周期指定手段を備えていてもよい。

また、請求項１または請求項２の場合、例えば、請求項３に記載するように、前記内部信号出力手段は、前記ステータス信号出力処理機能の有効／無効を外部からのスイッチ操作またはレジスタ設定によって切り替える有効／無効切り替え手段を備えていてもよい。

さらに、請求項１から請求項３の場合、例えば、請求項４に記載するように、前記内部信号出力手段は、外部からのスイッチ操作またはレジスタ設定によって、前記ステータスレジスタから読み出した内部ステータス信号のうち前記外部に出力する所定数の内部力ステータス信号を選択する出力選択手段を備えていてもよい。

また、請求項１から請求項４の場合、例えば、請求項５に記載するように、少なくとも前記２段目以降の前記内部信号出力手段は、前記ステータス信号出力処理機能の有効／無効を外部からのスイッチ操作またはレジスタ設定によって切り替える有効／無効切り替え手段を備え、該有効／無効切り替え手段が、自段の該ステータス信号出力処理機能を有効とするときには、前記ステータス信号選択手段に、自段で読み出した内部ステータス信号を選択させ、該ステータス信号出力処理機能が無効のときに、前記ステータス信号選択手段に、前段の前記内部信号出力手段から入力される内部ステータス信号を選択させる前記信号選択手段としても動作してもよい

本発明によれば、各種データ処理を行うとともに内部動作状態をステータスレジスタに内部ステータス信号として順次保管するモジュールを複数搭載する半導体集積回路に、内部信号出力手段を搭載して、該モジュールのステータスレジスタのアドレスが外部から設定指定されると、該信号出力手段が、所定の読み出し周期で該アドレス指定されている該ステータスレジスタの内部ステータス信号を読み出して所定の外部出力手段から該半導体集積回路外に出力するので、レジスタの内部ステータス信号を短サイクルで正確に読み取って外部に出力することができ、内部のステータス信号の遷移等を外部でリアルタイムに観測してデバッグ等を正確かつ容易に行うことができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。

図１〜図５は、本発明の半導体集積回路の一実施例を示す図であり、図１は、本発明の半導体集積回路の一実施例を適用した半導体集積回路としてのＡＳＩＣ（Application Specific Integrated Circuit）１を搭載する複合装置等の画像処理装置１００の要部ブロック構成図である。

図１において、画像処理装置１００は、ＡＳＩＣ１とＣＰＵ（Central Processing Unit ）１０及び、図示しないが、画像処理装置１００として必要な各部、例えば、スキャナ部、プロッタ部、ＦＡＸ部及びメモリ等を備えており、ＡＳＩＣ１は、ＣＰＵ（Central Processing Unit ）１０及び図示しないメモリとの間が、ＰＣＩ（Peripheral Component Interconnect） Express（ＰＣＩｅ）という要求と応答が分離され応答を待たずに次の要求を発行できる高速のスプリットトランザクションのバスで接続されている。

ＡＳＩＣ１は、複数（図１では、４つ）の機能モジュールＭａ〜Ｍｄ、ＰＣＩｅ Ｉ／ＦモジュールＭｅ、Ｍｆ、レジスタバス２及び内部信号出力手段としての内部信号出力回路３等を備えており、各機能モジュールＭａ〜Ｍｄ及びＰＣＩｅ Ｉ／ＦモジュールＭｅ、Ｍｆは、それぞれ内部の信号の状態や回路の動作状態を示す値を内部ステータス信号として格納するステータスレジスタＲａ〜Ｒｄ、ステータスレジスタＲｅ、Ｒｆを内蔵している。

そして、内部信号出力回路３は、ポーリング間隔設定レジスタ３ａ、アドレス指定レジスタ３ｂ及び有効／無効（Enable/Disable）レジスタ３ｃを備えているとともに、図示しないがクロックをカウントするカウンタ等を備えており、ＡＳＩＣ１の外部に信号を出力する外部出力手段としての外部端子４が接続されている。

ＰＣＩｅ Ｉ／ＦモジュールＭｅは、ＰＣＩｅを介して外部メモリ等とＡＳＩＣ１で処理する対象の画像データ等を高速転送し、そのときのモジュール状態等をステータスレジスタＲｅに格納する。

ＰＣＩｅ Ｉ／ＦモジュールＭｆは、ＰＣＩｅを介してＣＰＵ１０とＡＳＩＣ１との間で各種信号やコマンド等を高速転送し、そのときのモジュール状態等をステータスレジスタＲｆに格納する。

各機能モジュールＭａ〜Ｍｄは、それぞれ所定の画像処理を施す画像処理回路を備えており、レジスタバス２を介して受け取った画像データに画像処理を施すとともに、そのときのモジュール状態等をステータスレジスタＲａ〜Ｒｄに格納する。

この機能モジュールＭａ〜Ｍｄのうち、少なくとも１つは、ＩＰモジュールであり、全てがＩＰモジュールであってもよい。

レジスタバス２は、レジスタアクセス用のアービタであり、内部信号出力回路３からのリクエストアドレスをデコードして、所望のステータスレジスタＲａ〜Ｒｆへのアクセスを行う。

内部信号出力回路３のポーリング間隔設定レジスタ３ａは、機能モジュールＭａ〜Ｍｄ及びＰＣＩｅ Ｉ／ＦモジュールＭｅ、ＭｆのステータスレジスタＲａ〜Ｒｆに対してステータスレジスタＲａ〜Ｒｆのレジスタ値の読み出しを行うポーリングを行うためのポーリング間隔がＡＳＩＣ１外のＣＰＵ１０によって設定される読み出し周期指定手段としてのレジスタである。また、アドレス指定レジスタ３ｂは、ポーリング間隔設定レジスタ３ａに設定されたポーリング周期でポーリングアクセスするステータスレジスタＲａ〜ＲｆのアドレスがＡＳＩＣ１外のＣＰＵ１０によって設定されるアドレス指定手段としてのレジスタである。有効／無効レジスタ３ｃは、機能モジュールＭａ〜Ｍｄ、ＰＣＩｅ Ｉ／ＦモジュールＭｅ、ＭｆのステータスレジスタＲａ〜Ｒｆへのポーリングアクセスを実行するか、停止するかがＣＰＵ１０によって設定される有効／無効切替手段としてのレジスタである。

そして、内部信号出力回路３は、有効／無効レジスタ３ｃに有効が設定されていると、カウンタでクロックをカウントして、ポーリング間隔設定レジスタ３ａに設定されているポーリング間隔毎に、アドレス指定レジスタ３ｂに設定されているステータスレジスタＲａ〜Ｒｆにアクセスして、該ステータスレジスタＲａ〜Ｒｆに設定されている内部ステータス信号（レジスタ値）を読み取って、該読み取った内部ステータス信号を、外部端子４から外部のデバッグ装置等に出力する。

次に、本実施例の作用を説明する。本実施例のＡＳＩＣ１は、ＣＰＵ１０の関与を削減しつつ高速に内部ステータス信号を読み取って外部出力する。

すなわち、ＡＳＩＣ１は、各機能モジュールＭａ〜Ｍｄ及びＰＣＩｅ Ｉ／ＦモジュールＭｅ、ＭｆのステータスレジスタＲａ〜Ｒｆにレジスタバス２を介してアクセスして、各ステータスレジスタＲａ〜Ｒｆのレジスタ値である内部ステータス信号を読み取る内部信号出力回路３を搭載している。

そして、画像処理装置１００は、ＡＳＩＣ１のデバッグ時、デバッグ装置が接続され、そのデバッグ装置に内部の配線を介して、内部信号出力回路３の外部端子４が該デバッグ装置に接続される。

この状態で、内部信号出力回路３のポーリング間隔設定レジスタ３ａに、ポーリング間隔がＡＳＩＣ１外のＣＰＵ１０によって設定され、また、アドレス指定レジスタ３ｂに、ポーリングアクセスして内部ステータス信号を取得する機能モジュールＭａ〜Ｍｄ、ＰＣＩｅ Ｉ／ＦモジュールＭｅ、ＭｆのステータスレジスタＲａ〜ＲｆのアドレスがＡＳＩＣ１外のＣＰＵ１０によって設定される。

そして、有効／無効レジスタ３ｃに、ステータスレジスタＲａ〜Ｒｆへのポーリングアクセスを実行する有効（Enable）が、ＡＳＩＣ１外のＣＰＵ１０によって設定されると、図２に示すように、内部信号出力回路３は、図示しないカウンタでクロックをカウントして、ポーリング間隔設定レジスタ３ａに設定されているポーリング間隔毎に、アドレス指定レジスタ３ｂに設定されているステータスレジスタＲａ〜Ｒｆにレジスタバス２を介してアクセスして、該ステータスレジスタＲａ〜Ｒｆに設定されている内部ステータス信号を読み取って、該読み取った内部ステータス信号を外部端子４から外部のデバッグ装置等に出力する。

そして、内部信号出力回路３は、図２に示すように、ポーリング間隔レジスタ３ａに設定されているポーリング間隔が、ステータスレジスタＲａ〜Ｒｆの内部ステータス信号の保持期間よりも短いので、読み取り先のステータスレジスタＲａ〜Ｒｆに設定されているレジスタ値である内部ステータス信号を正確に読み込んで、外部端子４から外部のデバッグ装置に出力することができる。

また、デバッグを行わないときには、ＣＰＵ１０から有効／無効レジスタ３ｃに、無効（Disable）が設定され、有効／無効レジスタ３ｃに無効が設定されていると、内部信号出力回路３は、レジスタバス２を介した各ステータスレジスタＲａ〜Ｒｆへのアクセスを停止する。

このように、本実施例のＡＳＩＣ１は、内部信号出力回路３が、機能モジュールＭａ〜Ｍｄ、ＰＣＩｅ Ｉ／ＦモジュールＭｅ、ＭｆのステータスレジスタＲａ〜Ｒｆのアドレスが、アドレス指定レジスタ３ｂに外部のＣＰＵ１０から設定指定されると、ポーリング間隔設定レジスタ３ａに設定されているポーリング周期で該アドレス指定されているステータスレジスタＲａ〜Ｒｆの内部ステータス信号を読み出して外部端子４からＡＳＩＣ１外に出力するステータス信号出力処理を行っている。

したがって、ステータスレジスタＲａ〜Ｒｆの内部ステータス信号を短サイクルで正確に読み取って外部に出力することができ、内部のステータス信号の遷移等を外部でリアルタイムに観測してデバッグ等を正確かつ容易に行うことができる。すなわち、デバッグの対象となる回路が高速で動作している場合においても、現象を正確に把握することができ、デバッグを容易に行うことができる。

また、本実施例のＡＳＩＣ１は、内部信号出力回路３が、読み出し周期が外部のＣＰＵ１０によって指定される読み出し周期指定手段としてのポーリング間隔設定レジスタ３ａを備えている。

したがって、内部ステータス信号の読み出し周期を適宜設定することができ、必要なステータス信号のみを正確に読み出すことができ、利用性を向上させることができる。

さらに、本実施例のＡＳＩＣ１は、内部信号出力回路３が、有効／無効レジスタ３ｃを備え、ＣＰＵ１０〜のレジスタ設定によって、ステータス信号出力処理機能の有効、無効の切り替えを行っている。

したがって、デバッグ用途で使用する時以外はステータス信号出力処理機能を無効にすることで、内部信号出力回路３からのレジスタバス２上へのレジスタリードリクエストの発行を止めることができ、通常使用時には、ＣＰＵ１０からのレジスタアクセスに影響を与えることを無くし、パフォーマンスの低下を防ぐことができる。

なお、上記説明では、内部信号出力回路３は、アドレス指定されたステータスレジスタＲａ〜Ｒｆから読み込んだ内部ステータス信号を全て外部端子４から出力しているが、外部に出力する内部ステータス信号を選択してもよい。

この場合、図３に示すように、内部信号出力回路３に、ステータス信号選択手段としての出力信号選択レジスタ３ｄと出力選択手段としてのセレクタ３ｅを設け、信号出力選択レジスタ３に、読み込んだ内部ステータス信号のうち出力する内部ステータス信号を選択する信号選択値がＡＳＩＣ１外のＣＰＵ１０によって設定される。

内部信号選択レジスタ３ｄは、該設定された信号選択値（レジスタ値）をセレクタ３ｅに設定し、セレクタ３ｅは、読み込んだ内部ステータス信号のうち、出力信号選択レジスタ３ｄによって設定された信号選択値に応じた信号を選択して外部端子４ａを介して外部のデバッグ装置に出力する。したがって、外部端子４ａは、上記外部端子４よりも少ない数の端子となっている。

このようにすると、アドレス指定レジスタ３ｂに設定されたステータスレジスタＲａ〜Ｒｆの内部ステータスレジスタＲａ〜Ｒｆの内部ステータス信号のうち、バイト単位等のように、必要な内部ステータス信号のみを、ＣＰＵ１０から内部信号選択レジスタ３ｄにレジスタ値として設定し、読み取った内部ステータス信号のうち該選択設定された内部ステータス信号のみをセレクタ３ｅから少ない外部端子４ａを介して外部のデバッグ装置に出力することができる。したがって、外部端子４ａの数を削減することができ、ＡＳＩＣ１のコストを下げることができる。

また、外部に出力する内部ステータス信号を選択する場合、図３に示した構成によるものに限るものではなく、例えば、図４に示すように、内部信号出力回路３に、ポーリング間隔設定レジスタ３ａとアドレス指定レジスタ３ｂ及びセレクタ３ｅのみを設け、セレクタ３ｅに外部から、ディップスイッチ等のスイッチ操作で出力信号選択信号を入力する。この出力信号選択信号は、セレクタ３に入力される内部ステータス信号のうちどの内部ステータス信号を出力するかを指定する信号である。

また、図４では、有効／無効レジスタ３ｃをも省き、外部から有効／無効信号を外部からディップスイッチ等のスイッチ操作で内部信号出力回路３に入力しており、内部信号出力回路３は、有効／無効信号が有効信号であるときにのみ、ポーリング間隔設定レジスタ３ａに設定されているポーリング周期でアドレス指定レジスタ３ｂに設定されているアドレスのステータスレジスタＲａ〜Ｒｆにアクセスして、該ステータスレジスタＲａ〜Ｒｆから内部ステータス信号を読み取る。内部信号出力回路３は、この読み取った内部ステータス信号のうち、セレクタ３に外部から出力信号選択信号で指定されている内部ステータス信号のみを選択して、外部端子４ａを介して外部のデバッグ装置等に出力する。

また、ＣＰＵ１０とのインターフェイス部分であるＰＣＩｅ Ｉ／ＦモジュールＭｆのステータスレジスタＲｆは、例えば、省エネルギーモード時のように、ＣＰＵ１０からアクセスされると、そのステータスレジスタＲｆの値が変化してしまい、デバッグ処理で必要な内部ステータス信号を取得することができない。

ところが、上述のように、内部信号出力回路３の有効／無効設定や外部出力する内部ステータス信号の設定を外部からディップスイッチ等で有効／無効信号や出力選択信号として入力して制御することで、ＣＰＵ１０のアクセスの影響を受けるステータスレジスタＲａ〜Ｒｆの内部ステータス信号を、ＣＰＵ１０の影響を受けることなく、正確に取得することができるとともに、必要な内部ステータス信号のみをセレクタ３ｅで選択して出力することができるとともに、内部信号出力回路３の回路構成を簡略化することができるとともに、外部出力端子４ａの数も削減することができる。

さらに、上記説明では、１つのＡＳＩＣ１の内部ステータス信号を画像処理装置１００の外部に出力する場合について説明したが、画像処理装置１００にＡＳＩＣ１が複数搭載されている場合に、複数のＡＳＩＣ１０の内部ステータス信号の出力線（ＪＡＴＧ線：Joint Test Action Group線）をシリアル接続して、複数のＡＳＩＣ１のうち選択されたＡＳＩＣ１の内部ステータス信号を外部出力するようにしてもよい。

この場合、図１のＡＳＩＣ１の内部信号出力回路３を例に挙げると、図５に示すように、内部信号出力回路３に、上記ポーリング間隔設定レジスタ３ａ、アドレス指定レジスタ３ｂ及び有効／無効レジスタ３ｃを設けるとともに、パラレルシリアル変換回路３ｆとセレクタ３ｇを設ける。パラレルシリアル変換回路３ｆには、アドレス指定レジスタ３ｂの設定に応じてステータスレジスタＲａ〜Ｒｆから取得した内部ステータス信号がパラレルで入力され、パラレルシリアル変換回路３ｆは、このパラレルの内部ステータス信号をシリアルに変換して、セレクタ３ｇに出力する変換手段である。

セレクタ３ｇには、前段のＡＳＩＣ１のシリアル出力線であるＪＴＡＧ線５が入力され、セレクタ３ｇの出力線（外部端子）４ｂは、次段のＡＳＩＣ１の内部信号出力回路３にＪＴＡＧ線５として入力されるか、外部に出力される。セレクタ３ｇには、さらに、信号選択手段としても動作する有効／無効レジスタ３ｃのレジスタ値が入力され、セレクタ３ｇは、有効／無効レジスタ３ｃに有効のレジスタ値が設定されていると、該内部信号出力回路３が取得してパラレルシリアル変換回路３ｆでシリアル変換された内部ステータス信号を選択して出力線４ｂから出力する。そして、セレクタ３ｇは、有効／無効レジスタ３ｃに無効のレジスタ値が設定されていると、ＪＴＡＧ線５から入力される前段の内部信号出力回路３からのシリアルの内部ステータス信号を選択して出力線４ｂから出力する。

したがって、画像処理装置１００にそれぞれ内部信号出力回路３を搭載する複数のＡＳＩＣ１が収納されている場合に、意図するＡＳＩＣ１の内部信号出力回路３の取得した内部ステータス信号を選択して外部出力させることができ、端子数を削減して、ＡＳＩＣ１及び画像処理装置１００のコストを低減することができる。

以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、バッグ解析に必要な内部ステータス信号を高精度に取得して出力するＡＳＩＣ等の半導体集積回路に適用することができる。

本発明の一実施例を適用したＡＳＩＣを搭載する画像処理装置の要部ブロック構成図。 図１の内部信号出力回路による内部ステータス信号の取得の説明図。 図１の内部信号出力回路の出力する内部ステータス信号の選択を行う場合の変更例を示す図。 図３の内部信号出力回路の出力する内部ステータス信号の選択と有効／無効を外部信号で行う場合の変更例を示す図。 図１の内部信号出力回路の内部ステータス信号をシリアル出力する場合の変更例を示す図。 従来の内部ステータス信号の取得の説明図。

符号の説明

１ ＡＳＩＣ
Ｍａ〜Ｍｄ 機能モジュール
Ｍｅ、Ｍｆ ＰＣＩｅ Ｉ／Ｆモジュール
２ レジスタバス
３ 内部信号出力回路
３ａ ポーリング間隔設定レジスタ
３ｂ アドレス指定レジスタ
３ｃ 有効／無効（Enable/Disable）レジスタ
３ｄ 出力信号選択レジスタ
３ｅ セレクタ
３ｆ パラレルシリアル変換回路
３ｇ セレクタ
４ 外部端子
４ａ 外部端子
４ｂ 出力線
５ ＪＴＡＧ線
Ｒａ〜Ｒｄ ステータスレジスタ
Ｒｅ、Ｒｆ ステータスレジスタ
１０ ＣＰＵ
１００ 画像処理装置

Claims (5)

1. 各種データ処理を行うとともに内部動作状態をステータスレジスタに内部ステータス信号として順次保管するモジュールを複数搭載する半導体集積回路において、前記モジュールの前記ステータスレジスタのアドレスが外部から設定指定されるアドレス指定手段を有し、所定の読み出し周期で該アドレス指定手段で指定されている該ステータスレジスタの前記内部ステータス信号を読み出して所定の外部出力手段から該半導体集積回路外に出力するステータス信号出力処理を行う内部信号出力手段を搭載しており、
   前記半導体集積回路は、前記内部信号出力手段を搭載する複数の該半導体集積回路が該内部信号出力手段の出力する前記内部ステータス信号を次段の該半導体集積回路の該内部信号出力手段に入力し、最終段の該半導体集積回路の該内部信号出力手段の出力する該内部ステータス信号を外部に出力する状態で接続され、該各内部信号出力手段が、前記出力する内部ステータス信号をシリアルデータに変換する変換手段を備え、少なくとも２段目以降の該内部信号出力手段が、該変換手段の変換した該シリアルの内部ステータス信号と前段の内部信号出力手段から入力されるシリアルの内部ステータス信号のうちいずれかを選択するステータス信号選択手段と、外部からのスイッチ操作またはレジスタ設定によって、該ステータス信号選択手段に該いずれかの内部ステータス信号を選択させる信号選択手段と、を備えていることを特徴とする半導体集積回路。
2. 前記内部信号出力手段は、前記読み出し周期が外部から設定指定される読み出し周期指定手段を備えていることを特徴とする請求項１記載の半導体集積回路。
3. 前記内部信号出力手段は、前記ステータス信号出力処理機能の有効／無効を外部からのスイッチ操作またはレジスタ設定によって切り替える有効／無効切り替え手段を備えていることを特徴とする請求項１または請求項２記載の半導体集積回路。
4. 前記内部信号出力手段は、外部からのスイッチ操作またはレジスタ設定によって、前記ステータスレジスタから読み出した内部ステータス信号のうち前記外部に出力する所定数の内部ステータス信号を選択する出力選択手段を備えていることを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路。
5. 少なくとも前記２段目以降の前記内部信号出力手段は、前記ステータス信号出力処理機能の有効／無効を外部からのスイッチ操作またはレジスタ設定によって切り替える有効／無効切り替え手段を備え、該有効／無効切り替え手段が、自段の該ステータス信号出力処理機能を有効とするときには、前記ステータス信号選択手段に、自段で読み出した内部ステータス信号を選択させ、該ステータス信号出力処理機能が無効のときに、前記ステータス信号選択手段に、前段の前記内部信号出力手段から入力される内部ステータス信号を選択させる前記信号選択手段としても動作することを特徴とする請求項１から請求項４のいずれかに記載の半導体集積回路。

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