JP6142182B2 - 集積回路装置 - Google Patents

Description

本発明は、デバッグ機能を備えた集積回路装置に関するものである。

特許文献１には、ユーザプログラムのデバッグを簡易かつ低コストで実行し得るマイクロコンピュータを得ることが記載されている。特許文献１のマイクロコンピュータは、同一のＩＣチップ内に形成された、ＣＰＵ、デバッグモジュール、ＲＡＭ、ＲＯＭ、周辺Ｉ／Ｏ、外部バス制御部、アドレスバス、及びデータバスを備えており、ＲＡＭの記憶領域のうちユーザプログラムが格納されていない任意の領域が特定領域として指定され、ユーザプログラムのデバッグに必要なトレース情報は、ＤＭＡ機能を有するデバッグモジュールによって特定領域に格納されるので、エミュレータ専用のＩＣチップやデバッグ用の専用記憶装置を用いる必要がないため、ユーザプログラムのデバッグを簡易かつ低コストで実行することができることが記載されている。

特開２００６−３１８１７２号公報

半導体集積回路（ＳｏＣ）に動作異常があった場合の解析方法の１つは、ＳｏＣのデバッグ用端子を介して計測器により波形観測を行うことである。この方法においては、計測器が接続されていなければ観測したい信号が得られず解析が困難となり、計測器による測定は労力と時間がかかる。他の解析方法の１つは、ＳｏＣ内のデバッグ用の内部でレジスタの状態を確認することである。この方法では、異常時の状態は確認できるが異常になるまでの経緯が不明であることが多い。

これらの問題を解決するために、ＳｏＣ内部信号の波形データをメモリに保存する方法が考えられる。しかしながら、保存用に内蔵メモリやデバッグ回路を設けると装置のコストアップとなる。また、外付けメモリに保存する場合でも、デバッグ端子、外部の専用のデバッグ回路、計測器などが必要となり、これもコストアップの要因となる。

本発明の１つの形態は、デバッグの対象となる処理ユニットを有する集積回路装置である。集積回路装置は、集積回路装置に含まれる処理ユニットと外部メモリとのアクセスを制御するメモリコントローラと、デバッグの対象となる処理ユニットのデバッグ情報を所定のサンプリング周期で繰り返し取得して内部レジスタに一時的に蓄積し、メモリコントローラを介して内部レジスタの内容を外部メモリに出力するデバッグユニットと、デバッグユニットと外部メモリとのアクセスの優先度を、デバッグの対象となる処理ユニットと外部メモリとの間のアクセスより低く制御する調停ユニットとを有する。

この集積回路装置（ＳｏＣ）は、メモリコントローラを介してアクセスする外部メモリをデバッグ情報の格納領域として使用する。したがって、大容量の外部メモリの記憶領域を利用でき、専用のメモリ、デバッグ端子、および外部の専用デバッグ回路などによりコストアップを回避できる。さらに、デバッグユニットはデバッグ情報を所定のサンプリング周期で繰り返し取得し、内蔵のレジスタに一時的に蓄積し、調停ユニットの判断によりデバッグ対象の他の処理ユニットによるメモリアクセスが行われていないときにデバッグ情報を外部メモリに出力する。したがって、通常動作の際のメモリ帯域の低下を抑制でき、集積回路装置のパフォーマンスの低下を抑制できる。

この集積回路装置と、集積回路装置がアクセスする外部メモリとを有するデータ処理装置においては、デバッグ情報を外部メモリから読み出すことができる。したがって、専用端子、デバッグ端子、専用の計測器を省略できる。さらに、集積回路装置の内部信号を容易に確認できる。また、パフォーマンスの低下を抑制しながらデバッグ情報を定常的に外部メモリに出力できるので、テストモードのような動作切り替えをせずにデバッグ情報を取得することが可能となる。

デバッグユニットは、内部レジスタの内容を外部メモリのデータバス幅の単位で出力するユニットを含むことが望ましい。外部メモリにデバッグ情報を出力するタイミングをサイクル単位で得るまたは盗むことが可能となり、いっそうリアルタイムに近いデバッグ情報を外部メモリに格納でき、内部レジスタの容量を節約できる。外部メモリにデバッグ情報を出力する効率をさらに向上するために、デバッグユニットは、内部レジスタの内容を外部メモリのデータバス幅の単位で圧縮して外部メモリに出力する回路を含むことが望ましい。

デバッグユニットは、内部レジスタをＦＩＦＯとしてデバッグ情報を所定のサンプリング周期で順番に蓄積するユニットと、内部レジスタの内容を取得した順番で、調停ユニットにより外部メモリに対するアクセスが許可されている範囲内で内部レジスタがエンプティになるまで繰り返し出力するユニットとを含むことが望ましい。他の処理ユニットとのメモリアクセスの競合をサイクル単位で判断でき、集積回路装置のパフォーマンスの低下を抑制しながら内部レジスタに一時的に蓄積されたデバッグ情報を外部メモリに迅速に出力できる。

デバッグユニットは、対象となる処理ユニットからデバッグの対象となる複数の内部信号を取得する回路と、複数の内部信号から所定の数の内部信号を所定のサンプリング周期で選択して内部レジスタの所定のビットに書き込むセレクタとを含むことが望ましい。デバッグ対象となる情報の選択が容易であり、集積回路装置のメモリアクセス頻度とデバッグ情報の量とを調整しやすい。たとえば、セレクタにより、外部メモリのデータバス幅よりも少ない数の内部信号をサンプリングするデバッグ情報として選択することにより、外部メモリのデータバス幅の単位で内部レジスタの内容を外部メモリに出力できる。

デバッグユニットは、外部メモリの所定の領域に内部レジスタの内容を順番に出力し、所定の領域が一杯になると上書きするユニットを含んでいてもよい。

デバッグ機能を備えたデータ処理装置の概要を示す図。 データ処理装置の構成を、デバッグユニットを中心に示すブロック図。 データ格納フォーマットの一例を示す図。 デバッグユニットの処理の概要を示すフローチャート。

図１に、デバッグ機能を備えたデータ処理装置の一例を示している。このデータ処理装置１は、種々の処理を行う集積回路装置（ＳｏＣ、チップ）５と、ＳｏＣ５との間でデータを入出力する外部メモリ６とを有する。典型的なＳｏＣは半導体集積回路であるが、光集積回路であってもよく、ＬＳＩあるいはＡＳＩＣと称される半導体集積回路であってもよい。外部メモリ６は、揮発性であっても不揮発性であってもよいが、デバッグ情報に後でアクセスできる点を考慮すると不揮発性のメモリであることが望ましい。

ＳｏＣ５は、全体の制御を行うＣＰＵ１１と、ＣＰＵ１１で稼働するプログラムを格納したＲＯＭ１２と、ＣＰＵ１１が作業領域として使用するＲＡＭ１３と、メモリ６へ直接データ転送を実現するＤＭＡＣ１４と、いくつかの周辺回路１５〜１７と、これらを接続する内部バス１８と、デバッグユニット３０と、外部メモリ６への入出力を制御するメモリコントローラ４５と、外部メモリ６に対するアクセスを調停する調停ユニット（アービタ）４０とを含む。

周辺回路１５〜１７の一例はホスト等とネットワーク、ＵＳＢインタフェースなどを介して通信してデータ、たとえば画像データを入出力する通信インタフェースであり、他の例は、画像処理を行う処理ユニットであり、さらに異なる例はプリンタメカ７などの外部の機構を制御する機構制御ユニットである。周辺回路（周辺処理ユニット）１５〜１７により実現される機能はこれらに限定されない。デバッグユニット３０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＤＭＡＣ１４、周辺回路１５〜１７、メモリコントローラ４５、アービタ４０およびデバッグユニット３０自身も含めた、ＳｏＣ５に実装されている回路（処理ユニット）のすべて、またはいずれかをデバッグの対象とする。デバッグユニット３０は、デバッグの対象となる（デバッグの対象として選択された）処理ユニットの内部信号５１の変化をデバッグ情報として取得し、外部メモリ６に出力する。

図２に、デバッグユニット３０の概略構成をブロック図により示している。デバッグユニット３０は、内部バス（メモリアクセスバス）１８と並列にアービタ４０を介してメモリコントローラ４５に接続されている。アービタ４０は、内部バス１８を介して供給されるアクセス要求（メモリアクセス要求）Ａ１と、デバッグユニット３０からのアクセス要求Ａ２とを受け付ける。アクセス要求Ａ１は、ＣＰＵ１１の外部メモリ６に対するアクセス、ＤＭＡＣ１４により制御される周辺回路１５〜１７の外部メモリ６に対するアクセスが含まれる。アービタ４０は、デバッグユニット３０からのアクセス要求Ａ２の優先度をアクセス要求Ａ１の優先度よりも低く制御する。したがって、デバッグユニット３０は、外部メモリ６に対し、内部バス１８を介したアクセスが発生していないときにのみ外部メモリ６に対してアクセスできる。

アクセス要求Ａ１およびＡ２は、それぞれ、バス権を要求する信号２１と、バス権を許可する信号２２と、アドレス情報を供給するバス２３と、入出力されるデータが供給されるバス２４とを含む。したがって、デバッグユニット３０からのアクセス要求Ａ２は、通常動作のメモリアクセス要求Ａ１と同等である。このため、メモリコントローラ４５においてはデバッグユニット３０からのアクセス要求Ａ２に対し、通常のアクセス要求Ａ１と同様に処理が行われ、アクセス要求Ａ２に対処するための追加回路などは不要である。

デバッグユニット（デバッグ回路）３０は、ＳｏＣ５に含まれる諸回路１１〜１７、３０、４０および４５のうち、デバッグの対象となる可能性がある１または複数の回路に含まれる複数の内部信号５１から、あるオペレーションまたはアプリケーションにおいてデバッグの対象とする内部信号（デバッグ情報、デバッグ対象信号）５２を選択するセレクタ３１を含む。デバッグの対象となる可能性のある内部信号５１は、論理ゲートの入力および／または出力、内部レジスタの値などである。デバッグユニット３０は、さらに、デバッグ対象信号５２の取り込み時期（サンプリング周期）を制御する取り込み制御回路（取り込み制御ユニット）３２と、取り込まれたデバッグ対象信号５２を一時的に保持（蓄積）する内部レジスタ３３とを含む。内部レジスタ３３はＦＩＦＯとしての機能を有し、所定のサンプリング周期で繰り返し取り込まれたデバッグ対象信号５２を、取り込まれた順番で出力する。

デバッグユニット３０は、さらに、取り込まれたデバッグ対象信号５２を圧縮する圧縮回路３４と、圧縮されたデバッグ対象信号（圧縮済み信号）５３と非圧縮のデバッグ対象信号５２とを選択して内部レジスタ３３に供給するセレクタ３５とを含む。以下においては、特に記載しない限り、非圧縮のデバッグ対象信号５２および圧縮済みの信号５３を含めてデバッグ情報５２として参照する。圧縮方式の一例は、高速処理が可能なラインレングス（ランレングス）方式である。

デバッグユニット３０は、さらに、内部レジスタ３３にデバッグ情報５２が格納されていればデバッグ情報５２を外部メモリ６に出力するためのアクセス要求Ａ２を生成する出力制御ユニット３６を含む。出力制御ユニット３６は、内部レジスタ３３にデータ（デバッグ情報）５２があれば、バス権を要求する信号２１を出力するアクセス制御ユニット３７と、外部メモリ６の未使用領域に内部レジスタ３３に一時的に蓄積されているデバッグ情報５２を外部メモリ６のデータバス幅の単位で出力するアドレス制御ユニット３８とを含む。アドレス制御ユニット３８がデバッグ情報５２を書き込む対象とする外部メモリ６の未使用領域は、ＳｏＣ５に含まれる他の回路が使用しない、または使用を予定していない領域である。

アドレス制御ユニット３８は、内部レジスタ３３に一時的に蓄積されているデバッグ情報が圧縮されている情報であれば、圧縮された状態で、データバス幅で出力する機能を含む。また、デバッグユニット３０は、内部レジスタ３３に一時的に蓄積されているデバッグ情報が非圧縮のデータ５２のときに圧縮したデータに変換して外部メモリ６に書き込むユニットを備えていてもよい。アドレス制御ユニット３８は、アクセス制御ユニット３７がアクセス権を要求し、アクセス権が得られる範囲内で、内部レジスタ３３がエンプティになるまで内部レジスタ３３の内容を繰り返し出力する機能を含む。

外部メモリ６として用いられるフラッシュメモリなどは低価格で提供されるようになっており、メモリ容量に余裕がある大容量の外付けメモリを使用することは比較的容易である。デバッグユニット３０がアクセスする外部メモリ６の未使用領域のスタートアドレス６１およびエンドアドレス６２は、アドレス制御ユニット３８の内部レジスタにＣＰＵ１１を介して予め設定される。スタートアドレス６１およびエンドアドレス６２により指定されるデバッグ情報５２を格納するための領域をリングバッファとして上書きすることも可能であり、アドレス制御ユニット３８にはリングバッファとして使用の要否の条件６３も予め設定される。これらの設定は、データ処理装置１がリセットされるときにデバッグユニット３０が初期処理の一環としてＲＯＭ１２または外部メモリ６から読み込んでもよい。以下に説明する他の設定値も同様である。

デバッグ情報５２の一例は、セレクタ３１により選択された内部信号５１のオンオフ（ハイ（１）、ロー（０））の１ビットの情報である。この場合、セレクタ３１により選択されるデバッグ対象の内部信号の数、すなわち、デバッグ情報５２のビット数は、外部メモリ６のデータバス幅よりも小さいことが望ましく、約数であることがさらに好ましい。外部メモリ６に対する一回（１サイクル）のアクセスで、１または複数のサンプリング周期でサンプリングされたデバッグ情報５２を外部メモリ６に出力することが可能であり、内部レジスタ３３の容量を小さくできる。また、内部レジスタ３３のオーバーフローなどによりデバッグ情報５２が未取得になる事態を予防できる。

サンプリング周期で取得するデバッグ情報５２は、セレクタ３１によりデバッグの対象となる可能性がある内部信号５１から内部情報選択信号６４により選択できる。サンプリング周期６８、デバッグ情報５２の取り込み開始および終了の条件６５、デバッグ情報５２のデータフォーマットの条件６６、圧縮の有効無効の条件６７もＣＰＵ１１を介して設定できる。これらの条件（設定値）は、デバッグユニット３０または他の回路の内部レジスタを介して設定でき、オペレーションの途中でも変更できる。

サンプリング周期６８は、ＳｏＣ５の動作周波数よりも短いことが望ましい。ＳｏＣ５の内部にデバッグ情報５２を格納する内部レジスタ３３を設けておくことにより、動作周波数よりも短い間隔でデバッグ情報５２を内部レジスタ３３に一時的に格納し、動作周波数の単位で内部レジスタ３３から外部メモリ６にデバッグ情報５２を出力できる。

図３にデバッグ情報５２のデータ格納フォーマットの一例を示している。この例では、８個の内部信号がセレクタ３１によりデバッグ情報５２として選択され、取り込み制御ユニット３２がサンプリング周期ｔｓで８ビットのデータとして取得する。８ビットのデバッグ情報５２は、サンプリングされた順番に内部レジスタ３３に格納される。外部メモリ６のデータバス幅が３２ビットであれば、アクセス制御ユニット３７は、４サンプリング周期が経過したタイミングでアクセス要求Ａ２を出力し、アクセス要求Ａ２が認められれば、アドレス制御ユニット３８が内部レジスタ３３に格納されたデバッグ情報５２を４サイクル分纏めて、３２ビットのデータとして外部メモリ６に出力する。内部レジスタ３３に格納されているデバッグ情報が圧縮済みであれば、さらに多くのデバッグ情報を１サイクルのアクセスで外部メモリ６に出力できる。

図４に、デバッグユニット（デバッグ回路）３０が外部メモリ６にデバッグ情報５２を出力する処理の概要をフローチャートにより示している。デバッグユニット３０は、この処理と並行してサンプリング周期ｔｓで内部レジスタ（ＦＩＦＯ）３３にデバッグ情報５２を格納する処理を行う。

ステップ７１において、ＦＩＦＯ３３にデータ（デバッグ情報）５２があれば、ステップ７２においてアクセス制御ユニット３７がアービタ４０にアクセス要求Ａ２を出してバス権を要求する。具体的には、アクセス制御ユニット３７は、ＦＩＦＯ３３に外部メモリ６のデータバス幅以上のデータがあればアクセス要求Ａ２を出力する。

ステップ７３において、アービタ４０にアクセス要求Ａ１があり、通常動作のメモリアクセス中であれば、アクセス要求Ａ２にバス権が与えられない。したがって、アクセス制御ユニット３７はステップ７４で通常動作のメモリアクセスが終了するのを待つ。この間、デバッグユニット３０では取り込み制御ユニット３２がサンプリング周期ｔｓで継続してデバッグ情報５２をＦＩＦＯ３３に蓄積する。

ステップ７５において、アクセス要求Ａ２に対してバス権が与えられると、アクセス制御ユニット３７は、ステップ７６において、アドレス制御ユニット３８を用いてＦＩＦＯ３３に格納されていたデバッグ情報５２を、メモリコントローラ４５を介して外部メモリ６に出力する。ステップ７７において、通常動作アクセスのバス権要求、すなわち、アクセス要求Ａ１があると、アービタ４０はアクセス要求Ａ１を優先し、バス権をＣＰＵ１１またはＤＭＡＣ１４に与える。したがって、デバッグ回路３０のアクセス制御ユニット３７は、ステップ７８でＦＩＦＯ３３に格納されているデバッグ情報（格納データ）５２の出力を中断する。ステップ７７において、アクセス要求Ａ１がなければ、ステップ７９において、アドレス制御ユニット３８は、ＦＩＦＯ３３がエンプティ状態になるまでデバッグ情報５２を外部メモリ６に出力する動作を繰り返す。

この例において、デバッグ回路３０のアドレス制御ユニット３８は、ＦＩＦＯ３３に格納されているデバッグ情報５２を外部メモリ６のデータバス幅（３２ビット）単位で出力する。したがって、通常動作のアクセス要求Ａ１に１サイクル（１クロック）の隙間があれば、ＦＩＦＯ３３に一時的に蓄積されていたデバッグ情報５２を外部メモリ６に出力できる。このため、通常動作による外部メモリ６に対するアクセスに影響を与えずに、外部メモリ６にデバッグ情報５２を出力するサイクルを盗むことができる。

本例のＳｏＣ５においては、デバッグユニット３０はＳｏＣ５に実装されているので、デバッグユニット３０の状態をＣＰＵ１１により監視することが可能である。したがって、たとえば、通常動作のアクセス要求Ａ１が続いてＦＩＦＯ３３に格納されたデバッグ情報５２を外部メモリ６に書き出すタイミングが得られにくく、ＦＩＦＯ３３の格納領域が不足し、ＦＩＦＯが破たんする可能性がある場合は、サンプリング周期ｔｓを一時的に長くしたり、サンプリングする内部信号の数をさらに削減したり、非圧縮で保存していたのであればデバッグ情報５２を圧縮したり、可能であれば外部メモリ６の動作周波数を上げるなどの処理が可能である。

また、ＳｏＣ５に何らかの異常が発生したとＣＰＵ１１が判断したときに、サンプリング周期ｔｓを一時的に短くしてデバッグ情報５２の情報量をアップしたり、アービタ４０を操作してデバッグ情報５２を外部メモリ６に出力する優先度を高くしたりすることが可能である。さらに、ＳｏＣ５に何らかの異常が発生したときに、ＣＰＵ１１が外付けのメモリ６に格納されていたデバッグ情報５２を読み込んで解析し、自己修復をトライするようなプログラムをＳｏＣ５に実装しておくことも可能である。

以上に説明したように、このＳｏＣ５においては、セレクタ３１で内部信号を選択してＦＩＦＯ（内部レジスタ）３３にデバッグ情報５２として一時的に格納し、通常動作のアクセスと同じ方式でメモリコントローラ４５を介して外部メモリ６にデバッグ情報５２を出力する。セレクタやＦＩＦＯ程度のロジックであればＳｏＣ５のチップコストにほとんど影響を与えずに実装でき、また、デバッグ端子を新たに設けずにデバッグ情報５２を外部に出力できる。したがって、ほとんどコストアップなしでＳｏＣ５にデバッグ機能を実装できる。さらに、デバッグ情報５２を取得するために、測定器や外付けの専用回路は不要であり、それらの設置のために要するコストも削減できる。

また、内部レジスタ３３から外部メモリ６に書き出す方式は、通常動作のメモリアクセスと同様であり、メモリコントローラ４５の機能をそのまま使って、特に追加の回路は設けずに、デバッグ情報５２を外部メモリ６に出力できる。さらに、通常動作のメモリアクセスを優先させるので、ＳｏＣ５のパフォーマンスを低下させずに、デバッグ情報５２を外部メモリ６に出力できる。外部メモリ６に格納されたデバッグ情報５２を波形ログとして、パーソナルコンピュータなどで稼働する診断ソフトウェアで読み込んで解析したり、ＳｏＣ５自身のＣＰＵ１１で読み込んで解析したりすることが可能となる。

１ データ処理装置、 ５ ＳｏＣ、 ６ 外部メモリ（外付けメモリ）
３０ デバッグユニット、 ３３ ＦＩＦＯ
４０ アービタ

Claims (8)

1. デバッグの対象となる処理ユニットを有する集積回路装置であって、
   当該集積回路装置に含まれる処理ユニットと外部メモリとのアクセスを制御するメモリコントローラと、
   前記対象となる処理ユニットのデバッグ情報を所定のサンプリング周期で繰り返し取得して内部レジスタに一時的に蓄積し、前記メモリコントローラを介して前記内部レジスタの内容を前記外部メモリに出力するデバッグユニットと、
   前記デバッグユニットと前記外部メモリとのアクセスの優先度を、前記対象となる処理ユニットと前記外部メモリとの間のアクセスより低く制御する調停ユニットとを有する集積回路装置。
2. 請求項１において、
   前記デバッグユニットは、前記内部レジスタの内容を前記外部メモリのデータバス幅の単位で出力するユニットを含む、集積回路装置。
3. 請求項１または２において、
   前記デバッグユニットは、前記内部レジスタの内容を前記外部メモリのデータバス幅の単位で圧縮して前記外部メモリに出力する回路を含む、集積回路装置。
4. 請求項１ないし３のいずれかにおいて、
   前記デバッグユニットは、前記内部レジスタをＦＩＦＯとして前記デバッグ情報を前記所定のサンプリング周期で順番に蓄積するユニットと、
   前記内部レジスタの内容を取得した順番で、前記調停ユニットにより前記外部メモリに対するアクセスが許可されている範囲内で前記内部レジスタがエンプティになるまで繰り返し出力するユニットとを含む、集積回路装置。
5. 請求項４において、
   前記デバッグユニットは、前記対象となる処理ユニットからデバッグの対象となる複数の内部信号を取得する回路と、
   前記複数の内部信号から所定の数の内部信号を前記所定のサンプリング周期で選択して前記内部レジスタの所定のビットに書き込むセレクタとを含む、集積回路装置。
6. 請求項５において、
   前記セレクタは、前記外部メモリのデータバス幅より少ない数の前記内部信号を選択する、集積回路装置。
7. 請求項１ないし６のいずれかにおいて、
   前記デバッグユニットは、前記外部メモリの所定の領域に前記内部レジスタの内容を順番に出力し、前記所定の領域が一杯になると上書きするユニットを含む、集積回路装置。
8. 請求項１ないし７のいずれかに記載の集積回路装置と、
   前記集積回路装置がアクセスする外部メモリとを有するデータ処理装置。

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