JP2008225694A - 半導体集積回路及びエラー解析方法 - Google Patents
半導体集積回路及びエラー解析方法 Download PDFInfo
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Abstract
【解決手段】画像処理装置1は、PCIe6上でエラーが発生すると、ASIC5内のデバッグ回路15のデバッグ用レジスタ17に、PCIe6上のレジスタであるPCIeエンドポイント16上のレジスタ18及びMCH3のPCIeルートコンプレックス3aのレジスタ3bに保存されるアドレス情報を保存し、該エラーの発生した処理が再現されて、マスタであるDMA11a〜13bからデバッグ用レジスタ17のアドレスへのリクエストが発生すると、該リクエストに含まれるID情報をデバッグ用レジスタ17に保存し、エラー再現処理でエラーが発生すると、デバッグ用レジスタ17に保存されているID情報から特定されるエラー発生源の情報を外部端子23から出力する。
【選択図】 図1
Description
2 CPU
3 MCH
4 メモリ
5 PCIe
10 ASIC
11〜13 機能モジュール
14 アービタ
15 PCIeエンドポイント(PCIe Endpoint)
15a レジスタ
16 デバッグ回路
17 デバッグ用レジスタ
11a、11b、12a、12b、13a、13b DMA
21 パルス信号線
22 モニタ信号線
23 外部端子
Claims (6)
- マスタからのリクエストに応じて高速シリアルインターフェイスを経由させてデータ転送を行う半導体集積回路において、所定のデバッグ用レジスタと、前記高速シリアルインターフェイス上でのエラー発生時に該高速シリアルインターフェイス上のレジスタに保存されるアドレス情報を前記デバッグ用レジスタに保存し、該エラーの発生した処理が再現されて、前記マスタから該デバッグ用レジスタに保存されているアドレスへのリクエストが発生すると、該リクエストに含まれるID情報を前記デバッグ用レジスタに保存し、該エラー再現処理でエラーが発生すると、該デバッグ用レジスタに保存されているID情報から特定されるエラー発生源の情報を出力するデバッグ回路とを搭載していることを特徴とする半導体集積回路。
- 前記デバッグ回路は、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアクセスタイプ情報を前記デバッグ用レジスタに保存し、前記エラー再現処理において、前記マスタから該デバッグ用レジスタに保存されているアドレスへのリクエストであって、かつ、アクセスタイプが該デバッグ用レジスタに保存されているアクセスタイプであると、該リクエストに含まれるID情報を前記デバッグ用レジスタに保存し、該エラー再現処理でエラーが発生すると、該デバッグ用レジスタに保存されているID情報から特定されるエラー発生源の情報を出力することを特徴とする請求項1記載の半導体集積回路。
- 前記半導体集積回路は、パルス信号を発生して外部に出力するパルス信号生成手段を備え、前記デバッグ回路は、前記エラー再現処理で、前記エラーが発生すると、該パルス信号生成手段にパルス信号を発生させることを特徴とする請求項1または請求項2記載の半導体集積回路。
- マスタからのリクエストに応じてデータ転送を行う高速シリアルインターフェイス上でのエラー発生を解析するエラー解析方法であって、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアドレス情報を取得するアドレス情報取得工程と、該エラー発生時の処理を再現するエラー再現処理工程と、該エラー再現処理工程で前記マスタから前記取得したアドレスへのリクエストが発生すると、該リクエストに含まれているID情報を取得するID情報取得工程と、該エラー再現処理工程でエラーが発生すると、前記取得したID情報から特定されるエラー発生源の情報を出力するエラー発生源情報出力工程と、を有することを特徴とするエラー解析方法。
- 前記エラー解析方法は、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアクセスタイプ情報を取得するアクセスタイプ情報取得工程をさらに有し、前記ID情報取得工程において、前記マスタからのリクエストが前記アドレス情報取得処理で取得したアドレスへのリクエストであって、かつ、該アクセスタイプが該アクセスタイプ情報取得工程で取得したアクセスタイプであると、該リクエストに含まれるID情報を取得することを特徴とする請求項4記載のエラー解析方法。
- 前記エラー解析方法は、前記エラー再現処理工程で、前記エラーが発生すると、所定のパルス信号を発生して出力するパルス信号発生工程を有することを特徴とする請求項4または請求項5記載のエラー解析方法。
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