JP4914253B2

JP4914253B2 - 半導体集積回路及びエラー解析方法

Info

Publication number: JP4914253B2
Application number: JP2007060910A
Authority: JP
Inventors: 智広島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2012-04-11
Anticipated expiration: 2027-03-09
Also published as: JP2008225694A

Description

本発明は、半導体集積回路及びエラー解析方法に関し、詳細には、高速シリアルインターフェイスにおけるエラー発生源の情報を提供する半導体集積回路及びエラー解析方法に関する。

近年、要求と応答が分離され、応答を待たずに次の要求を発行できるＰＣＩ（Peripheral Component Interconnect） Express（以下、ＰＣＩｅという。）のような高速のスプリットトランザクションのバスが利用されるようになってきている。

このようなＰＣＩｅは、複合装置、プリンタ等の画像処理装置において、ＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理用チップとメモリとの間のデータ転送等に利用されている。

従来、このような高速のＰＣＩｅ上でエラーが発生すると、計測器を画像処理用チップに接続して、信号の計測を行うことで、エラー解析を行っている（特許文献１参照）。

また、ＰＣＩｅには、その規格で準備されたデバッグ用のレジスタがあり、エラーパケットの目的地のアドレスが保存され、また、トランザクションの種類（メモリアクセス、Ｒ／Ｗ等）が判別できるようになっている。

特開平６−２１４８１９号公報

しかしながら、上記従来技術にあっては、計測器を利用してエラー解析を行っているが、ＰＣＩｅは、高速であるため、ＰＣＩｅ上でエラーが発生した場合、計測器での計測のみに頼ったエラー解析では、デバッグを行うことが困難である。

また、ＰＣＩｅの規格で準備されているデバッグ用のレジスタだけでは、半導体集積回路内のエラー発生源のマスタまでは特定することができず、デバッグ効率が悪いという問題があった。

そこで、本発明は、ＰＣＩｅでのエラー発生のデバッグ情報を容易かつ効率的に取り出すことのできる半導体集積回路及びエラー解析方法を提供することを目的としている。

請求項１記載の発明の半導体集積回路は、マスタからのリクエストに応じて高速シリアルインターフェイスを経由させてデータ転送を行う半導体集積回路において、所定のデバッグ用レジスタと、前記高速シリアルインターフェイス上でのエラー発生時に該高速シリアルインターフェイス上のレジスタに保存されるアドレス情報及びアクセスタイプ情報を前記デバッグ用レジスタに保存し、該エラーが発生した際の処理を再現するエラー再現処理の実行中に前記マスタから該デバッグ用レジスタに保存されているアドレス及びアクセスタイプを含むリクエストが発生すると、該リクエストに含まれているＩＤ情報を前記デバッグ用レジスタに保存し、該エラー再現処理の実行中に再度エラーが発生すると、該デバッグ用レジスタに保存されているＩＤ情報から特定されるエラー発生源の情報を出力するデバッグ回路とを搭載していることにより、上記目的を達成している。

また、例えば、請求項２に記載するように、前記半導体集積回路は、パルス信号を発生して外部に出力するパルス信号生成手段を備え、前記デバッグ回路は、前記エラー再現処理の実行中に再度エラーが発生すると、該パルス信号生成手段にパルス信号を発生させてもよい。

請求項３記載の発明のエラー解析方法は、マスタからのリクエストに応じてデータ転送を行う高速シリアルインターフェイス上でのエラー発生を解析するエラー解析方法であって、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアドレス情報を取得するアドレス情報取得工程と、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアクセスタイプ情報を取得するアクセスタイプ情報取得工程と、該エラーが発生した際の処理を再現するエラー再現処理工程と、該エラー再現処理工程で前記マスタから前記取得されたアドレス及びアクセスタイプを含むリクエストが発生すると、該リクエストに含まれているＩＤ情報を取得するＩＤ情報取得工程と、該エラー再現処理工程で再度エラーが発生すると、前記取得されたＩＤ情報から特定されるエラー発生源の情報を出力するエラー発生現情報出力工程と、を有することにより、上記目的を達成している。

また、例えば、請求項４に記載するように、前記エラー解析方法は、前記エラー再現処理工程で再度エラーが発生すると、所定のパルス信号を発生して出力するパルス信号発生工程を有してもよい。

本発明によれば、高速シリアルインターフェイス上でエラーが発生すると、該高速シリアルインターフェイス上のレジスタに保存されるアドレス情報を取得して、該エラーの発生した処理が再現されて、マスタから該取得したアドレスへのリクエストが発生すると、該リクエストに含まれるＩＤ情報を取得し、該エラー再現処理でエラーが発生すると、該取得したＩＤ情報から特定されるエラー発生源の情報を出力するので、ＰＣＩｅでのエラー発生の発生源を特定するデバッグ情報を容易かつ効率的に取り出すことができ、デバッグ処理を効率的かつ容易に行うことができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。

図１〜図５は、本発明の半導体集積回路及びエラー解析方法の第１実施例を示す図であり、図１は、本発明の半導体集積回路及びエラー解析方法の第１実施例を適用した画像処理装置１の要部ブロック構成図である。

図１において、画像処理装置１は、ＣＰＵ（Central Processing Unit ）２、ＭＣＨ（Memory Controller Hub）３、メモリ４及び半導体集積回路としてのＡＳＩＣ（Application Specific Integrated Circuit）１０等を備えており、ＡＳＩＣ１０とＭＣＨ３とがＰＣＩｅ５で接続されている。

ＡＳＩＣ１０は、複数（図１では、３つ）の機能モジュール１１〜１３、アービタ１４、ＰＣＩｅエンドポイント（ＰＣＩｅ Endpoint）１５及びデバッグ回路１６等を備えており、デバッグ回路１６は、デバッグ用レジスタ１７を備え、ＰＣＩｅエンドポイント１５は、ＰＣＩｅ５上でエラー発生時のヘッダー情報を保存するレジスタ（Header Log Register）１５ａを備えている。

各機能モジュール１１〜１３は、それぞれマスタとしてのＤＭＡ（Direct Memory Access）１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂを有している。

また、ＭＣＨ３は、ＰＣＩｅルートコンプレックス３ａを備えており、ＰＣＩｅルートコンプレックス３ａは、ＣＰＵ２とメモリ４及びＡＳＩＣ１０とのＰＣＩｅ６の接続を行うとともに、ＰＣＩｅ５上でエラー発生時のヘッダー情報を保存するレジスタ（Header Log Register）３ｂを備えている。

ＡＳＩＣ１０は、そのアービタ１４が機能モジュール１１〜１３の各ＤＭＡ１１ａ〜１３ｂからのライトリクエスト及びリードリクエストを調停して、ＰＣＩｅエンドポイント１５に渡し、ＰＣＩｅエンドポイント１５は、ライトリクエスト及びリードリクエストをＰＣＩｅ５を経由させてＭＣＨ３に送って、ＣＰＵ２がＭＣＨ３に接続されているメモリ４にアクセスさせる。

ＰＣＩｅエンドポイント１５は、アービタ１４からのリクエストを受け付けてＰＣＩｅ５を経由させてＭＣＨ３に渡し、ＰＣＩｅ５を経由してＭＣＨ３から送られてくるデータをアービタ１４に渡す。ＰＣＩｅエンドポイント１５は、レジスタ１５ａを備えており、ＡＳＩＣ１１内部のデータ転送速度がＰＣＩｅ５のパケット発行能力に比較して遅い場合に、データをレジスタ１５ａに格納して、データのアンダーフローが発生するのを防止する。

ＡＳＩＣ１０には、各機能モジュール１１〜１３のマスタであるＤＭＡ１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂとアービタ１４を接続する配線及びアービタ１４とＰＣＩｅエンドポイント１５を接続する配線から外部にモニタ信号を出力するモニタ信号線２２が配線されており、該モニタ信号線２２は、外部の計測器に接続可能な外部端子２３に接続されている。

そして、デバッグ回路１６は、ＰＣＩｅ５上でエラーが発生したときに、ＰＣＩｅ５上のレジスタ１５ａ及びレジスタ３ｂに保存されるアドレス情報をデバッグ用レジスタ１７に保存し、該エラーの発生した処理が再現されて、ＤＭＡ１１ａ〜１３ｂからデバッグ用レジスタ１７に保存されているアドレスへのリクエストが発生すると、該リクエストに含まれるＩＤ情報をデバッグ用レジスタ１７に保存し、エラー再現処理でエラーが発生すると、デバッグ用レジスタ１７に保存されているＩＤ情報から特定されるエラー発生源の情報（デバッグ情報）を外部端子２３から出力する。

次に、本実施例の作用を説明する。本実施例の画像処理装置１は、ＰＣＩｅ５によりデータ転送を行うが、ＰＣＩｅ５上でエラーが発生すると、ＡＳＩＣ１０上のデバッグ回路１６が、そのアドレスとＩＤ情報によってエラー情報を取得して外部端子２３に出力する。

すなわち、画像処理装置１は、図２にエラー解析処理フローを示すように、ＰＣＩｅ５上でエラーが発生して、ＣＰＵ２にエラー割り込みが発生すると（ステップＳ１０１）、ＣＰＵ２の処理するソフトウェアが、Header Log Registerであるレジスタ１５ａ及びレジスタ３ｂに保存されているアドレス情報をデバッグ回路１６のデバッグ用レジスタ１７に設定・保存するアドレス情報取得工程を行う（ステップＳ１０２）。具体的には、図３に示すように、デバッグ回路１６のデバッグ用レジスタ１７のレジスタ１７ａとレジスタ１７ｂに書き込む。

すなわち、ＰＣＩｅ５では、Malformed TLP、ECRC Error、Poisoned TLP、Unexpected Completion、Unsupported Request、Completer Abortのエラーが発生すると、Header Log Registerであるレジスタ１５ａ及びレジスタ３ｂにエラーパケットのヘッダーが保存される。このHeader Log Registerであるレジスタ１５ａ及びレジスタ３ｂは、ＰＣＩｅ規格で準備されているデバッグ用のレジスタであり、具体的には、図４に示すようなTLP(Transaction Layer Packet)のヘッダーが保存される。図４で分かるように、Ｂｙｔｅ８からＢｙｔｅ１５の領域には、エラーパケットの目的地のアドレスが保存され、また、Ｂｙｔｅ４には、送信元ＡＳＩＣ１０のＩＤが保存され、さらに、Ｂｙｔｅ３のFmt、Typeフィールドからは、図５に示すように、トランザクションの種類（メモリアクセス、Ｒ／Ｗ等）が判別できるようになっている。そして、ＭＣＨ３のＰＣＩｅルートコンプレックス３ａ上のレジスタ３ｂには、アナログ１０側ではエラーとならずＰＣＩｅエンドポイント１５のレジスタ１５ａには設定されないが、ＭＣＨ３側でエラーとなるようなエラーのエラーパケットのヘッダが保存される。

次に、ＣＰＵ２によって、ソフトウェアが動作して、エラーが発生した時と同じ処理を再度行って、エラー発生を再現するエラー再現処理工程を行い（ステップＳ１０３）、デバッグ回路１６のアドレスレジスタ１７に設定されたアドレスと同じアドレスへのトランザクションが来るまで監視する（ステップＳ１０４）。

デバッグ回路１６は、デバッグ用レジスタ１７（レジスタ１７ａ、１７ｂ）に設定されたアドレスと同じアドレスへのトランザクションが来ると、リクエストに含まれているＩＤ情報を、デバッグ用レジスタ１７、具体的には、図３に示したＩＤ情報レジスタ１７ｃに保存するＩＤ情報取得工程を行い（ステップＳ１０５）、再度、エラー割込みが発生するのを待つ（ステップＳ１０６）。

再度、エラー割り込みが発生すると、ソフトウェアが、デバッグ用レジスタ１７、具体的には、ＩＤ情報レジスタ１７ｃの情報からエラーパケットの発生源のＤＭＡ１１ａ〜１３ｂを特定し、外部端子２３から該エラーパケット発生源の情報を出力するエラー発生源情報出力工程を行って、処理を終了する（ステップＳ１０７）。

このように、本実施例の画像処理装置１は、ＰＣＩｅ５上でエラーが発生すると、デバッグ回路１６が、ＰＣＩｅ５上のレジスタであるＰＣＩｅエンドポイント１５上のレジスタ１５ａ及びＭＣＨ３のＰＣＩｅルートコンプレックス３ａのレジスタ３ｂに保存されるアドレス情報を取得してデバッグ用レジスタ１７に保存し、該エラーの発生した処理が再現されて、マスタであるＤＭＡ１１ａ〜１３ｂから該デバッグ用レジスタ１７に保存されているアドレスへのリクエストが発生すると、該リクエストに含まれるＩＤ情報を取得してデバッグ用レジスタ１７に保存し、エラー再現処理でエラーが発生すると、該デバッグ用レジスタ１７に保存されているＩＤ情報から特定されるエラー発生源の情報を外部端子２３からモニタ信号として出力している。

したがって、ＰＣＩｅ５でのエラー発生の発生源を特定するデバッグ情報を容易かつ効率的に取り出すことができ、デバッグ処理を効率的かつ容易に行うことができる。

図６及び図７は、本発明の半導体集積回路及びエラー解析方法の第２実施例を示す図であり、図６は、本発明の半導体集積回路及びエラー解析方法の第２実施例を適用した画像処理装置によるエラー解析処理を示すフローチャートである。

なお、本実施例は、上記第１実施例の画像処理装置１と同様の画像処理装置に適用したものであり、本実施例の説明において、第１実施例で用いた符号をそのまま用いて説明する。

本実施例の画像処理装置１は、エラーが発生すると、そのアドレスと転送タイプ（アクセスタイプ）及びＩＤ情報に基づいて、図６に示すように、エラー解析処理を行う。なお、図６において、図２と同様の処理ステップには、同一のステップナンバーを付して、その説明を簡略化する。

すなわち、画像処理装置１は、ＰＣＩｅ５上でエラーが発生して、ＣＰＵ２にエラー割り込みが発生すると（ステップＳ１０１）、ＣＰＵ２の処理するソフトウェアが、Header Log Registerであるレジスタ１５ａ及びレジスタ３ｂに保存されているアドレス情報をデバッグ回路１６のデバッグ用レジスタ１７（レジスタ１７ａとレジスタ１７ｂ）に設定するアドレス情報取得工程を行う（ステップＳ１０２）。

また、ソフトウェアは、Header Log Registerであるレジスタ１５ａ及びレジスタ３ｂに保存されているTYPE情報（図４参照）を読み出して、デバッグ用レジスタ１７のＲ／Ｗレジスタであるレジスタ１７ｄに書き込むアクセスタイプ情報取得工程を行って、トリガとなるトランザクションを設定する（ステップＳ２０１）。

次に、ソフトウェアは、エラーが発生した時と同じ処理を再度行って、エラー発生を再現するエラー再現処理工程を行い（ステップＳ１０３）、デバッグ回路１６のアドレスレジスタ１７（図３のレジスタ１７ａ、１７ｂ）に設定されたアドレスと同じアドレスへのトランザクションであって、かつ、転送のタイプ（Read or Write）が図３のレジスタ１７ｄに設定したタイプと同じタイプのトランザクションが来るまで監視する（ステップＳ２０２）。

デバッグ回路１６は、アドレスレジスタ１７（レジスタ１７ａ、１７ｂ）に設定されたアドレスと同じアドレスへのトランザクションであって、かつ、転送のタイプがレジスタ１７ｄに設定したタイプと同じタイプのトランザクションが来ると、リクエストに含まれているＩＤ情報を、デバッグ用レジスタ１７（ＩＤ情報レジスタ１７ｃ）に保存するＩＤ情報取得工程を行い（ステップＳ１０５）、再度、エラー割込みが発生するのを待つ（ステップＳ１０６）。

再度、エラー割り込みが発生すると、ソフトウェアが、デバッグ用レジスタ１７（ＩＤ情報レジスタ１７ｃ）の情報からエラーパケットの発生源のＤＭＡ１１ａ〜１３ｂを特定し、外部端子２３から該エラーパケット発生源の情報を出力するエラー発生源情報出力工程を行って、処理を終了する（ステップＳ１０７）。

このように、本実施例のＡＳＩＣ１０は、デバッグ回路１６が、ＰＣＩｅ５上でのエラー発生時にＰＣＩｅ５上のレジスタ１５ａ及びレジスタ３ｂに保存されるアドレス情報とアクセスタイプ情報をデバッグ用レジスタ１７に保存し、エラー再現処理において、マスタであるＤＭＡ１１ａ〜１３ｂからデバッグ用レジスタ１７に保存されているアドレスへのリクエストであって、かつ、アクセスタイプがデバッグ用レジスタ１７に保存されているアクセスタイプであると、該リクエストに含まれるＩＤ情報をデバッグ用レジスタ１７に保存し、該エラー再現処理でエラーが発生すると、デバッグ用レジスタ１７に保存されているＩＤ情報から特定されるエラー発生源の情報を出力している。

したがって、メモリ４のリードとライトが連動動作をする場合にも、エラー発生源を適切に特定する情報を出力することができ、より一層適切で効率的なデバッグ処理を行うことができる。

例えば、図７に示すように、機能モジュール１２のマスタであるＤＭＡ１２ｂによってＰＣＩｅ５を経由してメモリ４に書いた（ライトした）データを別の機能モジュール１１のマスタであるＤＭＡ１１ｂが転送量を監視しながら追いかけるようにリードする連動動作を行う場合、メモリ４にライトするマスタ（図７の場合、ＤＭＡ１２ｂ）とメモリ４からリードするマスタ（図７の場合、ＤＭＡ１１ｂ）がアクセスするアドレスが極めて近い領域にある。

このような連動動作において、例えば、リードアクセスでエラーが発生した場合、アドレスだけ監視していると、該当アドレスに先にアクセスするライトのマスタのＩＤ情報がデバッグ回路１６のデバッグ用レジスタ１７のアドレスレジスタ１７ａ、１７ｂに保存されてしまい、正確にエラーの発生源を特定することができない。

そこで、このような連動動作時に発生したエラーの発生源を特定するためには、アドレスとＩＤ情報だけでなく、転送タイプをも監視することにより、エラーパケットの発生源を特定することができる。

図８及び図９は、本発明の半導体集積回路及びエラー解析方法の第３実施例を示す図であり、図８は、本発明の半導体集積回路及びエラー解析方法の第３実施例を適用した画像処理装置によるエラー解析処理を示すフローチャートである。

本実施例の画像処理装置１は、エラーが発生すると、そのアドレスとＩＤ情報に基づいて、図８に示すように、エラー解析処理を行い、エラーを再現して、エラー割り込みが発生すると、外部の計測器にモニタ信号観測のトリガとなるパルス信号を出力する。なお、図６において、図２と同様の処理ステップには、同一のステップナンバーを付して、その説明を簡略化する。

そこで、本実施例の画像処理装置１は、図１に示すように、そのデバッグ回路１６に、ＡＳＩＣ１０外に引き出されたパルス信号線２１が設けられており、デバッグ回路１６は、エラー再現時にエラー割り込みが発生すると、該パルス信号線２１からパルス信号を発生させて出力するパルス発生機構（パルス信号生成手段）を備えている。

そして、画像処理装置１は、図８にエラー解析処理フローを示すように、ＰＣＩｅ５上でエラーが発生して、ＣＰＵ２にエラー割り込みが発生すると（ステップＳ１０１）、ＣＰＵ２の処理するソフトウェアは、Header Log Registerであるレジスタ１５ａ及びレジスタ３ｂに保存されているアドレス情報をデバッグ回路１６のデバッグ用レジスタ１７（レジスタ１７ａとレジスタ１７ｂ）に設定するアドレス情報取得工程を行う（ステップＳ１０２）。

次に、ソフトウェアは、エラーが発生した時と同じ処理を再度行って、エラー発生を再現するエラー再現処理工程を行い（ステップＳ１０３）、デバッグ回路１６のアドレスレジスタ１７に設定されたアドレスと同じアドレスへのトランザクションが来るまで監視する（ステップＳ１０４）。

デバッグ回路１６は、デバッグ用レジスタ１７（レジスタ１７ａ、１７ｂ）に設定されたアドレスと同じアドレスへのトランザクションが来ると、リクエストに含まれているＩＤ情報を、デバッグ用レジスタ１７（ＩＤ情報レジスタ１７ｃ）に保存するＩＤ情報取得工程を行い（ステップＳ１０５）、再度、エラー割込みが発生するのを待つ（ステップＳ１０６）。

再度、エラー割り込みが発生すると、ソフトウェアが、デバッグ用レジスタ１７（ＩＤ情報レジスタ１７ｃ）の情報からエラーパケットの発生源を特定し、外部端子２３から該エラーパケット発生源の情報を出力するエラー発生源情報出力工程を行うとともに、デバッグ回路１６は、そのハス発生機構でパルス信号を発生して、パルス信号線２１から外部の計測器に該パルス信号を出力するパルス発生工程を行って、処理を終了する（ステップＳ３０１）。

外部の計測器は、図９に示すように、ＡＳＩＣ１０の外部端子２３を接続して、デバッグ回路１６から出力されるパルス信号をトリガとして、外部端子２３から入力されるＡＳＩＣ１０の各部の信号を計測して、エラーパケット生成時の近傍でのＡＳＩＣ１０内部の回路動作を調べることができる。

このように、本実施例の画像処理装置１は、デバッグ回路１６がパルス発生機構を内蔵し、エラー再現処理で、エラーが発生すると、該パルス発生機構にパルス信号を発生させてパルス信号を外部に出力している。

したがって、外部の計測器で、デバッグ回路１６から入力されるパルス信号をトリガとして、ＡＳＩＣ１０の各部の信号を計測して、エラーパケット生成時近傍でのＡＳＩＣ１０内部の回路動作を調べることができ、より一層適切で効率的なデバッグを行うことができる。

なお、本実施例においては、第１実施例と同様のアドレスとＩＤ情報によってエラー情報を取得して出力する際にパルス信号を発生して出力する場合について説明したが、第２実施例と同様に、アドレスと転送タイプ（アクセスタイプ）及びＩＤ情報によってエラー情報を取得して出力する際にパルス信号を発生して出力する場合にも同様に適用することができる。

以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）でのエラー発生のバッグ解析に必要な情報を取得して出力する半導体集積回路及びエラー解析方法に適用することができる。

本発明の第１実施例を適用した画像処理装置の要部ブロック構成図。図１のデバッグ回路によるエラー解析処理を示すフローチャート。図１のデバッグ回路のレジスタの詳細な構成を示す図。ＰＣＩｅ規格のHeader Log RegisteのTLPのヘッダーを示す図。図４のFmt、Typeフィールドの詳細なトランザクションテーブルを示す図。本発明の第２実施例を適用した画像処理装置によるエラー解析処理を示すフローチャート。図１のＡＳＩＣによる連動動作の説明図。本発明の第３実施例を適用した画像処理装置によるエラー解析処理を示すフローチャート。エラーパケット生成時近傍での回路動作測定の一例を示す図。

符号の説明

１画像処理装置
２ＣＰＵ
３ＭＣＨ
４メモリ
５ＰＣＩｅ
１０ＡＳＩＣ
１１〜１３機能モジュール
１４アービタ
１５ＰＣＩｅエンドポイント（ＰＣＩｅ Endpoint）
１５ａレジスタ
１６デバッグ回路
１７デバッグ用レジスタ
１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂＤＭＡ
２１パルス信号線
２２モニタ信号線
２３外部端子

Claims

マスタからのリクエストに応じて高速シリアルインターフェイスを経由させてデータ転送を行う半導体集積回路において、所定のデバッグ用レジスタと、前記高速シリアルインターフェイス上でのエラー発生時に該高速シリアルインターフェイス上のレジスタに保存されるアドレス情報及びアクセスタイプ情報を前記デバッグ用レジスタに保存し、該エラーが発生した際の処理を再現するエラー再現処理の実行中に前記マスタから該デバッグ用レジスタに保存されているアドレス及びアクセスタイプを含むリクエストが発生すると、該リクエストに含まれているＩＤ情報を前記デバッグ用レジスタに保存し、該エラー再現処理の実行中に再度エラーが発生すると、該デバッグ用レジスタに保存されているＩＤ情報から特定されるエラー発生源の情報を出力するデバッグ回路とを搭載していることを特徴とする半導体集積回路。
前記半導体集積回路は、パルス信号を発生して外部に出力するパルス信号生成手段を備え、前記デバッグ回路は、前記エラー再現処理の実行中に再度エラーが発生すると、該パルス信号生成手段にパルス信号を発生させることを特徴とする請求項１記載の半導体集積回路。
マスタからのリクエストに応じてデータ転送を行う高速シリアルインターフェイス上でのエラー発生を解析するエラー解析方法であって、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアドレス情報を取得するアドレス情報取得工程と、前記エラー発生時に前記高速シリアルインターフェイス上のレジスタに保存されるアクセスタイプ情報を取得するアクセスタイプ情報取得工程と、該エラーが発生した際の処理を再現するエラー再現処理工程と、該エラー再現処理工程で前記マスタから前記取得されたアドレス及びアクセスタイプを含むリクエストが発生すると、該リクエストに含まれているＩＤ情報を取得するＩＤ情報取得工程と、該エラー再現処理工程で再度エラーが発生すると、前記取得されたＩＤ情報から特定されるエラー発生源の情報を出力するエラー発生現情報出力工程と、を有することを特徴とするエラー解析方法。
前記エラー解析方法は、前記エラー再現処理工程で再度エラーが発生すると、所定のパルス信号を発生して出力するパルス信号発生工程を有することを特徴とする請求項３記載のエラー解析方法。