JP2003263339A - デバック機能内蔵型マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 内部バスのビット幅よりも少ないビット幅の
出力信号線で内部バスの情報をトレースする際に、出力
を必要な情報だけに制限して、必要な情報が途中で打ち
切られることを防止し、より正確なトレースがリアルタ
イムで可能なデバック機能内蔵型マイクロコンピュータ
の実現を課題とする。 【解決手段】 デバック機能内蔵型マイクロコンピュー
タに、バストレースの対象となるバスごとに用意される
バス情報を一時記憶するレジスタ２３−１〜２３−６
と、このレジスタ２３−１〜２３−６へのバス情報の一
時記憶を設定レジスタ３４に記憶されているトレース条
件にしたがって制御するレジスタへの書き込み条件判定
回路２１と、レジスタ２３−１〜２３−６に一時記憶さ
れたバス情報を選択して出力するマルチプレクサ３１と
を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバック機能内蔵
型マイクロコンピュータに関し、特にトレース方法を改
善したデバック機能内蔵型マイクロコンピュータに関す
る。

【０００２】

【従来の技術】プログラムの誤りを発見し、修正作業を
支援する目的から、プログラムをトレースし、指定した
行に来たときや、予め設定したアドレスやデータにアク
セスされたときなどに、プログラムの実行を止めてそれ
を外部に通知したり、その時のメモリの状態や変数の内
容を参照したり変更できるようにするのがデバック機能
である。

【０００３】このようなデバック機能を有するデバック
装置（デバックツール）として、従来はインサーキット
エミュレータと呼ばれるものがある。このインサーキッ
トエミュレータを用いたデバックシステムのブロック図
を図６に示す。図６のデバックシステムはユーザターゲ
ットシステム５０とこれをデバックするデバックツール
５５から構成されている。さらに、ユーザターゲットシ
ステム５０はマイクロコンピュータ５１と、メモリ５２
と、入出力制御回路５３から構成されている。デバック
ツール５５はデバック用マイクロコンピュータ５６とモ
ニタプログラムメモリ５７から構成されている。

【０００４】このシステムでは、デバック時にはユーザ
ターゲットシステム５０のマイクロコンピュータ５１を
取り外すか動作が無効になるようにして、この部分にデ
バックツール５５のプローブを接続し、ユーザターゲッ
トシステム５０上のマイクロコンピュータ５１の代わり
にデバックツール５５上のデバック用マイクロコンピュ
ータ５６を動作させ、デバックツール５５上のモニタプ
ログラムメモリ５７に記憶されているモニタプログラム
を実行させてユーザプログラムの実行を制御する。

【０００５】これにより、デバック用マイクロコンピュ
ータ５６はユーザターゲットシステム５０上のメモリ５
２に記憶されているデバック対象のプログラムを実行す
ることができ、デバック用マイクロコンピュータ５６は
ユーザターゲットシステム５０上のマイクロコンピュー
タ５１からは得られないトレース情報を出力することが
できる。また、プロセッサバス５４の情報のほかマイク
ロコンピュータ５１内部の情報などもトレースすること
ができる。しかし、この方法では、ユーザターゲットシ
ステム５０上のマイクロコンピュータ５１のすべてのピ
ンをデバックツール５５に接続する必要があり、信号線
の数が増えてプローブが高価なものになり、プロービン
グ動作が不安定になるなどの問題があり、ことに動作周
波数の高いマイクロコンピュータでは問題が多かった。

【０００６】図７は、他のデバックツールの従来例を用
いたデバックシステムを示す。この例では、ユーザター
ゲットシステム６０上のマイクロコンピュータ６１中に
デバックツール６８との通信に必要なシリアルインター
フェース６４とデバックツール６８から送られてくる信
号を解釈して実行するシーケンサ６５を内蔵している。
シーケンサ６５はデバックツール６８から送られてきた
信号にしたがって、ユーザプログラムの実行を一時停止
してレジスタ６７にアクセスしたり、バスコントローラ
６６を用いてメモリ６２や入出力制御回路６３にアクセ
スしてユーザプログラムの制御を行う。シリアルインタ
ーフェース６４からの信号は直接にはホストコンピュー
タ６９に接続できない場合が多いので、デバックツール
６８がホストコンピュータ６９からのコマンドをマイク
ロコンピュータ６１が理解できる信号に変換したり、マ
イクロコンピュータ６１からの信号をホストコンピュー
タ６９が理解できるデータ形式に変換する。

【０００７】この場合では、ユーザターゲットシステム
６０上のマイクロコンピュータ６１がシーケンサ６５を
内蔵していて、シーケンサ６５がマイクロコンピュータ
６１やシリアルインターフェース６４にアクセスするた
め、デバックツール６８との接続のロジック回路が複雑
になり、チップ上の面積が大きくなるという問題があっ
た。また、レジスタの追加などが発生した場合にはシー
ケンサ６５を変更しない限り対処することができないと
いう問題もあった。

【０００８】図８は、本発明が適用されるデバックシス
テムの構成を示すブロック図である。このデバックシス
テムはユーザターゲットシステム７０とデバックツール
８０から構成される。ユーザターゲットシステム７０は
マイクロコンピュータ７１と、メモリ７２と、入出力制
御回路７３から構成される。マイクロコンピュータ７１
はプロセッサコア７４とデバックユニット７５から構成
される。プロセッサコア７４はプロセッサバス７６、７
８を介して、メモリ７２や入出力制御回路７３にアクセ
スしてプログラムを実行する。プロセッサコア７４は内
部デバックインターファイス７７と内部プロセッサバス
７８とによってデバックユニット７５と接続され、デバ
ックユニット７５は外部デバックインターファイス７９
によってデバックツール８０と接続されている。デバッ
クユニット７５は、プロセッサコア７４とデバックツー
ル８０間で、信号の出力形式を変換したり、出力タイミ
ングを取ったりする働きを行う。

【０００９】このデバックシステムには、ユーザプログ
ラムを実行するノーマルモードと、モニタプログラムを
実行するデバックモードとがある。プロセッサコアがデ
バック例外を発生した場合に、デバックモードに移る。
デバック例外の発生は、次のような条件で発生する。 シングルステップ ユーザプログラムの各命令の実行前にデバック例外を発
生する。 命令ブレーク 設定したアドレスを実行する直前にデバック例外を発生
する。アドレスは３箇所間で設定することができる。 データブレーク 設定したアドレスに対して、読み出し／書き込みが行わ
れると、読み出し／書き込みの実行より１〜数命令後に
デバック例外を発生する。アドレスは１箇所のみ設定す
ることができる。 ソフトウェアブレーク ｂｒｋ命令の実行によってデバック例外を発生する。デ
バック例外発生時の退避アドレスはｂｒｋ命令の次のア
ドレスである。

【００１０】デバックモードに移るとプロセッサコアは
デバックユニットを介してデバック処理ルーチンを実行
する。デバック処理ルーチンによって、ユーザターゲッ
トプログラムを任意のアドレスでブレークさせたり、シ
ングルステップで実行させることができ、さらに、メモ
リやレジスタのリードやライト、ユーザプログラムの終
了アドレスの指定、ユーザプログラムの実行開始アドレ
スの指定などの実行制御機能を実現することができる。
また、プロセッサコアがデバック処理ルーチン上のノー
マルモードへの復帰命令を実行することによって、ノー
マルモードへ復帰し、復帰命令で指定されたアドレスは
ジャンプして、ユーザプログラムの実行を再開する。一
方、ノーマルモードでは、デバックシステムはユーザプ
ログラムを実行する。この時、同時に命令情報、命令ア
ドレス情報、データ情報、データアドレス情報を選択的
にトレースすることができる。

【００１１】このように方式を採用して、ユーザターゲ
ットシステム７０上のマイクロコンピュータ７１にデバ
ック機能を有するデバックユニット７５を含めるように
したので、デバック機能を実現するにあたり、ユーザタ
ーゲットシステム７０とデバックツール８０とを結ぶ出
力信号線の本数（ビット幅）を少なくすることができ
る。また、ノーマルモードでは、ユーザターゲットシス
テム７０上でマイクロコンピュータ７１を動作させなが
ら信号をトレースしてデバックできるようにしているの
で、高い周波数でも応答することができ、メモリ７２や
入出力装置へのアクセスを容易にして動作中の命令やデ
ータを正確に調べることができる。また、デバックユニ
ット７５が介在することによって、ユーザプログラムに
よってデバックツール８０のメモリやレジスタの内容が
不正に破壊されることがなく、また、デバックツール８
０によってユーザが使用しているレジスタの内容が不正
に破壊されることもないという利点がある。

【００１２】しかしながら、プロセッサコア７４のＣＰ
Ｕの内部処理はすべて３２ビットで行われているため、
ユーザターゲットシステム７０とデバックツール８０と
を結ぶ外部デバックインターフェイス７９の出力信号線
の本数（ビット幅）を少なくすると、バストレースを行
う際に十分なリアルタイムの応答が取りにくいという問
題が生まれる。例えば、外部デバックインターフェイス
７９の出力信号線が８ビットパラレルだとすると、３２
ビットの内部バスの内容をトレースするのに、バス情報
を複数サイクルに分割して出力せねばならず、４倍の時
間をかけるか４倍の転送速度が必要ということなり実現
が困難になる。仮に４倍の時間をかけるとすると、プロ
セッサコア７４が次の動作に移ると、出力中のバス情報
は全情報を出力しきっていなくてもそこで打ち切られて
しまい、バス情報も次のものに移ってしまうので、トレ
ースが読み取れないという問題が生まれ、ユーザターゲ
ットシステム７０とデバックツール８０とを結ぶ出力信
号線の本数（ビット幅）を少なくしたいという要求と矛
盾することになり、デバックのために重要な情報の出力
が制限されるという問題があった。これを解決するた
め、バス情報を全て内部メモリに一旦記憶し、その後、
所定の時期に時間をかけて読み出すという方法も考えら
れるが、そのためには大きな容量の内部メモリが必要と
なり、素子価格が高価になるとともにチップ面積が広く
なるという問題が生まれる。

【００１３】また、マイクロコンピュータのチップ内部
に、汎用の回路とは別にユーザ回路を追加作成する場
合、従来は、専用の信号ピンを割り当てて、これを用い
て、信号をユーザ回路から直接チップ外部に出力し、専
用のツールを用いたり、ロジックアナライザなどを用い
てデバックを行っていた。しかし、専用のツールを作成
するとするとそのために手間とコストがかかり、ロジッ
クアナライザを用いた場合は、手間がかかると共にマイ
クロコンピュータでの実行中のプログラムとの対応が取
りにくいという問題があった。さらに、ユーザ回路デバ
ック用の専用の信号ピンが必要となり、コストが増加
し、ピン数の制約により、他の信号をチップ外部に出力
できないなどの問題が生まれる可能性があった。

【００１４】

【発明が解決しようとする課題】上述のごとく、従来の
デバック機能内蔵型マイクロコンピュータでは、ユーザ
ターゲットシステム上でマイクロコンピュータを動作さ
せながら信号をトレースする場合に、ユーザターゲット
システムとデバックツールとを結ぶ出力信号線の本数
（ビット幅）が限られているため、読み出しに時間がか
かり、全情報を出力しきっていないうちにデータ出力が
打ち切られてしまいデバックのために必要な情報の出力
が制限されるという問題があった。また、マイクロコン
ピュータのチップ内部にユーザ回路が追加されている場
合、ユーザ回路のデバックには専用のツールかロジック
アナライザによる解析が必要となり、コストや手間がか
かり、さらに、専用の信号ピンが必要となって他の信号
の出力が制限されるなどの問題があった。

【００１５】本発明は、比較的簡単な方法でこの問題を
解決して、内部バスのビット幅よりも少ないビット幅の
出力信号線で内部バスの内容をトレースする場合に、必
要な情報だけを制限して出力するようにして、必要な情
報が途中で打ち切られることを防止することができ、よ
り正確なトレースがリアルタイムに可能になるととも
に、ユーザ回路のデバックを汎用回路の場合と同じツー
ルを用い、同じ環境で、同じソフトウェアで実行可能な
デバック機能内蔵型マイクロコンピュータの実現を課題
とする。

【００１６】

【課題を解決するための手段】上記課題を達成するた
め、本発明は、マイクロコンピュータ内部にバストレー
ス機能やバスブレーク機能を有するデバックユニットを
内蔵し、このデバックユニットがバスのビット幅よりも
少ない出力ビット幅でこのバス上の情報をトレースする
デバック機能内蔵型マイクロコンピュータにおいて、前
記デバックユニットのバストレースの対象となるバスご
とに設けられ前記バス情報を一時記憶するバス情報記憶
手段と、前記バス情報記憶手段への前記バス情報の一時
記憶をトレース条件にしたがって制御するバス情報記憶
制御手段と、外部からの設定により前記バス情報記憶制
御手段へのトレース条件の指示を行うトレース条件指示
手段と、前記バス情報記憶手段に一時記憶されたバス情
報を前記デバックユニット出力として選択する記憶情報
選択手段とを具備することを特徴とする。これにより、
内部バスのビット幅よりも少ないビット幅の出力信号線
で内部バスの内容をトレースする場合に、必要な情報だ
けを制限して出力するようにして、必要な情報が途中で
打ち切られることを防止することができ、より正確なト
レースがリアルタイムに可能なデバック機能内蔵型マイ
クロコンピュータを実現することができる。

【００１７】マイクロコンピュータ内部にバストレース
機能やバスブレーク機能を有するデバックユニットと、
ユーザの利用目的に応じて設けられた汎用回路以外のユ
ーザ回路とを内蔵するデバック機能内蔵型マイクロコン
ピュータにおいて、前記デバックユニットのバストレー
スの対象となるバス上のバス情報を前記デバックユニッ
ト出力として選択するバス情報選択手段を有し、このバ
ス情報選択手段は前記ユーザ回路のバス情報も前記デバ
ックユニット出力として選択し出力することを特徴とす
る。これにより、ユーザ回路のデバックを汎用回路の場
合と同じツールを用い、同じ環境で、同じソフトウェア
で実行可能なデバック機能内蔵型マイクロコンピュータ
をを実現することができる。

【００１８】

【発明の実施の形態】以下、本発明にかかるデバック機
能内蔵型マイクロコンピュータを添付図面を参照にして
詳細に説明する。

【００１９】図１は、本発明のデバック機能内蔵型マイ
クロコンピュータの一実施の形態を用いたデバックシス
テムの主要部の構成図である。図１において、符号１は
ＣＰＵ、符号２はＢＣＵ（バスコントロールユニッ
ト）、符号３はＤＢＧ（デバックユニット）、符号４は
メモリ、符号５は外部デバックツール、符号６はデバッ
ク用パソコンである。また、符号２４はキャッシュメモ
リ、符号２５はＤＭＡが可能なＤＭＡメモリである。Ｃ
ＰＵ１、ＢＣＵ２、ＤＢＧ３、キャッシュメモリ２４、
ＤＭＡメモリ２５はマイクロコンピュータチップ１０の
内部に設けられている。図１のＣＰＵ１とＢＣＵ２とで
図８のプロセッサコア７４に相当し、ＤＢＧ３が図８の
デバックユニット７５に、メモリ４が図８のメモリ７２
に、外部デバックツール５とデバック用パソコン６が図
８のデバックツール８０にあたる。図８の入出力制御回
路７３はここでは省略したが、メモリ４と並列に位置す
るものである。

【００２０】ＣＰＵ１とＢＣＵ２間には、命令アドレス
バス１１、命令バス１２、データアドレスバス１３、デ
ータバス１４とリード／ライト信号１５が転送される。
各バス１１〜１４は３２ビットのビット幅で転送され
る。ＢＣＵ２とメモリ４間は、３２ビット幅のアドレス
バス１６と、８〜３２ビット幅のデータバス１７、リー
ド／ライト信号１８で接続されている。この図ではＢＣ
Ｕ２の接続先をメモリ４で代表したが、メモリ４以外に
データアドレスバス１６、データバス１７は図示しない
入出力インタフェースを介して周辺ユニット、外部メモ
リにも接続され、これらとの間でアドレス、データを送
り、データを受け取ることができる。さらにはキャッシ
ュメモリ２４との間やＤＭＡメモリ２５との間でもデー
タのやり取りを行うことができる。ＣＰＵ１とメモリ４
間ではアドレスやデータはＢＣＵ２内の信号選択回路２
２で切り替えられてやり取りされる。

【００２１】また、命令アドレスバス１１、命令バス１
２、データアドレスバス１３、データバス１４、アドレ
スバス１６およびデータバス１７上の信号はＢＣＵ２内
のレジスタ２３−１〜２３−６を介してＤＢＧ３に引き
込まれ、出力選択回路３２の指定によりＤＢＧ３内のマ
ルチプレクサ（ＭＵＸ）３１で選択されて、外部デバッ
クツール５に８ビット幅のトレースデータ外部出力（図
８の外部デバックインタフェース７９に相当）として転
送される。この時、出力選択回路３２はＣＰＵ１がリク
エストアドレスを受理したときに呼び出し元に動作完了
を示すために送るＡＣＫ（ACKnowledge ）信号、データ
を送り返すタイミングを示すｖａｌｉｄ信号を入力し、
それに応じてマルチプレクサ３１の制御を行う。レジス
タへの書き込み条件判定回路２１は出力のために必要な
信号だけレジスタ２３−１〜２３−６への書き込みを許
し、不要な情報は取り込まない。これによって不要な情
報によってレジスタ２３−１〜２３−６内にある必要な
情報が上書きされるのを防止する。

【００２２】ＤＢＧ３内の設定レジスタ３４には、例え
ば、デバック用パソコン６から外部デバックツール５を
介して入力される設定レジスタ設定信号３６によって、
トレースすべき信号などのトレース条件が設定される。
設定レジスタ３４へのトレース条件の設定は、信号ピン
の余裕があれば、例えばスイッチなどによるマニュアル
設定も可能である。設定レジスタ３４に設定されたトレ
ース条件は出力選択回路３２とＢＣＵ２内のレジスタへ
の書き込み条件判定回路２１へ送られる。

【００２３】設定レジスタ３４に設定できるトレース条
件は例えば次に挙げるようなものである。これらのトレ
ース条件の設定は設定レジスタ３４上の特定の１ビット
のオン、オフまたは２ビットの指定によって行われる。 １）リード（読み出し）出力イネーブル（１ビット指
定） メモリ４からのリードアクセス信号（読み出し時のアド
レスまたはデータ）を出力するかどうかの設定。 ２）ライト（書き込み）出力イネーブル（１ビット指
定） メモリ４へのライトアクセス信号（書き込み時のアドレ
スまたはデータ）を出力するかどうかの設定。 ３）アドレス出力バイト数設定（２ビット指定） アドレスデータの下位を何ビット出力するかの設定。８
ビット、１６ビット、２４ビット、３２ビットのいずれ
かが選べる。 ４）データ出力イネーブル（１ビット指定） データを出力するかどうかの設定。 ５）アドレス出力イネーブル（１ビット指定） アドレスを出力するかどうかの設定。 ６）ＤＭＡメモリ２５によるメモリアクセス出力イネー
ブル（１ビット指定） ＤＭＡメモリ２５がメモリ４をアクセスする時のアドレ
スまたはデータを出力するかどうかの設定。７）キャッ
シュメモリ２４のリフィル／ライトバック時のメモリア
クセス出力イネーブル（１ビット指定） キャッシュメモリ２４のリフィル／ライトバック時にメ
モリ４にアクセスする場合にアドレスまたはデータを出
力するかどうかの設定。 ８）ＣＰＵ１によるメモリアクセス出力イネーブル（１
ビット指定） ＣＰＵ１がメモリ４をアクセスする時のアドレスまたは
データを出力するかどうかの設定。これらのトレース条
件は設定レジスタ３４に設定された上、レジスタへの書
き込み条件判定回路２１と出力選択回路３２へ送られ
る。

【００２４】図２〜図４に本実施の形態での各信号のタ
イムチャートを従来の場合と比較して示す。図２はライ
トアクセスのみをデバックしたい場合の例である。図２
で（ａ）はバスクロック、（ｂ）はアドレスバス１６上
のアドレス、（ｃ）はデータバス１７上の３２ビットデ
ータ、（ｄ）はリード／ライト信号１８、（ｅ）は設定
レジスタ３４がない場合の従来のトレースデータ外部出
力、（ｆ）は本実施の形態でのトレースデータ外部出力
（ＤＴＤ）３５の信号である。従来は、ライトアクセス
に続いてアドレスで始まるリード情報の出力がから
始まるため、レジスタ２３内のに当たるライトアクセ
ス情報はリード情報に上書きされてしまい、出力選択回
路３２は（ｅ）に示すようにトレースデータ外部出力と
してリードアドレスの出力を開始してしまう。本実施の
形態では、アドレスから始まるリード情報はレジスタ
２３には取り込まれず、レジスタ２３内にあるのライ
トアクセス情報は上書きされない。出力選択回路３２は
（ｆ）に示すようにトレースデータ外部出力（ＤＴＤ）
３５からのライトアクセス情報を引き続き出力し続け
る。このような方法で、レジスタ２３に書き込む情報を
観測するライトアクセスのみに絞ることで、より多くの
必要な情報を信号ピンから外部に出力することができ
る。

【００２５】図３は、ＣＰＵ１によるメモリアクセスの
みを観測したい場合の例である。図３で（ａ）はバスク
ロック、（ｂ）はアドレスバス１６上のアドレス、
（ｃ）はデータバス１７上の３２ビットデータ、（ｄ）
はリード／ライト信号１８、（ｅ）は設定レジスタ３４
がない場合の従来のトレースデータ外部出力、（ｆ）は
本実施の形態でのトレースデータ外部出力（ＤＴＤ）３
５から出力される信号である。ＣＰＵ１によるメモリア
クセスに続いて、ＤＭＡメモリ２５によるメモリアクセ
スが行われるとすると、従来は、アドレスで始まるＤ
ＭＡメモリ２５によるアクセスの情報出力がから始ま
るため、レジスタ２３内のに当たるライトアクセス情
報はＤＭＡメモリ２５によるアクセスの情報に上書きさ
れてしまい、出力選択回路３２は（ｅ）に示すようにト
レースデータ外部出力としてＤＭＡメモリ２５によるア
クセスの情報の出力を開始してしまう。本実施の形態で
は、アドレスから始まるＤＭＡメモリ２５によるアク
セスの情報はレジスタ２３には取り込まれず、レジスタ
２３内にあるのライトアクセス情報は上書きされな
い。したがって、出力選択回路３２は（ｆ）に示すよう
にトレースデータ外部出力（ＤＴＤ）３５からのライ
トアクセス情報を引き続き出力し続ける。この場合も、
ＣＰＵ１によるメモリアクセスのみに観測する情報を絞
るようにすることで、より多くの必要な情報を信号ピン
から外部に出力することができる。

【００２６】図４は、データのみを観測したい場合の例
である。図４で（ａ）はバスクロック、（ｂ）はアドレ
スバス１６上のアドレス、（ｃ）はデータバス１７上の
３２ビットデータ、（ｄ）はリード／ライト信号１８、
（ｅ）は設定レジスタ３４がない場合の従来のトレース
データ外部出力、（ｆ）は本実施の形態でのトレースデ
ータ外部出力（ＤＴＤ）３５から出力される信号であ
る。ライトアクセスを観測していると、従来ではアドレ
スに引き続いてデータを外部に出力するはずであるが、
アドレスから次のライトアクセスに移り、新しいアク
セス情報のアドレス出力が始まってしまうので、レジ
スタ２３内のに当たるライトアクセスのデータ情報は
新しいライトアクセスのアドレス情報に上書きされてし
まい、出力選択回路３２は（ｅ）に示すようにトレース
データ外部出力としてライトアドレスの出力が連続され
てしまう。本実施の形態では、アドレス情報はレジスタ
２３には取り込まれずデータ情報だけが取り込まれるの
で、レジスタ２３内にあるのライトアクセスデータ情
報はアドレス情報によって上書きされない。したがって
出力選択回路３２は（ｆ）に示すようにトレースデータ
外部出力（ＤＴＤ）３５からのライトアクセスデータ
情報を更新しながら引き続き出力し続ける。このような
方法で、観測する情報をデータのみに絞るようにするこ
とで、より多くの必要な情報を信号ピンから外部に出力
することができる。このようなトレース条件の設定を行
うことによって、レジスタへの書き込み条件判定回路２
１と出力選択回路３２の働きによりデバック時に不要な
情報を出力しないようにすることができ、新しくバスに
流れた不要な情報が出力されるために必要な情報が途中
で打ち切られることが少なくなる。

【００２７】図５に、本発明のデバック機能内蔵型マイ
クロコンピュータの他の実施の形態を用いたデバックシ
ステムの主要部の構成図を示す。図５において、ＣＰＵ
１、ＢＣＵ２、メモリ４、外部デバックツール５、デバ
ック用パソコン６は図１に示したものとほぼ同様のもの
である。キャッシュメモリ２４、ＤＭＡメモリ２５と、
命令アドレスバス１１、命令バス１２、データアドレス
バス１３、データバス１４、リード／ライト信号１５な
どの信号も図１に示したものほぼ同様である。本実施の
形態では、ＤＢＧ３内にはステータス生成回路３３が設
けられ、ＢＣＵ２からトレースするバス情報が、命令か
アドレスかそれともデータか、データのアクセスがＣＰ
Ｕ１からかキャッシュメモリ２４からかそれともＤＭＡ
メモリ２５からか、アクセスサイズの大きさは、リード
かライトかなどを示す判定用信号２６がこのステータス
生成回路３３に送られる。ステータス生成回路３３では
これらの信号を解釈してステータス信号４０とする。

【００２８】また、マイクロコンピュータチップ１０の
内部に客先の使用目的に応じたユーザ回路７が設けられ
ている。ＤＢＧ３にはこのユーザ回路７からユーザ回路
トレースデータ４１とユーザ回路ステータス４２が入力
されている。ＤＢＧ３には図１のマルチプレクサ（ＭＵ
Ｘ）３１に相当するマルチプレクサ（ＭＵＸａ）３１の
ほかにマルチプレクサ（ＭＵＸｂ）３８とマルチプレク
サ（ＭＵＸｃ）３９とが設けられている。マルチプレク
サ（ＭＵＸｂ）３８はマルチプレクサ（ＭＵＸａ）３１
から出力される内部バストレースデータとユーザ回路ト
レースデータ４１とのいずれかを選択して外部デバック
ツール５に出力する。マルチプレクサ（ＭＵＸｃ）３９
はステータス生成回路３３からのステータス信号４０と
ユーザ回路ステータス４２とのいずれかを選択して外部
デバックツール５に出力する。

【００２９】このように、ＤＢＧ３にユーザ回路７から
のユーザ回路トレースデータ４１やユーザ回路ステータ
ス４２を設定に応じて選択するマルチプレクサ（ＭＵＸ
ｂ）３８とマルチプレクサ（ＭＵＸｃ）３９とを設けた
ので、ユーザ回路７からのトレースデータ４１やステー
タス４２を外部に出力して確認するために専用のピンを
用意する必要がなくなり、ピン数増加によるコストの増
加をなくすることができる。また、汎用のデバックツー
ル５でユーザ回路７からの出力情報を受け取ることがで
きるため、専用のプログラムを作ったり専用のツールを
用意する必要がなく、専用のツールを作成する手間とコ
ストを削減することができ、デバック効率を向上するこ
とができる。また、デバックツール５で他のデバック出
力信号と同時にユーザ回路７からの出力情報を受け取る
ことができるため、マイクロコンピュータ１０で実行中
のプログラムやマイクロコンピュータ１０内部の信号と
ユーザ回路７からの信号との時間的な対応がとりやす
く、この点からもデバック効率が向上する。

【００３０】

【発明の効果】以上説明したように本発明は、デバック
機能内蔵型マイクロコンピュータに、バストレースの対
象となるバスごとに用意されたバス情報を一時記憶する
バス情報記憶手段と、このバス情報記憶手段へのバス情
報の一時記憶をトレース条件にしたがって制御するバス
情報記憶制御手段と、このバス情報記憶制御手段へのト
レース条件の指示を外部からの設定によって行うトレー
ス条件指示手段と、バス情報記憶手段に一時記憶された
バス情報を選択して出力する記憶情報選択手段とを設け
る。これにより、必要な情報だけに制限して一時記憶
し、記憶内容を出力することにより、トレース時に必要
な情報が途中で打ち切られる確率を少なくしてより正確
なトレースをリアルタイムで行うことが可能なデバック
機能内蔵型マイクロコンピュータを実現することができ
る。

【００３１】本発明は、トレース条件としてバス情報が
読み出しアクセスであるか書き込みアクセスであるか、
バス情報がデータであるかアドレスであるか、バス情報
の接続先、トレースされるアドレスを下位から何ビット
まで出力するかを決め、これにしたがってバス情報記憶
手段への記憶内容を特定する。これにより、必要な情報
だけを選択することができ、不必要な情報が流れること
によって肝心の必要な情報のトレースが妨げられること
を防止することができる。

【００３２】本発明は、トレース条件にしたがってトレ
ースに不要な情報のバス情報記憶手段への一時記憶を禁
止することを特徴とする。これにより、不必要な情報に
よって肝心の必要な情報が上書きされ、必要な情報のト
レースが妨げられることを防止することができる。

【００３３】本発明は、デバック機能内蔵型マイクロコ
ンピュータにおいて、デバックユニットのバストレース
の対象となるバス上のバス情報を選択し出力するバス情
報選択手段を有し、このバス情報選択手段はユーザ回路
のバス情報も選択し出力することを特徴とする。これに
より、ユーザ回路のバス情報を汎用回路のバス情報と同
様に、同じツール、同じ環境、同じソフトウェアでトレ
ースすることができる。

【００３４】本発明は、ステータス情報を出力するステ
ータス情報出力手段を有し、このステータス情報出力手
段はユーザ回路のステータス情報も選択し出力すること
を特徴とする。これにより、ユーザ回路のステータス情
報を汎用回路のステータス情報と同様に、同じツール、
同じ環境、同じソフトウェアでデバックすることができ
る。

【００３５】本発明は、ステータス情報には信号種別、
出力状態、サイズ、読み出し／書き込みの情報が含まれ
ることを特徴とする。これにより、デバック時にユーザ
がバス情報の内容を判断する必要がなくなり、デバック
ツールで判断できるので、より解析が容易でデバック効
率を向上することができる。

【図面の簡単な説明】

【図１】 本発明のデバック機能内蔵型マイクロコンピ
ュータの一実施の形態を用いたデバックシステムの構成
図。

【図２】 本発明でのトレース時の各信号のタイムチャ
ート。

【図３】 本発明でのトレース時の各信号のタイムチャ
ート。

【図４】 本発明でのトレース時の各信号のタイムチャ
ート。

【図５】 本発明のデバック機能内蔵型マイクロコンピ
ュータの他の実施の形態を用いたデバックシステムの構
成図。

【図６】 従来のデバックシステムのブロック図。

【図７】 従来のデバックシステムのブロック図。

【図８】 本発明が用いられるデバックシステムのブロ
ック図。

【符号の説明】

１ ＣＰＵ ２ ＢＣＵ（バスコントロールユニット） ３ ＤＢＧ（デバックユニット） ４ メモリ ５ 外部デバックツール ６ デバック用パソコン ７ ユーザ回路 １０ マイクロコンピュータ １１ 命令アドレスバス １２ 命令バス １３ データアドレスバス １４、１７ データバス １５ リード／ライト信号 １６ アドレスバス ２１ レジスタへの書き込み条件判定回路 ２２ 信号選択回路 ２３−１〜２３−６ レジスタ ２４ キャッシュメモリ ２５ ＤＭＡメモリ ２６ 判定用信号 ３１、３８、３９ マルチプレクサ ３２ 出力選択回路 ３３ ステータス生成回路 ３４ 設定レジスタ ３５ トレースデータ外部出力 ３６ 設定レジスタ設定信号 ３７ ステータス出力 ４０ ステータス信号 ４１ ユーザ回路トレースデータ ４２ ユーザ回路ステータス ５０、６０、７０ ユーザターゲットシステム ５１、６１、７１ マイクロコンピュータ ５２、６２、７２ メモリ ５３、６３、７３ 入出力制御回路 ５４、７６ プロセッサバス ５５、６８、８０ デバックツール ５６ デバック用マイクロコンピュータ ５７ モニタプログラムメモリ ６４ シリアルインタフェース ６５ シーケンサ ６６ バスコントローラ ６７ レジスタ ６９ ホストコンピュータ ７４ プロセッサコア ７５ デバックユニット ７７ 内部デバックインタフェース ７８ 内部プロセッサバス ７９ 外部デバックインタフェース

フロントページの続き Ｆターム(参考） 5B042 GA13 GA32 GC03 GC08 HH05 HH30 HH50 LA09 LA12 MA05 MC01 MC06 5B048 AA12 DD08 DD10 FF01 5B062 JJ08

Claims (9)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータ内部にバストレー
   ス機能やバスブレーク機能を有するデバックユニットを
   内蔵し、このデバックユニットがバスのビット幅よりも
   少ない出力ビット幅でこのバス上の情報をトレースする
   デバック機能内蔵型マイクロコンピュータにおいて、 前記デバックユニットのバストレースの対象となるバス
   ごとに設けられ前記バス情報を一時記憶するバス情報記
   憶手段と、 前記バス情報記憶手段への前記バス情報の一時記憶をト
   レース条件にしたがって制御するバス情報記憶制御手段
   と、 外部からの設定により前記バス情報記憶制御手段へのト
   レース条件の指示を行うトレース条件指示手段と、 前記バス情報記憶手段に一時記憶されたバス情報を前記
   デバックユニット出力として選択する記憶情報選択手段
   とを具備することを特徴とするデバック機能内蔵型マイ
   クロコンピュータ。
2. 【請求項２】 前記バス情報記憶制御手段が制御の基準
   とする前記トレース条件には前記バス情報が読み出しア
   クセスであるか書き込みアクセスであるかの情報が含ま
   れることを特徴とする請求項１に記載のデバック機能内
   蔵型マイクロコンピュータ。
3. 【請求項３】 前記バス情報記憶制御手段が制御の基準
   とする前記トレース条件には前記バス情報がデータであ
   るかアドレスであるかの情報が含まれることを特徴とす
   る請求項１に記載のデバック機能内蔵型マイクロコンピ
   ュータ。
4. 【請求項４】 前記バス情報記憶制御手段が制御の基準
   とする前記トレース条件には前記バス情報の接続先が含
   まれることを特徴とする請求項１に記載のデバック機能
   内蔵型マイクロコンピュータ。
5. 【請求項５】 前記バス情報記憶制御手段が制御の基準
   とする前記トレース条件にはトレースされるアドレスが
   下位から何ビットまで出力されるかを示すビット数が含
   まれることを特徴とする請求項１に記載のデバック機能
   内蔵型マイクロコンピュータ。
6. 【請求項６】 前記バス情報記憶制御手段は前記トレー
   ス条件にしたがってトレースに不要な情報の前記バス情
   報記憶手段への一時記憶を禁止することを特徴とする請
   求項１に記載のデバック機能内蔵型マイクロコンピュー
   タ。
7. 【請求項７】 マイクロコンピュータ内部にバストレー
   ス機能やバスブレーク機能を有するデバックユニット
   と、ユーザの利用目的に応じて設けられた汎用回路以外
   のユーザ回路とを内蔵するデバック機能内蔵型マイクロ
   コンピュータにおいて、 前記デバックユニットのバストレースの対象となるバス
   上のバス情報を前記デバックユニット出力として選択す
   るバス情報選択手段と、このバス情報選択手段に前記ユ
   ーザ回路のバス情報を入力するユーザ回路バス情報入力
   手段とを有し、 このバス情報選択手段は前記ユーザ回路バス情報入力手
   段から入力される前記ユーザ回路のバス情報も前記デバ
   ックユニット出力として選択し出力することを特徴とす
   るデバック機能内蔵型マイクロコンピュータ。
8. 【請求項８】 トレースするバス情報と共にトレースさ
   れたバス情報の内容を示すステータス情報を前記デバッ
   クユニット出力として出力するステータス情報出力手段
   と、このステータス情報出力手段に前記ユーザ回路のス
   テータス情報を入力するユーザ回路ステータス情報入力
   手段とを有し、 前記ステータス情報出力手段は前記ユーザ回路ステータ
   ス情報入力手段から入力される前記ユーザ回路のステー
   タス情報も前記デバックユニット出力として選択し出力
   することを特徴とする請求項７に記載のデバック機能内
   蔵型マイクロコンピュータ。
9. 【請求項９】 前記ステータス情報には信号種別、出力
   状態、サイズ、読み出し／書き込みの情報が含まれるこ
   とを特徴とする請求項８に記載のデバック機能内蔵型マ
   イクロコンピュータ。