JP2003263336A - デバック機能内蔵型マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 命令バスのビット幅よりも少ないビット幅の
出力信号線で命令バスの内容をトレースする場合に、命
令バスの複数の命令の情報をリアルタイムにある程度ま
で理解可能に読み出すことができるデバック機能内蔵型
マイクロコンピュータの実現を課題とする。 【解決手段】 デバック機能内蔵型マイクロコンピュー
タにおいて、ＤＢＧ（デバックユニット）３は、命令バ
ス１２のビット幅の３２ビットよりも少ない８ビットの
出力ビット幅で命令バス１２をトレースする時、命令バ
ス１２に並列出力される２つの命令を上位から４ビット
づつトレースする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバック機能内蔵
型マイクロコンピュータに関し、特にトレース方法を改
善したデバック機能内蔵型マイクロコンピュータに関す
る。

【０００２】

【従来の技術】プログラムの誤りを発見し、修正作業を
支援する目的から、プログラムをトレースし、指定した
行に来たときや、予め設定したアドレスやデータにアク
セスされたときなどに、プログラムの実行を止めてそれ
を外部に通知したり、その時のメモリの状態や変数の内
容を参照したり変更できるようにするのがデバック機能
である。

【０００３】このようなデバック機能を有するデバック
装置（デバックツール）として、従来はインサーキット
エミュレータと呼ばれるものがある。このインサーキッ
トエミュレータを用いたデバックシステムのブロック図
を図６に示す。図６のデバックシステムはユーザターゲ
ットシステム５０とこれをデバックするデバックツール
５５から構成されている。さらに、ユーザターゲットシ
ステム５０はマイクロコンピュータ５１と、メモリ５２
と、入出力制御回路５３から構成されている。デバック
ツール５５はデバック用マイクロコンピュータ５６とモ
ニタプログラムメモリ５７から構成されている。

【０００４】このシステムでは、デバック時にはユーザ
ターゲットシステム５０のマイクロコンピュータ５１を
取り外すか動作が無効になるようにして、この部分にデ
バックツール５５のプローブを接続し、ユーザターゲッ
トシステム５０上のマイクロコンピュータ５１の代わり
にデバックツール５５上のデバック用マイクロコンピュ
ータ５６を動作させ、デバックツール５５上のモニタプ
ログラムメモリ５７に記憶されているモニタプログラム
を実行させてユーザプログラムの実行を制御する。

【０００５】これにより、デバック用マイクロコンピュ
ータ５６はユーザターゲットシステム５０上のメモリ５
２に記憶されているデバック対象のプログラムを実行す
ることができ、デバック用マイクロコンピュータ５６は
ユーザターゲットシステム５０上のマイクロコンピュー
タ５１からは得られないトレース情報を出力することが
できる。また、プロセッサバス５４の情報のほかマイク
ロコンピュータ５１内部の情報などもトレースすること
ができる。しかし、この方法では、ユーザターゲットシ
ステム５０上のマイクロコンピュータ５１のすべてのピ
ンをデバックツール５５に接続する必要があり、信号線
の数が増えてプローブが高価なものになり、プロービン
グ動作が不安定になるなどの問題があり、ことに動作周
波数の高いマイクロコンピュータでは問題が多かった。

【０００６】図７は、他のデバックツールの従来例を用
いたデバックシステムを示す。この例では、ユーザター
ゲットシステム６０上のマイクロコンピュータ６１中に
デバックツール６８との通信に必要なシリアルインター
フェース６４とデバックツール６８から送られてくる信
号を解釈して実行するシーケンサ６５を内蔵している。
シーケンサ６５はデバックツール６８から送られてきた
信号にしたがって、ユーザプログラムの実行を一時停止
してレジスタ６７にアクセスしたり、バスコントローラ
６６を用いてメモリ６２や入出力制御回路６３にアクセ
スしてユーザプログラムの制御を行う。シリアルインタ
ーフェース６４からの信号は直接にはホストコンピュー
タ６９に接続できない場合が多いので、デバックツール
６８がホストコンピュータ６９からのコマンドをマイク
ロコンピュータ６１が理解できる信号に変換したり、マ
イクロコンピュータ６１からの信号をホストコンピュー
タ６９が理解できるデータ形式に変換する。

【０００７】この場合では、ユーザターゲットシステム
６０上のマイクロコンピュータ６１がシーケンサ６５を
内蔵していて、シーケンサ６５がマイクロコンピュータ
６１やシリアルインターフェース６４にアクセスするた
め、デバックツール６８との接続のロジック回路が複雑
になり、チップ上の面積が大きくなるという問題があっ
た。また、レジスタの追加などが発生した場合にはシー
ケンサ６５を変更しない限り対処することができないと
いう問題もあった。

【０００８】図８は、本発明が適用されるデバックシス
テムの構成を示すブロック図である。このデバックシス
テムはユーザターゲットシステム７０とデバックツール
８０とＰＣホストコンピュータ８１から構成される。ユ
ーザターゲットシステム７０はマイクロコンピュータ７
１と、メモリ７２と、入出力制御回路７３から構成され
る。マイクロコンピュータ７１はプロセッサコア７４と
デバックユニット７５から構成される。プロセッサコア
７４はプロセッサバス７６、７８を介して、メモリ７２
や入出力制御回路７３にアクセスしてプログラムを実行
する。プロセッサコア７４は内部デバックインターフェ
ース７７と内部プロセッサバス７８とによってデバック
ユニット７５と接続され、デバックユニット７５は外部
デバックインターフェース７９によってデバックツール
８０と接続されている。デバックユニット７５は、プロ
セッサコア７４とデバックツール８０間で、信号の出力
形式を変換したり、出力タイミングを取ったりする働き
を行う。

【０００９】このデバックシステムには、ユーザプログ
ラムを実行するノーマルモードと、モニタプログラムを
実行するデバックモードとがある。プロセッサコアがデ
バック例外を発生した場合に、デバックモードに移る。
デバック例外の発生は、次のような条件で発生する。 シングルステップ ユーザプログラムの各命令の実行前にデバック例外を発
生する。 命令ブレーク 設定したアドレスを実行する直前にデバック例外を発生
する。アドレスは３箇所間で設定することができる。 データブレーク 設定したアドレスに対して、読み出し／書き込みが行わ
れると、読み出し／書き込みの実行より１〜数命令後に
デバック例外を発生する。アドレスは１箇所のみ設定す
ることができる。 ソフトウェアブレーク ｂｒｋ命令の実行によってデバック例外を発生する。デ
バック例外発生時の退避アドレスはｂｒｋ命令の次のア
ドレスである。

【００１０】デバックモードに移るとプロセッサコアは
デバックユニットを介してデバック処理ルーチンを実行
する。デバック処理ルーチンによって、ユーザターゲッ
トプログラムを任意のアドレスでブレークさせたり、シ
ングルステップで実行させることができ、さらに、メモ
リやレジスタのリードやライト、ユーザプログラムの終
了アドレスの指定、ユーザプログラムの実行開始アドレ
スの指定などの実行制御機能を実現することができる。
また、プロセッサコアがデバック処理ルーチン上のノー
マルモードへの復帰命令を実行することによって、ノー
マルモードへ復帰し、復帰命令で指定されたアドレスは
ジャンプして、ユーザプログラムの実行を再開する。一
方、ノーマルモードでは、デバックシステムはユーザプ
ログラムを実行する。この時、同時に命令情報、命令ア
ドレス情報、データ情報、データアドレス情報を選択的
にトレースすることができる。

【００１１】このような方式を採用して、ユーザターゲ
ットシステム７０上のマイクロコンピュータ７１にデバ
ック機能を有するデバックユニット７５を含めるように
したので、デバック機能を実現するにあたり、ユーザタ
ーゲットシステム７０とデバックツール８０とを結ぶ出
力信号線の本数（ビット幅）を少なくすることができ
る。また、ノーマルモードでは、ユーザターゲットシス
テム７０上でマイクロコンピュータ７１を動作させなが
ら信号をトレースしてデバックできるようにしているの
で、高い周波数でも応答することができ、メモリ７２や
入出力装置へのアクセスを容易にして動作中の命令やデ
ータを正確に調べることができる。また、デバックユニ
ット７５が介在することによって、ユーザプログラムに
よってデバックツール８０のメモリやレジスタの内容が
不正に破壊されることがなく、また、デバックツール８
０によってユーザが使用しているレジスタの内容が不正
に破壊されることもないという利点がある。

【００１２】しかしながら、プロセッサコア７４のＣＰ
Ｕの内部処理はすべて３２ビットで行われているため、
ユーザターゲットシステム７０とデバックツール８０と
を結ぶ外部デバックインターフェース７９の出力信号線
の本数（ビット幅）を少なくすると、バストレースを行
う際に十分なリアルタイムの応答が取りにくいという問
題が生まれる。例えば、外部デバックインターフェース
７９の出力信号線が８ビットパラレルだとすると、３２
ビットの内部バスの内容をトレースするのに４倍の時間
をかけるか、４倍の転送速度が必要ということになり、
現実的ではない。ＣＰＵの内部処理を３２ビットで行う
と、プロセッサコア７４が次の動作に移るとトレースの
内容も次の者に移ってしまうので、トレースが読み取れ
ないという問題が生まれる。また、出力信号線の本数
（ビット幅）を少なくすることは、転送速度の面から実
現は難しい。このことは、ユーザターゲットシステム７
０とデバックツール８０とを結ぶ出力信号線の本数（ビ
ット幅）を少なくしたいという要求と矛盾することにな
る。

【００１３】

【発明が解決しようとする課題】上述のごとく、従来の
デバック機能内蔵型マイクロコンピュータでは、ユーザ
ターゲットシステム上でマイクロコンピュータを動作さ
せながら信号をトレースする場合に、ユーザターゲット
システムとデバックツールとを結ぶ出力信号線の本数
（ビット幅）が限られているため、３２ビットの命令バ
スの内容を完全にトレースすることができないという問
題があった。本発明は、比較的簡単な方法でこの問題を
解決して、バスのビット幅よりも少ないビット幅の出力
信号線でバスの内容をトレースする場合に、命令バスの
複数の命令の情報をリアルタイムにある程度まで理解可
能に読み出すことができるデバック機能内蔵型マイクロ
コンピュータの実現を課題とする。

【００１４】

【課題を解決するための手段】上記課題を達成するた
め、本発明は、マイクロコンピュータ内部にバストレー
ス機能やバスブレーク機能を有するデバックユニットを
内蔵するデバック機能内蔵型マイクロコンピュータにお
いて、前記デバックユニットは、バスをトレースする際
に、前記バスに並列出力される複数の命令を上位から所
定のビットづつトレースすることを特徴とする。これに
より、バスのビット幅よりも少ないビット幅の出力信号
線を用いてトレースしながら、バスの情報をある程度ま
で理解可能にリアルタイムに読み出すことができるデバ
ック機能内蔵型マイクロコンピュータを実現できる。

【００１５】

【発明の実施の形態】以下、本発明にかかるデバック機
能内蔵型マイクロコンピュータを添付図面を参照にして
詳細に説明する。

【００１６】図１は、本発明のデバック機能内蔵型マイ
クロコンピュータの一実施の形態を用いたデバックシス
テムの主要部の構成図である。図１において、符号１は
ＣＰＵ、符号２はＢＣＵ（バスコントロールユニッ
ト）、符号３はＤＢＧ（デバックユニット）、符号４は
メモリ、符号５は外部デバックツール、符号６はデバッ
ク用パソコンである。図１のＣＰＵ１とＢＣＵ２とで図
８のプロセッサコア７４に相当し、ＤＢＧ３が図８のデ
バックユニット７５に、メモリ４が図８のメモリ７２
に、外部デバックツール５とデバック用パソコン６が図
８のデバックツール８０とＰＣホストコンピュータ８１
にあたる。図８の入出力制御回路７３はここでは省略し
たが、メモリ４と並列に位置するものである。

【００１７】ＣＰＵ１とＢＣＵ２間には、命令アドレス
バス１１、命令バス１２、データアドレスバス１３、デ
ータバス１４とリード／ライト信号１５が転送される。
各バス１１〜１４は３２ビットのビット幅で転送され
る。ＢＣＵ２とメモリ４間は、３２ビット幅のデータア
ドレスバス１６と、８〜３２ビット幅のデータバス１
７、リード／ライト信号１８で接続されている。この図
ではＢＣＵ２の接続先をメモリ４で代表したが、メモリ
４以外にデータアドレスバス１６、データバス１７は図
示しない入出力インターフェースを介して周辺ユニッ
ト、外部メモリにも接続され、これらとの間でアドレ
ス、データを送り、データを受け取る。さらにはキャッ
シュとの間やＤＭＡでもデータのやり取りを行う。ＣＰ
Ｕ１とメモリ４間ではアドレスやデータはＢＣＵ２内の
信号選択回路２２で切り替えられてやり取りされる。

【００１８】また、命令アドレスバス１１、命令バス１
２、データアドレスバス１３、データバス１４、データ
アドレスバス１６およびデータバス１７上の信号はＢＣ
Ｕ２内のレジスタ２３−１〜２３−６を介してＤＢＧ３
に引き込まれ、出力選択回路３２の指定によりＤＢＧ３
内のマルチプレクサ３１で選択されて、外部デバックツ
ール５に８ビット幅のトレースデータ外部出力（図８の
外部でバックインターフェース７９に相当）として転送
される。この時、レジスタへの書き込み条件判定回路２
１は出力のために必要な信号だけのレジスタ２３−１〜
２３−６への書き込みを許し、不要な情報は取り込まな
い。設定レジスタ３３にはトレースすべき信号が設定さ
れる。

【００１９】ここで、メモリ４からＣＰＵ１にプリフェ
ッチ（あらかじめ転送）される命令バス１２の命令信号
をトレースの場合について考える。本実施の形態では、
命令はすべて１６ビット固定長であり、２命令が同時に
プリフェッチされ、命令バス［３１：０］には命令２
［１５：０］と命令１［１５：０］の情報が同時に流さ
れる。従来、このようにチップ外部にバス情報を出力す
る場合、出力ビット数がバスのビット幅に比べて少ない
時は、単純にバス上の情報を下位ビットから出力可能な
ビット数づつに別けて出力していた。本実施の形態に当
てはめると、図２に示すように、命令１の下位８ビット
［７：０］、命令１の上位８ビット［１５：８］、命令
２の下位８ビット［７：０］、命令２の上位８ビット
［１５：８］の順に出力される。

【００２０】バストレースの場合、バスに次の情報が流
れると、古いバス情報の外部への出力はそこで打ち切ら
れ、新しいバス情報の出力が行われる。したがって、従
来の方法では、外部への出力が途中で打ち切られた場
合、何の命令がバスに流れたのかを推察することは難し
かった。ことに、複数命令を同時にプリフェッチする場
合、場合によっては、全く外部に出力されない命令が生
れ、推測が全く不可能な場合も多かった。図２の場合で
いうと、命令２側はほとんど出力されない可能性が高か
った。

【００２１】ところで、本実施の形態では、命令は一定
の形式にしたがって体系づけて記述されており、上位ビ
ット側から種類別に分けられている。命令は、その機能
およびアドレッシングモード（アドレス部の数など）に
よって以下にのべるように大きく８種類（クラス０〜ク
ラス７）に分けられ、命令の上位３ビット［１５：１
３］がこのクラスを表している。

【００２２】クラス０ 上位３ビットが“０００” アドレス部を１つ持つ命令、および分岐命令が含まれ
る。 クラス１ 上位３ビットが“００１” 汎用レジスタとメモリ間のデータ転送命令、および汎用
レジスタ間の演算命令が含まれる。 クラス２ 上位３ビットが“０１０” スタックポインタによるディスプレースメント付きレジ
スタ間接アドレッシングのデータ転送命令が含まれる。 クラス３ 上位３ビットが“０１１” ６ビット即値を使用するデータ転送命令および演算命令
が含まれる。

【００２３】クラス４ 上位３ビットが“１００” スタックポインタに対する演算命令、シフト／ローテー
ト命令、除算命令が含まれる。 クラス５ 上位３ビットが“１０１” 汎用レジスタと特殊レジスタ間および汎用レジスタ間の
データ転送命令、ビット操作命令、乗算命令、積和演算
命令が含まれる。 クラス６ 上位３ビットが“１１０” 即値拡張命令である。 クラス７ 上位３ビットが“１１１” 将来の拡張用に予約されている。

【００２４】さらにこのクラスを表す３ビットに続く３
ビット〜５ビットでオペレータ（処理内容）を示し、こ
れらのビットで命令がほぼ推定できる。以下のビットに
はアドレス部などが表示される。図３に、命令の一例と
してクラス４に属するシフト／ローテート命令を示す。
したがって、以上の事実を勘案して、命令バス上に同時
に流れる複数の命令の上位ビット側から図４に示すよう
に複数命令を順次同時に外部に出力するようにする。こ
の時のタイミングチャートは図５に示すようになる。

【００２５】この方法によると、最初の読み出しクロッ
クで２つの命令の最初の４ビットづつが読み出され、次
の読み出しクロックで２つの命令のこれに続く４ビット
づつが読み出される。したがって最初のクロックで命令
の属するクラスが判明し、次のクロックでアドレス部を
除く命令内容がほぼ明らかになる。したがって、バス情
報が途中で打ち切られた場合においても、命令用バスを
流れるすべての命令の上位コードが分かるため、バスト
レースの情報を受け取るでバックツール側では該当する
命令を絞り込むことができる。

【００２６】

【発明の効果】以上説明したように本発明は、デバック
機能内蔵型マイクロコンピュータにおいて、デバックユ
ニットは、バスに並列出力される複数の命令を上位から
所定のビットづつトレースすることを特徴とする。これ
により、バスに比べて少ない出力信号線でありながら、
バス上の複数の命令の情報を同等にリアルタイムにある
程度まで読み出すことが可能なデバック機能内蔵型マイ
クロコンピュータを実現することができる。

【００２７】本発明に係る、デバックユニットは、バス
のビット幅よりも少ない出力ビット幅でこのバスをトレ
ースすることを特徴とする。これにより、バスのビット
幅よりも少ないビット幅の出力信号線を用いてトレース
する場合でも、効率的に情報を読み出すことが可能なデ
バック機能内蔵型マイクロコンピュータを実現すること
ができる。

【００２８】また本発明は、命令バスのビット幅は３２
ビットで並列出力される命令の数は２であり、出力ビッ
ト幅は８ビットで上位からトレースされる所定のビット
数は４であることを特徴とする。これにより、少ない出
力信号線で命令バスの情報をある程度までリアルタイム
に読み出すことできる実際に則したデバック機能内蔵型
マイクロコンピュータが得られる。

【００２９】さらに本発明は、並列出力される命令を、
それぞれ１６ビット固定長とし、上位ビットで機能、ア
ドレッシングモード、オペレータを表し、下位ビットで
アドレス部を示すようにしている。これにより、最初の
１ないし２クロックで命令をほぼ推定することができ
る。

【図面の簡単な説明】

【図１】 本発明のデバック機能内蔵型マイクロコンピ
ュータを用いたデバックシステムの構成図。

【図２】 従来のトレース時のバス情報の出力方法を示
す説明図。

【図３】 本発明におけるクラス４に属するシフト／ロ
ーテート命令の形式を示す図。

【図４】 本発明でのトレース時のバス情報の出力方法
を示す説明図。

【図５】 本発明でのトレース時のバス情報の出力タイ
ミングチャート。

【図６】 従来のデバックシステムのブロック図。

【図７】 従来のデバックシステムのブロック図。

【図８】 本発明が用いられるデバックシステムのブロ
ック図。

【符号の説明】

１ ＣＰＵ ２ ＢＣＵ（バスコントロールユニット） ３ ＤＢＧ（デバックユニット） ４ メモリ ５ 外部デバックツール ６ デバック用パソコン １１ 命令アドレスバス １２ 命令バス １３ データアドレスバス １４ データバス １５ リード／ライト信号 ２１ レジスタへの書き込み条件判定回路 ２２ 信号選択回路 ２３−１〜２３−６ レジスタ ３１ マルチプレクサ ３２ 出力選択回路 ３３ 設定レジスタ ５０、６０、７０ ユーザターゲットシステム ５１、６１、７１ マイクロコンピュータ ５２、６２、７２ メモリ ５３、６３、７３ 入出力制御回路 ５４、７６ プロセッサバス ５５、６８、８０ デバックツール ５６ デバック用マイクロコンピュータ ５７ モニタプログラムメモリ ６４ シリアルインターフェース ６５ シーケンサ ６６ バスコントローラ ６７ レジスタ ６９ ホストコンピュータ ７４ プロセッサコア ７５ デバックユニット ７７ 内部デバックインターフェース ７８ 内部プロセッサバス ７９ 外部デバックインターフェース ８１ ＰＣホストコンピュータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータ内部にバストレー
   ス機能やバスブレーク機能を有するデバックユニットを
   内蔵するデバック機能内蔵型マイクロコンピュータにお
   いて、 前記デバックユニットは、バスをトレースする際に、前
   記バスに並列出力される複数の命令を上位から所定のビ
   ットづつトレースすることを特徴とするデバック機能内
   蔵型マイクロコンピュータ。
2. 【請求項２】 前記デバックユニットは、バスのビット
   幅よりも少ない出力ビット幅でこのバスをトレースする
   ことを特徴とする請求項１に記載のデバック機能内蔵型
   マイクロコンピュータ。
3. 【請求項３】 前記命令バスのビット幅は３２ビットで
   前記並列出力される命令の数は２であり、前記出力ビッ
   ト幅は８ビットで前記上位からトレースされる所定のビ
   ット数は４ビットであることを特徴とする請求項１に記
   載のデバック機能内蔵型マイクロコンピュータ。
4. 【請求項４】 前記並列出力される命令はそれぞれ１６
   ビット固定長で、上位ビットで機能、アドレッシングモ
   ード、オペレータを表し、下位ビットでアドレス部を示
   すことを特徴とする請求項１または請求項２に記載のデ
   バック機能内蔵型マイクロコンピュータ。