JPH10214201A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 マイコンにデバッグ専用のモードを持たせる
必要があり、エミュレーションメモリを内蔵ＲＯＭと同
等の速度でアクセスしようとした場合、高速動作が可能
な高価なメモリが要求される。 【解決手段】 開発段階のプログラムが格納される電気
的に書き込み／消去が可能なフラッシュメモリ６と、外
部のＩＣＥ１４との接続のための専用入出力端子８を持
つデバック回路７とを内蔵し、デバック回路７にＣＰＵ
１との通信機能、ＩＣＥ１４との通信機能、ＣＰＵ１の
動作状態のトレース機能、デバッグ割り込みを発生させ
るブレーク機能、ＩＣＥ１４からのプログラムコードを
フラッシュメモリ６に書き込む機能、フラッシュメモリ
６の内容をＩＣＥ１４に送る機能を持たせた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、中央演算処理装
置（以下、ＣＰＵという）が用いるプログラムが格納さ
れる読み取り専用記憶装置（以下、ＲＯＭという）を内
蔵したマイクロコンピュータ（以下、マイコンという）
に関するものであり、特に、そのＲＯＭに格納するプロ
グラムの開発を容易にするマイコンに関するものであ
る。

【０００２】

【従来の技術】図２１は従来のメモリ内蔵型のマイコン
の構成を示すブロック図である。図において、１は当該
マイコンのＣＰＵであり、２はそれが用いるプログラム
が格納されるＲＯＭである。３は読み出し／書き込み可
能な随時書き換え記憶装置（以下、ＲＡＭという）であ
り、４はこのマイコンの周辺機能である。５はこれら各
部を接続する内部バスであり、５ａはアドレスバス、５
ｂはデータバス、５ｃは制御バスである。

【０００３】次に動作について説明する。ＣＰＵ１は当
該マイコンを動作させるためのプログラムをＲＯＭ２よ
り内部バス５を介して順次読み込み、読み込んだプロコ
ードを逐一解釈、実行する。このＣＰＵ１でのプログラ
ムの実行にともなって、ＣＰＵ１は内部バス５を介して
ＲＡＭ３あるいは周辺機能４とデータのやり取りを行
い、種々のデータ処理を実行する。

【０００４】なお、ＲＯＭ２は読み出し専用で、このＲ
ＯＭ２へのプログラムの書き込みは半導体の製造工程中
に行われるものであって、それ以降のプログラムの書き
換えはできない。したがって、ユーザが開発段階でプロ
グラムの作成およびデバッグを行う場合には、以下のよ
うな手法がとられる。

【０００５】ここで、図２２はマイコンのＲＯＭ２に格
納するプログラムを開発する際のプログラム開発環境を
示すブロック図であり、相当部分には図２１と同一符号
を付してその説明を省略する。図において、１１は図２
１にその構成を示したマイコンであり、１２はマイコン
１１の内部バス５を外部に引き出した外部バス、１３は
この外部バス１２によってマイコン１１に接続されたエ
ミュレーションメモリであり、このエミュレーションメ
モリ１３はマイコン１１とともにポッドと呼ばれる部分
に格納されている。１４はエミュレーションメモリ１３
をマイコン１１に接続している外部バス１２につながれ
たエミュレータ（以下、ＩＣＥという）であり、１５は
このＩＣＥ１４に接続された、パーソナルコンピュータ
（以下、パソコンという）あるいはエンジニアリング・
ワーキング・ステーション（以下、ＥＷＳという）など
によるホストコンピュータである。１６はユーザ基板で
あり、このユーザ基板１６上のマイコン１１を載せるス
ペースに設置されたソケットには、ポッドよりケーブル
によって引き出されたマイコン１１の各端子が接続され
ている。

【０００６】なお、マイコン１１はプログラムの開発時
だけに使用する特殊なモードを備えており、そのモード
では内蔵しているＲＯＭ２のアクセスを禁止するととも
に、内部バス５を外部に引き出す機能を用意する必要が
ある。その外部に引き出された外部バス１２に、読み出
し／書き込みが可能なメモリ（通常スタティックＲＡＭ
が使用される）によるエミュレーションメモリ１３を、
ＲＯＭ２のエミュレーションのために接続する。すなわ
ち、ＲＯＭ２の代わりにマイコン１１の外部に、外部バ
ス１２を介して読み出し／書き込みが可能なエミュレー
ションメモリ１３を用意し、このエミュレーションメモ
リ１３上に開発中のプログラムをおいてマイコン１１の
ＣＰＵ１に実行させ、バグがあれば順次それを修正して
ゆくことによりプログラムを完成させるものである。

【０００７】ユーザは通常ホストコンピュータ１５上
で、Ｃ言語あるいはアセンブラ言語等によってプログラ
ムを記述する。プログラムの記述が終わると、これをコ
ンパイルして１６進フォーマットのファイルにし、それ
をＩＣＥ１４に転送する。ＩＣＥ１４はマイコンとエミ
ュレーションメモリ１３を接続している外部バス１２に
つながっており、この外部バス１２を介してホストコン
ピュータ１５から送られてきたプログラムコードをエミ
ュレーションメモリ１３に転送（ダウンロード）する。
またＩＣＥ１４はこの外部バス１２以外にも、デバッグ
時にマイコン１１の動作を制御するいくつかの制御信号
（リセット入力、デバッグ割り込み要求入力等）、およ
びマイコン１１の動作状況を外部からモニタするための
いくつかのモニタ信号で、マイコン１１と接続されてい
る。ＩＣＥ１４はエミュレーションメモリ１３にプログ
ラムをダウンロードすると、マイコン１１をリセットス
タートさせる。

【０００８】これにより、マイコン１１はエミュレーシ
ョンメモリ１３上のプログラムの実行を開始する。プロ
グラム実行中の外部バス１２の信号およびモニタ信号は
ＩＣＥ１４内部のトレースメモリに一時的に蓄えられ
る。このトレースメモリの内容はリアルタイムにホスト
コンピュータ１５側から見ることができるようになって
おり、ユーザは自分の作成したプログラムの実行状態を
チェックすることができる。またＩＣＥ１４には、外部
バス１２の信号およびモニタ信号を随時監視して、マイ
コン１１の動作状態があらかじめ設定した条件に一致し
た場合に、デバッグ専用の割り込みをかけてプログラム
の実行を中断させたり、中断した状態でその時のマイコ
ン１１の内部レジスタやメモリの内容を見たり変更した
りする機能を備えている。ユーザはこのような機能を駆
使して、作成したプログラムが意図通りに動作していな
い場合にはその原因を探り、プログラムにミスがあれば
ホストコンピュータ１５上でこれを修正し、再度ＩＣＥ
１４を介してエミュレーションメモリ１３へダウンロー
ドする。このような操作を繰り返しながらプログラムの
開発作業が進められる。

【０００９】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、内蔵するＲ
ＯＭ２のアクセスを禁止し、エミュレーションメモリ１
３を外付けするために内部バス５を外部に出力する機能
や、デバッグ専用の割り込み入力を許可したり、ＩＣＥ
１４がマイコン１１内部の動作状態を知るためのモニタ
信号を出力する機能を持ったデバッグ時専用の特殊なモ
ードを持つ必要があり、場合によっては、ＲＯＭ２を内
蔵しないプログラム開発用途専用のチップを準備しなけ
ればならない場合もあるなどの課題があった。

【００１０】また、ＲＯＭ２はチップ内に内蔵されてい
るため高速でアクセスすることができ、これと同等の速
度で外部のエミュレーションメモリ１３をアクセスしよ
うとした場合、高価で高速なメモリが必要となり、半導
体プロセスの進歩でチップ内部の動作は年々早くなって
いるため、内蔵されたＲＯＭ２と同じ速度で外部に接続
したエミュレーションメモリ１３をアクセスすること自
体が難しくなりつつあるばかりか、ＩＣＥ１４はマイコ
ン１１の内部バス５の信号とモニタ信号を監視して、あ
らかじめ設定された状態を検出した場合に、マイコン１
１に対してデバッグ割り込みを要求してプログラムの実
行を中断させる機能（ブレーク機能）を持つが、状態検
出をしてから割り込み要求までに時間遅延が生じ、割り
込みが受け付けられて実際にプログラムの実行が中断さ
れた時には、最初の設定よりプログラムの実行が先に進
んでしまっていることが多く、さらには、マイコン１１
の各端子はポッドからケーブルで引き出されてユーザ基
板１６のソケットなどに接続されているため、そのケー
ブル等での信号遅延の影響で、入出力信号のタイミング
がマイコン１１をユーザ基板１６に直接取り付けた場合
と等価にならないことがあるなどの課題もあった。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、マイコン内部にプログラムデバッ
グ時に使用する種々の機能を備えたデバッグ回路を持
ち、かつ同一チップ上に内蔵した電気的に書き込み／消
去が可能なフラッシュメモリをエミュレーションメモリ
として使用することのできるマイクロコンピュータを得
ることを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、開発段階のプログラムが格
納される電気的に書き込み／消去が可能なフラッシュメ
モリと、外部のＩＣＥと接続するための専用入出力端子
を備えて、ＣＰＵとの通信機能、ＩＣＥとの通信機能、
ＣＰＵの動作状態のトレース機能、デバッグ専用の割り
込みを発生させるブレーク機能、ＩＣＥからのプログラ
ムコードをフラッシュメモリに書き込む機能、フラッシ
ュメモリの内容をＩＣＥに送る機能を有するデバック回
路を内蔵させたものである。

【００１３】請求項２記載の発明に係るマイクロコンピ
ュータは、内蔵されたデバッグ回路を外部のＩＣＥと接
続するための専用入出力端子を、データを双方向にやり
とりするデータ端子、やり取りされるデータの同期をと
るためのクロックを双方向に送るクロック端子、および
データ端子とクロック端子の信号の伝搬方向を決める制
御端子によって構成したものである。

【００１４】請求項３記載の発明に係るマイクロコンピ
ュータは、書き換え不可能なＲＯＭに格納されたプログ
ラムにバグがあるとき、実行アドレスがバグのあるプロ
グラム部分のアドレスになるとデバッグ回路よりデバッ
グ割り込みを発生させ、そのバグのあるプログラム部分
を回避して、別途用意された正しいプログラム部分に置
き換えるようにしたものである。

【００１５】請求項４記載の発明に係るマイクロコンピ
ュータは、ＣＰＵのプログラム実行が想定されたアドレ
ス範囲外に及ぶとデバッグ回路よりデバッグ割り込みを
発生させ、暴走検出を行うようにしたものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ内蔵型のマイコンの構成を示すブロック図である。
図において、１は当該マイコンの全体制御を掌握するＣ
ＰＵであり、２はこのＣＰＵ１を動作させるためのプロ
グラムが格納されるＲＯＭである。３はＣＰＵ１がＲＯ
Ｍ２に格納されたプログラムを実行する際に用いるＲＡ
Ｍであり、４はタイマ、アナログ／ディジタル変換器、
シリアル入出力回路などによるこのマイコンの周辺機能
である。５はこれらＣＰＵ１、ＲＯＭ２、ＲＡＭ３、お
よび周辺機能４を接続している内部バスであり、５ａは
この内部バス５を形成するアドレスバス、５ｂは同じく
データバス、５ｃは同じく制御バスである。なお、これ
らの各部は図２１に同一符号を付して示した従来のマイ
コンにおけるそれらと同等のものである。

【００１７】また、６はＲＯＭ２に格納されるプログラ
ムの開発段階のプログラムが格納され、当該プログラム
開発時のシミュレーションメモリとして使用される、電
気的に書き込みおよび消去することが可能なフラッシュ
メモリである。７は内部バス５を介してＣＰＵ１に接続
され、ＣＰＵ１との通信機能、当該マイコンの外部に接
続されるＩＣＥとの通信機能、ＣＰＵ１の動作状態のト
レース機能、デバッグ専用の割り込みを発生させるブレ
ーク機能、フラッシュメモリ６のリード／プログラム／
イレーズなどを行うダウンロード機能を有するデバック
回路である。８はこのデバッグ回路７と外部のＩＣＥと
を接続するための専用入出力端子であり、データを双方
向にやりとりするデータ端子としてのＧＤバス８ａ（Ｇ
Ｄ７〜ＧＤ０）、やり取りされるデータの同期をとるた
めのクロックを双方向に送るクロック端子としてのＧＣ
ＬＫ^* 端子８ｂ、およびＧＤバス８ａとＧＣＬＫ^* 端子
８ｂの信号の伝搬方向を決めるＧＯＥ^* 端子８ｃや、Ｖ
ｐｐ端子８ｄ、ＲＥＳＥＴ^* 端子８ｅなどの制御端子に
て構成されている。

【００１８】また、図２はマイコンのＲＯＭ２に格納す
るプログラムを開発する際のプログラム開発環境を示す
ブロック図である。図において、１１は図１にその構成
を示したマイコンであり、１４はこのマイコン１１の外
部に接続されたＩＣＥ、１５はこのＩＣＥ１４に接続さ
れた、パソコンあるいはＥＷＳなどによるホストコンピ
ュータである。１６はユーザ基板であり、このユーザ基
板１６にはマイコン１１が直接搭載されている。１７は
ユーザ基板１６に設けられ、マイコン１１の専用入出力
端子８とＩＣＥ１４を接続するためのケーブルとを結合
するためのコネクタである。

【００１９】さらに、図３はそのマイコン１１に内蔵さ
れた上記デバッグ回路７の構成を示すブロック図であ
る。図において、２１はデバッグ制御レジスタ（０）、
２２はデバッグ制御レジスタ（１）であり、これらデバ
ッグ制御レジスタ（０）２１およびデバッグ制御レジス
タ（１）２２は内部バス５のアドレスバス５ａ（Ａ１９
〜Ａ０）、データバス５ｂ（Ｄ１５〜Ｄ０）、および制
御バス５ｃによってマイコン１１のＣＰＵ１と接続さ
れ、その内容をＣＰＵ１から読み出し／書き込みができ
るようになっている。また、これらデバッグ制御レジス
タ（０）２１とデバッグ制御レジスタ（１）２２は、Ｇ
Ｄバス８ａおよびＧＣＬＫ^* 端子８ｂを介して、その内
容をマイコン１１の外部に接続したＩＣＥ１４から読み
出し／書き込みすることもできる。なお、このデバッグ
制御レジスタ（０）２１およびデバッグ制御レジスタ
（１）２２はともに８ビット長のレジスタによって形成
されており、それぞれの各ビットの内容によって、後述
するブレーク／トレース／ダウンロードの各機能を選択
したり、それら各機能の動作条件を設定したりすること
ができる。

【００２０】これらデバッグ制御レジスタ（０）２１お
よびデバッグ制御レジスタ（１）２２のビット構成を図
４に示す。図４（ａ）にはデバッグ制御レジスタ（０）
２１のビット構成が示されており、その第６ビットはト
レースモードの禁止／許可を選択するためのビット、第
５ビットはブレークモードの禁止／許可を選択するため
のビット、第４ビット〜第３ビットはオペコードアドレ
ス、データ読み出し、データ書き込み、データ読み出し
・書き込みなどのイベント検出サイクルを選択するため
のビットであり、第２ビット〜第０ビットはアドレス・
データ一致検出、アドレス一致検出、アドレス範囲検出
などのブレーク検出条件を選択するためのビットであ
る。また、図４（ｂ）にはデバッグ制御レジスタ（１）
２２のビット構成が示されており、その第４ビットはデ
バッグ割り込み要求のためのビット、第３ビットはサー
ビスエンドフラグのためのビット、第２ビットはサービ
スリクエストフラグのためのビット、第１ビットはビジ
ー（ＢＵＳＹ）フラグのためのビットであり、第０ビッ
トはダウンロードの禁止／許可を選択するためのビット
である。

【００２１】また、図３において、２３はアドレス比較
レジスタ（０）、２４はアドレス比較レジスタ（１）で
あり、これらアドレス比較レジスタ（０）２３およびア
ドレス比較レジスタ（１）２４は、ブレークモード時に
ブレーク検出を行う際のアドレス条件を設定する２０ビ
ット長のレジスタにて形成されている。ただし、アドレ
ス比較レジスタ（０）２３は後述するデータ比較レジス
タの内容をビット単位でマスクするマスクレジスタとし
ての機能も持っている。このアドレス比較レジスタ
（０）２３とアドレス比較レジスタ（１）２４は、デバ
ッグ制御レジスタ（０）２１およびデバッグ制御レジス
タ（１）２２と同様に、ＣＰＵ１およびＩＣＥ１４の両
者からその内容を読み出し／書き込みすることができる
ようになっている。

【００２２】２５は前記データ比較レジスタであり、ブ
レークモード時にブレーク検出を行う際のデータ条件を
設定する１６ビット長のレジスタにて形成されている。
このデータ比較レジスタ２５もまた、ＣＰＵ１およびＩ
ＣＥ１４の両者からその内容の読み出し／書き込みが行
えるようになっている。

【００２３】２６は各々が８ビット長の８本のレジスタ
で形成されたデバッグレジスタであり、それぞれデバッ
グレジスタ（０）、デバッグレジスタ（１）、・・・
・、デバッグレジスタ（７）と命名されている。このデ
バッグレジスタ２６はプログラムのデバッグを行う際
に、ＣＰＵ１とＩＣＥ１４との間でデータのやり取りを
する時のバッファレジスタの役割を担っている。なお、
このデバッグレジスタ２６もまた、ＣＰＵ１およびＩＣ
Ｅ１４の両者からその内容の読み出し／書き込みが行え
るようになっている。

【００２４】２７はアドレス一致比較回路（０）であ
り、このアドレス一致比較回路（０）２７はアドレス比
較レジスタ（０）２３の内容とＣＰＵ１からアドレスバ
ス５ａに出力されるアドレス信号（Ａ１９〜Ａ０）を随
時比較し、両者の内容が一致する場合にＡ０ＥＱ信号を
“Ｈ”レベルに、また後者が前者より大きい場合にＡ０
ＧＴ信号を“Ｈ”レベルにするものである。なお、これ
らのＡ０ＥＱ信号およびＡ０ＧＴ信号は後述するイベン
ト検出回路に送られる。

【００２５】２８はアドレス一致比較回路（１）であ
り、このアドレス一致比較回路（１）２８はアドレス比
較レジスタ（１）２４の内容とＣＰＵ１からアドレスバ
ス５ａに出力されるアドレス信号（Ａ１９〜Ａ０）を随
時比較し、両者の内容が一致する場合にＡ１ＥＱ信号を
“Ｈ”レベルに、また後者が前者より小さい場合にＡ１
ＬＴ信号を“Ｈ”レベルにするものである。なお、これ
らのＡ１ＥＱ信号およびＡ１ＬＴ信号も、後述するイベ
ント検出回路に送られる。

【００２６】２９はデータ一致回路であり、このデータ
一致回路２９はデータ比較レジスタ２５の内容とデータ
バス５ｂ上の信号（Ｄ１５〜Ｄ０）を随時比較し、両者
の内容が一致する場合にＤＥＱ信号を“Ｈ”レベルにす
るものである。ただし、デバッグ制御レジスタ（０）２
１の内容によって、データ比較レジスタ２５の内容をア
ドレス比較レジスタ（０）２３の内容でマスクする機能
が有効なモードを選択した場合には、アドレス比較レジ
スタ（０）２３の第１５ビット〜第０ビットの内の
“１”が設定されたビットに対応するデータ比較レジス
タ２５のビット内容は、このデータ一致回路２９で比較
される時にマスクされる。

【００２７】３０は前述のイベント検出回路であり、こ
のイベント検出回路３０は、デバッグ制御レジスタ
（０）２１およびデバッグ制御レジスタ（１）２２から
イベント検出の許可／禁止、種類／条件の情報を受け取
り、この情報に基づいてアドレス一致比較回路（０）２
７、アドレス一致比較回路（１）２８、およびデータ一
致回路２９からのＡ０ＥＱ、Ａ０ＧＴ、Ａ１ＥＱ、Ａ１
ＬＴ、ＤＥＱの各信号、およびＣＰＵ１から送られてく
るＲＯＰＣ、ＲＤＡ、ＲＤＴ、ＲＷＣＰＵの各モニタ信
号を受け取り、それに基づいてＣＰＵ１の動作が指定さ
れたイベントに合致したと判断するとＤＢＣ^* 信号を
“Ｌ”レベルにして、ＣＰＵ１に対するデバッグ割り込
みを発生するものである。

【００２８】３１はコードアドレスラッチ回路であり、
このコードアドレスラッチ回路３１は２０ビット長のラ
ッチ回路にて形成されており、ＣＰＵ１から送られてく
るアドレス信号のうち、ＣＰＵ１が現在実行しているプ
ログラムの番地を示すコードアドレスを一時的に蓄える
ものである。なお、このコードアドレスラッチ回路３１
の内容は、トレース機能が有効な時に、後述するトレー
ス制御回路からの指示でＧＤバス８ａに出力され、トレ
ース情報としてＩＣＥ１４に送られる。

【００２９】３２はデータアドレスラッチ回路であり、
このデータアドレスラッチ回路３２も２０ビット長のラ
ッチ回路にて形成されており、ＣＰＵ１から送られてく
るアドレス信号のうち、ＣＰＵ１が現在実行しているデ
ータのリード／ライトの番地を示すデータアドレスを一
時的に蓄えるものである。なお、このデータアドレスラ
ッチ回路３２の内容も、トレース機能が有効な時に、後
述するトレース制御回路からの指示でＧＤバス８ａに出
力され、トレース情報としてＩＣＥ１４に送られる。

【００３０】３３はデータラッチ回路であり、このデー
タラッチ回路３３は１６ビット長のラッチ回路にて形成
されており、データバス５ｂ上に出力されるＣＰＵ１の
読み出しデータもしくは書き込みデータを一時的に蓄え
るものである。なお、このデータラッチ回路３３の内容
は、トレース機能が有効な時に、後述するトレース制御
回路からの指示でＧＤバス８ａに出力され、トレース情
報としてＩＣＥ１４に送られる。

【００３１】３４はトレース制御回路であり、このトレ
ース制御回路３４はデバッグ制御レジスタ（０）２１お
よびデバッグ制御レジスタ（１）２２に設定された内容
にしたがって、ＣＰＵ１の動作によって変化するアドレ
スバス５ａの内容（Ａ１９〜Ａ０）およびデータバス５
ｂの内容（Ｄ１５〜Ｄ０）を、一旦コードアドレスラッ
チ回路３１、データアドレスラッチ回路３２、あるいは
データラッチ回路３３のラッチに蓄え、適宜ＧＤバス８
ａからＩＣＥ１４にトレース情報として出力する制御を
行うものである。

【００３２】３５はレジスタ制御回路であり、このレジ
スタ制御回路３５は内部にコマンドラッチ回路を備えて
おり、ＩＣＥ１４からＧＤバス８ａを介して、デバッグ
制御レジスタ（０）２１、デバッグ制御レジスタ（１）
２２、アドレス比較レジスタ（０）２３、アドレス比較
レジスタ（１）２４、データ比較レジスタ２５、あるい
はデバッグレジスタ２６の内容を読み書きする制御を行
うものである。

【００３３】３６はダウンロード制御回路であり、この
ダウンロード制御回路３６は内部にデータラッチ回路、
アドレスラッチ回路（Ｈ）、アドレスラッチ回路
（Ｌ）、コマンドラッチ回路、デコード回路等を備え、
ＩＣＥ１４からＧＤバス８ａを介して送られてくるプロ
グラムを、内部バス５に接続されたフラッシュメモリ６
に書き込むためのダウンロード機能を制御するものであ
る。

【００３４】次にその動作を、内蔵したデバッグ回路７
の動作と、そのデバッグ回路７を用いたプログラムのデ
バッグ処理動作についてそれぞれ説明する。なお、デバ
ッグ回路７の動作については、ＣＰＵ１とデバッグ回路
７との通信、ＩＣＥ１４とデバッグ回路７との通信、ブ
レーク機能、トレース機能、およびダウンロード機能に
分けてそれぞれ説明する。

【００３５】まず、デバッグ回路７の動作について、Ｃ
ＰＵ１とデバッグ回路７との通信に関する説明を行う。
マイコン１１に内蔵されたデバッグ回路７内のデバッグ
制御レジスタ（０）２１、デバッグ制御レジスタ（１）
２２、アドレス比較レジスタ（０）２３、アドレス比較
レジスタ（１）２４、データ比較レジスタ２５、および
デバッグレジスタ２６は、前述のようにＣＰＵ１から読
み出し／書き込みが可能に構成されている。これらの各
レジスタ２１〜２６にはメモリ空間内の特定アドレスが
割り振られており、ＣＰＵ１が持つ通常の読み出しある
いは書き込み命令によって、これら各レジスタ２１〜２
６のアドレスを指定することにより、その読み出し／書
き込みが実行される。なお、この実施の形態１における
各レジスタ２１〜２６のアドレス配置を図５に示す。図
示の例によれば、デバッグ制御レジスタ（０）２１には
番地“０００６６_H ”が割り当てられ、デバッグ制御レ
ジスタ（１）２２には番地“０００６７_H ”が割り当て
られている。

【００３６】ここで、ＣＰＵ１からのデバッグ回路７の
内部の各種レジスタ２１〜２６の書き込み／読み出しの
タイミングの一例として、デバッグ制御レジスタ（０）
２１およびデバッグ制御レジスタ（１）２２への書き込
み／読み出しのタイミングを図６に示す。なお、図６
（ａ）にはデバッグ制御レジスタ（０）２１の読み出し
タイミングが、図６（ｂ）にはデバッグ制御レジスタ
（１）２２への書き込みタイミングがそれぞれ示されて
いる。

【００３７】図において、φはマイコン１１を動作させ
る基準クロック、Ａ１９〜Ａ０はアドレスバス５ａ上の
番地であり、ＤＲＬＥ^* 、ＤＲＨＥ^* 、ＤＷＬＥ^* 、お
よびＤＷＨＥ^* は制御バス５ｃ上の制御信号、Ｄ７〜Ｄ
０はデータバス５ｂの下位側のデータ、Ｄ１５〜Ｄ８は
同じくデータバス５ｂの上位側のデータである。なお、
偶数番地に配置されるレジスタはデータバス５ｂの下位
側（Ｄ７〜Ｄ０）に、奇数番地に配置されるレジスタは
データバス５ｂの上位側（Ｄ１５〜Ｄ８）に接続されて
いる。したがって、番地“０００６６_H ”が割り当てら
れたデバッグ制御レジスタ（０）２１はデータバス５ｂ
の下位側（Ｄ７〜Ｄ０）に、番地“０００６７_H ”が割
り当てられたデバッグ制御レジスタ（１）２２はデータ
バス５ｂの上位側（Ｄ１５〜Ｄ８）にそれぞれ接続され
ている。

【００３８】また、前記制御信号中のＤＲＬＥ^* 信号と
ＤＲＨＥ^* 信号は読み出しタイミングを示すものであ
り、ＤＷＬＥ^* 信号とＤＷＨＥ^* 信号は書き込みタイミ
ングを示すものである。なお、上記ＤＲＬＥ^* 信号およ
びＤＷＬＥ^* 信号はデータバス５ｂの下位側（Ｄ７〜Ｄ
０）の読み出し／書き込みのタイミングを示し、ＤＲＨ
Ｅ^* 信号およびＤＷＨＥ^* 信号はデータバス５ｂの上位
側（Ｄ１５〜Ｄ８）の読み出し書き込みのタイミングを
示している。したがって、図６（ａ）に示すように、読
み出しタイミングを示す制御信号ＤＲＬＥ^* が“Ｌ”レ
ベルに変化すると、その時のアドレスバス５ａ上の番地
“０００６６_H ”が示すデバッグ制御レジスタ（０）２
１より読み出されたデータが、データバス５ｂの下位側
（Ｄ７〜Ｄ０）にてＣＰＵ１に送られる。また、図６
（ｂ）に示すように、書き込みタイミングを示す制御信
号ＤＷＨＥ^* が“Ｌ”レベルに変化すると、ＣＰＵ１か
らデータバス５ｂの上位側（Ｄ１５〜Ｄ８）に送出され
た書き込みデータが、その時のアドレスバス５ａ上の番
地“０００６７_H ”が示すデバッグ制御レジスタ（１）
２２に書き込まれる。このようにして、マイコン１１内
のＣＰＵ１とデバッグ回路７との間で通信が行われる。

【００３９】次に、マイコン１１の外部に接続されたＩ
ＣＥ１４とマイコン１１に内蔵されたデバッグ回路７と
の通信について説明する。ＩＣＥ１４とデバッグ回路７
内の各種レジスタ２１〜２６との間のデータ転送は、デ
バッグ回路７のＧＣＬＫ^* 端子８ｂ、ＧＯＥ^* 端子８ｃ
およびＧＤバス８ａとＩＣＥ１４を接続して、ＩＣＥ１
４側からコマンドを入力して読み出し／書き込みを行う
方式によって実行される。ここで、ＧＣＬＫ^* 端子８ｂ
に入力される信号はＩＣＥ１４からの同期クロックであ
り、デバッグ回路７への書き込みにおいてはこの同期ク
ロックの立ち上がりに同期して、ＧＤバス８ａからのデ
ータがデバッグ回路７内の各種レジスタ２１〜２６に取
り込まれる。また、デバッグ回路７からの読み出しにお
いては、ＧＣＬＫ^* 端子８ｂの同期クロックの立ち下が
りに同期して、デバッグ回路７内の各種レジスタ２１〜
２６のデータがＧＤバス８ａから出力される。また、Ｇ
ＯＥ^* 端子８ｃに入力される信号はＩＣＥ１４からのア
ウトプットイネーブル信号であり、ＧＤバス８ａを介し
てＩＣＥ１４からデバッグ回路７にデータを入力する時
には“Ｈ”レベルにし、デバッグ回路７からＩＣＥ１４
にデータを読み出す時には“Ｌ”レベルにする。

【００４０】ここで、ＩＣＥ１４からデバッグ回路７内
の各種レジスタ２１〜２６を読み出す時のタイミングを
図７に示す。まずＧＣＬＫ^* 端子８ｂのクロックの立ち
上がりエッジでＧＤバス８ａからレジスタ読み出しコマ
ンドを入力する。図８はレジスタ読み出し／書き込みコ
マンドのフォーマットを示す説明図で、図示のように、
その上位の３ビット（第７ビット〜第５ビット）はコマ
ンドを示すフィールドとなっていて、それが“００１”
のときレジスタ読み出しコマンドであることを示してい
る。なお、下位の５ビット（第４ビット〜第０ビット）
はアドレスを示すフィールドとなっており、どのレジス
タ２１〜２６を読み出すかをこのビットの内容で示して
いる。

【００４１】ＧＤバス８ａから入力されたコマンドはレ
ジスタ制御回路３５に送られ、当該レジスタ制御回路３
５内のコマンドラッチ回路に格納される。レジスタ制御
回路３５はコマンドラッチ回路に格納されたコマンドの
第７ビット〜第５ビットの“００１”をデコードするこ
とにより、それがレジスタ読み出しコマンドであること
がわかる。次にＩＣＥ１４はＧＯＥ^* 端子８ｃの信号を
“Ｌ”レベルにしてＧＤバス８ａを出力状態にし、続い
てＧＣＬＫ^* 端子８ｂの同期クロックを“Ｌ”レベルに
する。これを受けたレジスタ制御回路３５はこの同期ク
ロックの立ち下がりに同期して、コマンドラッチ回路の
第４ビット〜第０ビットの内容で指定されるレジスタ２
１〜２６に対して読み出し信号（＃７、＃９、＃１１、
＃１３、＃１５、＃１７）を送る。これにより指定され
たレジスタ２１〜２６の内容がＧＤバス８ａに読み出さ
れて、外部に接続されたＩＣＥ１４に送られる。

【００４２】次に、ＩＣＥ１４からデバッグ回路７内の
各種レジスタ２１〜２６にデータを書き込む時のタイミ
ングを図９に示す。なお、図９（ａ）はデバッグ制御レ
ジスタ（０）２１またはデバッグ制御レジスタ（１）２
２にデータを書き込む場合のタイミングを示し、図９
（ｂ）はそれ以外のアドレス比較レジスタ（０）２３、
アドレス比較レジスタ（１）２４、データ比較レジスタ
２５、およびデバッグレジスタ２６にデータを書き込む
場合のタイミングを示している。

【００４３】ここで、デバッグ制御レジスタ（０）２１
またはデバッグ制御レジスタ（１）２２にデータを書き
込む場合には、ＧＤバス８ａから１回のデータ入力で書
き込みが行われ、それ以外の各レジスタ２３〜２６に関
しては、レジスタ書き込みコマンドの入力と書き込みデ
ータの入力２回の入力動作によって書き込みが実行され
る。したがって、このレジスタ書き込みコマンドのフォ
ーマットは前記図８に示したように、デバッグ制御レジ
スタ（０）２１へのレジスタ書き込みコマンドはその第
７ビットを“１”として下位の６ビットを書き込みデー
タのためのフィールドとし、デバッグ制御レジスタ
（１）２２へのレジスタ書き込みコマンドはその第７ビ
ットおよび第６ビットを“０１”として下位の５ビット
を書き込みデータのためのフィールドとしている。ま
た、それ以外の各レジスタ２３〜２６へのレジスタ書き
込みコマンドはその第７ビット〜第５ビットを“００
０”として下位の５ビットを読み出すレジスタ２３〜２
６のアドレスを示すフィールドとしている。

【００４４】レジスタ制御回路３５は図９（ａ）に示す
ように、ＧＣＬＫ^* 端子８ｂの同期クロックの立ち上が
りエッジでＧＤバス８ａからコマンドが入力されると、
それをコマンドラッチ回路に格納してその内容のデコー
ドを行う。その結果、第７ビットが“１”であれば、そ
れがデバッグ制御レジスタ（０）２１へのレジスタ書き
込みコマンドであると判断して、デバッグ制御レジスタ
（０）２１に書き込み信号（＃１４）を送る。これによ
り、ＧＤバス８ａ上の下位７ビット（ＧＤ６〜ＧＤ０）
の内容がデバッグ制御レジスタ（０）２１に書き込まれ
る。同様にして、第７ビットおよび第６ビットが“０
１”であれば、そのコマンドがデバッグ制御レジスタ
（１）２２へのレジスタ書き込みコマンドであると判断
して、デバッグ制御レジスタ（１）２２に書き込み信号
（＃１６）を送る。これにより、ＧＤバス上８ａの下位
６ビット（ＧＤ５〜ＧＤ０）の内容がデバッグ制御レジ
スタ（１）２２に書き込まれる。このようにして、デバ
ッグ制御レジスタ（０）２１およびデバッグ制御レジス
タ（１）２２への書き込みは、ＧＤバス８ａからの１回
の入力で実行される。

【００４５】一方、レジスタ制御回路３５内のコマンド
ラッチ回路の第７ビット〜第５ビットの内容が“００
０”であった場合には、そのコマンドはデバッグ制御レ
ジスタ（０）２１およびデバッグ制御レジスタ（１）２
２以外のレジスタ２３〜２６へのレジスタ書き込みコマ
ンドであり、その第４ビット〜第０ビットがどのレジス
タ２３〜２６に書き込むかのアドレス情報であると判断
し、次の書き込みデータの入力を待つ。ＩＣＥ１４は図
９（ｂ）に示すように、ＧＯＥ^* 端子８ｃの信号を
“Ｌ”レベルにして、ＧＣＬＫ^* 端子８ｂの同期クロッ
クを“Ｌ”レベルにし、この同期クロックの立ち下がり
に同期して書き込みデータをＧＤバス８ａに送出する。
書き込みデータがＧＤバス８ａに入力されると、レジス
タ制御回路３５はこの同期クロックの立ち下がりに同期
して、コマンドラッチ回路の第４ビット〜第０ビットの
内容によって指定されるレジスタ２３〜２６に対して、
書き込み信号（＃８、＃１０、＃１２、あるいは＃１
８）を送る。このようにして、マイコン１１の外部に接
続されたＩＣＥ１４とマイコン１１に内蔵されたデバッ
グ回路７との間で通信が行われる。

【００４６】次にブレーク機能の動作について説明す
る。ここで、ブレーク機能とはマイコン１１のＣＰＵ１
がユーザプログラムを実行する状態を、マイコン１１に
内蔵されたデバッグ回路７が監視し、ＣＰＵ１の動作状
態がデバッグ制御レジスタ（０）２１およびデバッグ制
御レジスタ（１）２２に設定した状態と合致した時に、
デバッグ割り込みを発生させてユーザプログラムを中断
させる機能である。

【００４７】図４（ａ）に示すように、デバッグ制御レ
ジスタ（０）２１の第５ビットはブレークモード許可ビ
ットであり、ブレーク機能はそれを“１”にセットする
ことによって有効になり、“０”にセットすることによ
って無効となる。また、第２ビット〜第０ビットはブレ
ーク検出条件選択ビットで、このビットの内容によって
ブレークを検出する条件の選択を行う。なお、ブレーク
検出条件はアドレス・データ一致検出、アドレス一致検
出（０）、アドレス一致検出（１）、アドレス一致検出
（２）、アドレス範囲内検出、アドレス範囲外検出のう
ちからその１つを選択することができる。以下、その各
々について順次説明する。

【００４８】アドレス・データ一致検出はデバッグ制御
レジスタ（０）２１の第２ビット〜第０ビットの内容が
“０００”の時に選択される。この場合、ＣＰＵ１がデ
ータの読み出しあるいは書き込みを行う際に、その読み
出し／書き込みアドレスとアドレス比較レジスタ（１）
２４の内容が一致し、かつ読み出しあるいは書き込みデ
ータがデータ比較レジスタ２５の内容と一致した時、デ
バッグ割り込みを発生させる。先に述べたように、この
データ比較レジスタ２５の内容はアドレス比較レジスタ
（０）２３の内容にてマスクすることができる。すなわ
ち、アドレス比較レジスタ（０）２３の下位１６ビット
がデータ比較レジスタ２５の各ビットに対応し、アドレ
ス比較レジスタ（０）２３のビットが“１”の時、デー
タ比較レジスタ２５の対応するビットがマスクされる。

【００４９】アドレス一致検出（０）はデバッグ制御レ
ジスタ（０）２１の第２ビット〜第０ビットの内容が
“００１”の時に選択される。この場合、ＣＰＵ１から
の出力アドレスがアドレス比較レジスタ（０）２３の内
容と一致した時にデバッグ割り込みを発生させる。

【００５０】アドレス一致検出（１）はデバッグ制御レ
ジスタ（０）２１の第２ビット〜第０ビットの内容が
“０１０”の時に選択される。この場合、ＣＰＵ１から
の出力アドレスがアドレス比較レジスタ（１）２４の内
容と一致した時にデバッグ割り込みを発生させる。

【００５１】アドレス一致検出（２）はデバッグ制御レ
ジスタ（０）２１の第２ビット〜第０ビットの内容が
“０１１”の時に選択される。この場合、ＣＰＵ１から
の出力アドレスがアドレス比較レジスタ（０）２３また
はアドレス比較レジスタ（１）２４の内容と一致した時
にデバッグ割り込みを発生させる。

【００５２】アドレス範囲内検出はデバッグ制御レジス
タ（０）２１の第２ビット〜第０ビットの内容が“１０
０”の時に選択される。この場合、ＣＰＵ１からの出力
アドレスがアドレス比較レジスタ（０）２３の内容以上
であり、かつアドレス比較レジスタ（１）２４の内容以
下である時にデバッグ割り込みを発生させる。

【００５３】アドレス範囲外検出はデバッグ制御レジス
タ（０）２１の第２ビット〜第０ビットの内容が“１０
１”の時に選択される。この場合、ＣＰＵ１からの出力
アドレスがアドレス比較レジスタ（０）２３の内容より
も小さいか、アドレス比較レジスタ（１）２４の内容よ
りも大きい時にデバッグ割り込みを発生させる。

【００５４】また、デバッグ制御レジスタ（０）２１の
第４ビット〜第３ビットはイベント検出サイクル選択ビ
ットで、このビットの内容によってブレークを検出する
イベントの種類の選択を行う。なお、イベントの種類は
オペコードアドレス、データ読み出し、データ書き込
み、データ読み出し・書き込みのうちからその１つを選
択することができる。以下、その各々について順次説明
する。

【００５５】オペコードアドレスはデバッグ制御レジス
タ（０）２１の第４ビット〜第３ビットの内容が“０
０”の時に選択される。この場合には、ＣＰＵ１が命令
の第１バイト、すなわちオペコードを読み出す時のアド
レスが、デバッグ制御レジスタ（０）２１の第２ビット
〜第０ビットにおけるブレーク検出条件選択ビットで選
択された条件の検出対象となる。

【００５６】データ読み出しはデバッグ制御レジスタ
（０）２１の第４ビット〜第３ビットの内容が“０１”
の時に選択される。この場合、ＣＰＵ１がデータを読み
出す時のアドレスまたはデータが、デバッグ制御レジス
タ（０）２１の第２ビット〜第０ビットにおけるブレー
ク検出条件選択ビットで選択された条件の検出対象とな
る。

【００５７】データ書き込みはデバッグ制御レジスタ
（０）２１の第４ビット〜第３ビットの内容が“１０”
の時に選択される。この場合、ＣＰＵ１がデータを書き
込む時のアドレスまたはデータが、デバッグ制御レジス
タ（０）２１の第２ビット〜第０ビットにおけるブレー
ク検出条件選択ビットで選択された条件の検出対象とな
る。

【００５８】データ読み出し・書き込みはデバッグ制御
レジスタ（０）２１の第４ビット〜第３ビットの内容が
“１１”の時に選択される。この場合、ＣＰＵ１がデー
タ転送命令などにおけるデータの読み出し／書き込みを
連続して行う場合のアドレスまたはデータが、デバッグ
制御レジスタ（０）２１の第２ビット〜第０ビットにお
けるブレーク検出条件選択ビットで選択された条件の検
出対象となる。

【００５９】また、先に述べたように、アドレス比較レ
ジスタ（０）２３、アドレス比較レジスタ（１）２４、
およびデータ比較レジスタ２５の内容は、アドレス一致
比較回路（０）２７、アドレス一致比較回路（１）２
８、およびデータ一致回路２９によってＣＰＵ１から入
出力されるアドレスバス５ａ上のアドレス信号（Ａ１９
〜Ａ０）およびバス５ｂ上のデータ信号（Ｄ１５〜Ｄ
０）とリアルタイムに、その一致あるいは大小関係が判
定されており、その結果が信号Ａ０ＥＱ、Ａ０ＧＴ、Ａ
１ＥＱ、Ａ１ＬＴ、ＤＥＱとしてイベント検出回路３０
に送られる。イベント検出回路３０ではこれらの各信号
と、ＣＰＵ１から送られてくるその動作状態を表すモニ
タ信号ＲＯＰＣ、ＲＤＡ、ＲＤＴ、ＲＷＣＰＵとから、
デバッグ制御レジスタ（０）２１で設定されたイベント
の種類／検出条件が満足されるか否かを逐次監視し、満
足した時にはＤＢＣ^* 信号を“Ｌ”レベルにしてＣＰＵ
１に対してデバッグ割り込みを要求する。

【００６０】なお、上記ＲＯＰＣ信号はＣＰＵ１がオペ
コードを読み出す時に出力される信号であり、ＲＤＡ信
号はＣＰＵ１がデータのアクセスアドレスを出力する時
に出力される信号、ＲＤＴ信号はＣＰＵ１が読み出した
データをとり込む時に出力される信号、ＲＷＣＰＵ信号
はＣＰＵ１のデータアクセスが読み出し（“Ｈ”レベ
ル）か、書き込み（“Ｌ”レベル）かを示す信号であ
る。

【００６１】以上のような、ＣＰＵ１の動作状態を監視
してあらかじめ設定された条件に一致した時にデバッグ
割り込みを発生させる以外に、このＣＰＵ１の動作とは
無関係に、マイコン１１の外部に接続されたＩＣＥ１４
より任意のタイミングでデバッグ割り込みの発生を要求
する機能も持っている。すなわち、ＩＣＥ１４からデバ
ッグ制御レジスタ（１）２２への書き込みコマンドを用
いて、その第４ビットを“１”にセットすると、イベン
ト検出回路３０ではＣＰＵ１に対しデバッグ割り込みを
要求する。

【００６２】次にトレース機能の動作について説明す
る。図４（ａ）に示すように、デバッグ制御レジスタ
（０）２１の第６ビットはトレースモード許可ビットで
あり、このビットを“１”にセットすることによってト
レース機能が有効になる。トレースモード許可ビットが
セットされ、かつＧＯＥ^* 端子８ｃに入力される信号が
“Ｌ”レベルになると、トレース制御回路３４では後述
するトレース出力すべき条件を検出するごとに、ＧＣＬ
Ｋ^* 端子８ｂからクロックを出力し、これに同期させて
ＧＤバス８ａから８ビット単位でトレースデータを出力
する。なお、このトレースデータにはコードトレースと
データトレースの２種類がある。

【００６３】コードトレースはＣＰＵ１の動作に応じ
て、以下の内容のアドレス情報をトレースデータとして
出力するものである。すなわち、 （１） リセット解除後のプログラム実行開始番地 （２） 割り込み要求受け付け時のオペコートアドレス
および割り込み処理のプログラム実行開始番地 （３） 分岐命令のオペコートアドレスおよび分岐先番
地 の３種類である。

【００６４】このトレースデータ（アドレス情報）は３
バイト構成となっており、図１０に示すように、ＧＣＬ
Ｋ^* 端子８ｂのクロックに同期して上位アドレス、中位
アドレス、下位アドレスの順に出力する。なお、１バイ
ト目に出力される上位アドレスの上位４ビット（第７ビ
ット〜第４ビット）はトレース属性であり、図１１に示
すように、以下に続くアドレス情報が上記（１），
（２），（３）のいずれであるかを示している。また、
その下位４ビット（第３ビット〜第０ビット）はアドレ
スＡ１９〜Ａ１６であり、２バイト目に出力される中位
アドレスはアドレスＡ１５〜Ａ８、３バイト目に出力さ
れる下位アドレスはアドレスＡ７〜Ａ０である。

【００６５】このデータトレースは図１２あるいは図１
３に示すように、ＧＣＬＫ^* 端子８ｂのクロックに同期
して、ＣＰＵ１がデータを読み出したり書き込んだりす
る時のアドレスとデータを、５バイトまたは８バイトの
データで出力するものである。図１２はデータの読み出
し／書き込みの場合のトレース出力例を示しており、こ
の場合は通常５バイトのトレースデータが出力される。
すなわち、その最初の３バイトで読み出しアドレスある
いは書き込みアドレスの上位アドレス、中位アドレス、
および下位アドレスが、次の２バイトで読み出しデータ
あるいは書き込みデータの上位データと下位データが順
番に出力される。なお、１バイト目の上位４ビットはコ
ードトレースの場合と同様にトレース属性であり、図１
１に示すようにデータの読み出し／書き込みの種類を表
している。

【００６６】また、図１３にはデータの読み出しと書き
込みを連続して行うデータ転送命令の場合のトレース出
力例を示しており、この場合には８バイトのトレースデ
ータが出力され、その最初の３バイトで転送元アドレス
の上位アドレス、中位アドレスおよび下位アドレスが、
それに続く３バイトで転送先アドレスの上位アドレス、
中位アドレスおよび下位アドレスが、最後の２バイトで
転送データの上位データ、下位データが順番に出力され
る。なお、この場合も、転送元アドレスおよび転送先ア
ドレスの上位アドレスにおける上位４ビットは、コード
トレースの場合と同様にトレース属性であり、図１１に
示すようにデータの読み出し／書き込みの種類を表して
いる。

【００６７】ここで、トレース出力を停止させてＩＣＥ
１４側からＧＤバス８ａを介してデバッグ回路７と通信
したい場合には、ＩＣＥ１４はまずＧＯＥ^* 端子８ｃの
信号を“Ｈ”レベルにする。このＧＯＥ^* 端子８ｃの信
号が“Ｈ”レベルになるとトレース制御回路３４は、そ
の時点で実行中のトレース出力を完了した後、ＧＣＬＫ
^* 端子８ｂのクロックの１回の立ち下がりに同期させ
て、ＧＤバス８ａに“４Ｘ_H ”という認識コードを送
る。その後、ＧＣＬＫ^* 端子８ｂとＧＤバス８ａを出力
から入力に切り替える。ＩＣＥ１４はこの“４Ｘ_H ”と
いう認識コードを受け取ることにより、ＧＣＬＫ^* 端子
８ｂとＧＤバス８ａが入力状態になったことを知り、以
後、前述のＩＣＥ１４とデバッグ回路７との通信動作に
おいて説明した方法によって、デバッグ回路７の各レジ
スタ２１〜２６に対して読み出し／書き込みを実行す
る。

【００６８】また、前述のブレーク機能を使用する場合
には、通常、トレース機能も有効にする。すなわち、ユ
ーザプログラムを実行中にイベント検出回路３０によっ
てブレーク条件を検出し、デバッグ割り込み要求が発生
すると、トレース制御回路３４は現在実行中のトレース
出力完了後、ＧＣＬＫ^* 端子８ｂのクロックの１回の立
ち下がりに同期させて、ＧＤバス８ａに“８Ｘ_H ”とい
う認識コードを出力し、ＩＣＥ１４に対してブレーク検
出によるデバッグ割り込みの発生によってユーザプログ
ラムの実行が中断されたことを知らせる。

【００６９】次にダウンロード機能の動作について説明
する。ダウンロードは、マイコン１１に内蔵されたフラ
ッシュメモリ６に対して、リード／プログラム／イレー
ズなどの操作を、ＧＤバス８ａを介して行う機能であ
る。デバッグ回路７は以下の手順に従って、このダウン
ロードを実行するためのダウンロードモードに移行す
る。すなわち、まずＲＥＳＥＴ^* 端子８ｅを“Ｌ”レベ
ルにしてマイコン１１をリセット状態にする。このリセ
ット状態においては、マイコン１１のＣＰＵ１は内部の
アドレスバス５ａ、データバス５ｂから切り離され、こ
れに代わってダウンロード制御回路３６が接続される。
次に、デバッグ制御レジスタ（１）２２の第０ビットを
“１”に設定し、その後Ｖｐｐ端子８ｄを０ｖから１２
ｖにする。これによってデバッグ回路７はダウンロード
モードに移行する。

【００７０】なお、このダウンロードモードにおいて
は、ＩＣＥ１４からデバッグ回路７のダウンロード制御
回路３６を介して、マイコン１１内のフラッシュメモリ
６に対するリード、プログラム、プログラムベリファ
イ、およびオートイレーズの４つのコマンドを発行する
ことができる。

【００７１】フラッシュメモリ６自体はすでに実用化さ
れている公知のものであり、その入出力信号を図１４に
示す。このフラッシュメモリ６の読み出し／書き込み／
消去動作は、図１４に示すアドレス（Ａ１５〜Ａ０）入
力、データ（Ｄ７〜Ｄ０）入出力、ＣＥ^* 、ＯＥ^* 、Ｗ
Ｅ^* の各制御入力、Ｖｐｐ入力、およびビジー（ＢＵＳ
Ｙ）出力によって操作される。したがって、デバッグ回
路７内のダウンロード制御回路３６の役割は、ＩＣＥ１
４よりＧＤバス８ａを経由して８ビット単位で送られて
くるデータを、マイコン１１内部のアドレスバス５ａお
よびデータバス５ｂを介してフラッシュメモリ６に送る
とともに、ＣＥ^* 、ＯＥ^* およびＷＥ^*の各信号を必要
なタイミングで生成して、同じくフラッシュメモリ６へ
送ることである。以下、リード、プログラム、プログラ
ムベリファイ、オートイレーズの各コマンド実行時にお
ける、ＩＣＥ１４からのデータ入出力タイミング、およ
びダウンロード制御回路３６とフラッシュメモリ６間の
信号の動作タイミングについて説明する。

【００７２】まずリードコマンド実行時の動作について
説明する。ここで、図１５はリードコマンド実行時のダ
ウンロード制御回路３６の動作タイミングを示すタイミ
ングチャートである。まず最初に、ＩＣＥ１４側からＧ
ＣＬＫ^* 端子８ｂのクロックに同期して、ＧＤバス８ａ
よりコマンドコード（リードコマンドの場合は“００
_H ”）を入力する。ダウンロードモードの場合、このコ
マンドコードはダウンロード制御回路３６内のデータラ
ッチ回路にラッチされるとともに、データバス５ｂの下
位側（Ｄ７〜Ｄ０）に出力される。またダウンロード制
御回路３６ではＧＣＬＫ^* 端子８ｂのクロックに同期し
たＷＥ^* 信号を生成してフラッシュメモリ６に送る。フ
ラッシュメモリ６はデータバス５ｂの下位側（Ｄ７〜Ｄ
０）上に出力されたこのコマンドコードを、このＷＥ^*
信号に同期してラッチする。

【００７３】また同時に、ダウンロード制御回路３６で
はデータラッチ回路の内容がコマンドラッチ回路よりデ
コード回路に送られてデコードされ、当該コマンドがリ
ードコマンドであることが解釈される。このデコード結
果に基づいて、ＩＣＥ１４からの２回目の入力はリード
アドレスの下位側と判断され、それがアドレスラッチ回
路（Ｌ）にラッチされるとともに、アドレスバス５ａの
下位側（Ａ７〜Ａ０）に出力されてフラッシュメモリ６
に入力される。さらにＩＣＥ１４からの３回目の入力は
リードアドレスの上位側と判断されてアドレスラッチ回
路（Ｈ）ラッチされるとともに、アドレスバス５ａの上
位側（Ａ１５〜Ａ８）に出力され、同様にフラッシュメ
モリ６に入力される。

【００７４】続いて、ＩＣＥ１４はＧＯＥ^* 端子８ｃの
信号を“Ｌ”レベルにしてＧＤバス８ａを出力状態にし
た後、ＧＣＬＫ^* 端子８ｂからのクロックを入力する。
ダウンロード制御回路３６ではこのクロックに同期して
ＯＥ^* 信号を生成し、それをフラッシュメモリ６に送
る。フラッシュメモリ６はこのＯＥ^* 信号に同期して入
力されているアドレスで指定された番地のデータをデー
タバス５ｂの下位側（Ｄ７〜Ｄ０）に出力する。このデ
ータはさらにＧＤバス８ａに出力されてＩＣＥ１４に送
られる。以上の操作によってＩＣＥ１４はマイコン１１
に内蔵されたフラッシュメモリ６の指定番地のデータが
読み出せた、すなわちリードコマンドの実行を完了した
ことになる。

【００７５】次にプログラムコマンド実行時の動作につ
いて説明する。ここで、図１６はプログラムコマンド実
行時のダウンロード制御回路３６の動作タイミングを示
すタイミングチャートである。なお、動作の基本的な考
え方はリードコマンド実行時と同様である。すなわち、
１回目にはコマンドコードを、２回目にはプログラムア
ドレスの下位側を、３回目にはプログラムアドレスの上
位側を順次入力してそれらをフラッシュメモリ６に送
る。なお、このプログラムコマンド実行時にはさらに、
４回目の入力でプログラムデータを外部のＩＣＥ１４側
よりデバッグ回路７に送る。このプログラムデータはダ
ウンロード制御回路３６のデータラッチ回路にラッチさ
れるとともに、データバス５ｂの下位側（Ｄ７〜Ｄ０）
に出力される。ダウンロード制御回路３６ではＧＣＬＫ
^* 端子８ｂの４回目のクロックに同期してＷＥ^* 信号を
生成し、それをフラッシュメモリ６に送る。

【００７６】フラッシュメモリ６はこのＷＥ^* 信号の立
ち上がりエッジから、アドレス入力されている番地にデ
ータバス５ｂの下位側（Ｄ７〜Ｄ０）上のデータをプロ
グラムする動作を開始する。プログラム動作が始まると
フラッシュメモリ６から出力されるＢＵＳＹ信号が
“Ｈ”レベルになる。このＢＵＳＹ信号はプログラムコ
マンド実行期間中は“Ｈ”レベルを維持し、終了ととも
に“Ｌ”レベルに戻る。このＢＵＳＹ信号はデバッグ制
御レジスタ（１）２２の第１ビットに入力されており、
ＩＣＥ１４はプログラムコマンド発行後、このビットの
読み出しを繰り返すことによってプログラムコマンドの
終了を知ることができる。

【００７７】次にプログラムベリファイ実行時の動作に
ついて説明する。ここで、図１７はプログラムベリファ
イ実行時のダウンロード制御回路３６の動作タイミング
を示すタイミングチャートである。なお、プログラムベ
リァイコマンドはプログラムコマンドと必ず対で実行さ
れる。プログラムアドレスはプログラムコマンド実行時
に、フラッシュメモリ６の内部回路でラッチされている
ため、プログラムベリファイコマンド実行時にはベリフ
ァイアドレスをあらためて入力する必要がない。

【００７８】次にオートイレーズ実行時の動作について
説明する。ここで、図１８はオートイレーズコマンド実
行時のダウンロード制御回路３６の動作タイミングを示
すタイミングチャートである。まずＩＣＥ１４より、コ
マンドコード“３０_H ”を続けて２回入力する。このコ
マンドコードはいずれもダウンロード制御回路３６のデ
ータラッチ回路よりデータバス５ｂの下位側（Ｄ７〜Ｄ
０）を介してフラッシュメモリ６に送られる。またダウ
ンロード制御回路３６はＧＣＬＫ^* 端子８ｂのクロック
の２回の入力に同期してＷＥ^* 信号を生成し、それをフ
ラッシュメモリ６に送る。フラッシュメモリ６では２回
目のＷＥ^* 信号の立ち上がりエッジに同期して消去動作
がスタートする。なお、この消去動作中はＢＵＳＹ信号
が“Ｈ”レベルになるため、プログラムコマンド実行時
と同様に、ＩＣＥ１４はこれを監視することによって消
去動作の完了を知ることができる。

【００７９】次に、これまでに説明したデバッグ回路７
を用いて、ユーザが実際にプログラムをデバッグする際
のデバッグ処理動作について説明する。ここで、プログ
ラムのデバッグを実行する際のシステム構成は図２に示
す通りである。ユーザはまず、パソコンあるいはＥＷＳ
などによるホストコンピュータ１５上で、Ｃ言語、アセ
ンブラ言語などを用いてプログラムを作成する。プログ
ラムがとりあえずでき上がると、そのプログラムをコン
パイルして１６進コードのファイルに変換し、それをＩ
ＣＥ１４に転送する。このＩＣＥ１４はユーザ基板１６
上に直接搭載されたマイコン１１にコネクタ１７を介し
てケーブル接続されており、転送されてきたコンパイル
済のユーザプログラムを、そのマイコン１１に内蔵され
たフラッシュメモリ６に、デバッグ回路７のダウンロー
ド機能を利用して書き込む。

【００８０】ここで、デバッグ割り込みが発生した時に
実行させるユーザプログラムとは別の、デバッグ専用の
プログラム（以後デバッグモニタといい、その役割につ
いては後述する）を用意しておき、ユーザプログラムと
一緒にあらかじめ定めたフラッシュメモリ６の特定領域
にダウンロードしておく。すなわちフラッシュメモリ６
に書き込まれるのは、ユーザプログラムとデバッグ割り
込みが発生した時に実行するデバッグモニタである。

【００８１】ＩＣＥ１４はダウンロードが完了すると、
Ｖｐｐ端子８ｄをＶｓｓレベル（０ｖ）に戻してダウン
ロードモードを解除する。ただし、ＲＥＳＥＴ^* 端子８
ｅの信号は“Ｌ”レベルのままとしてマイコン１１はリ
セット状態にしておく。この状態でＩＣＥ１４はＧＤバ
ス８ａを介して、マイコン１１に内蔵されたデバッグ回
路７内のデバッグ制御レジスタ（０）２１、デバッグ制
御レジスタ（１）２２、アドレス比較レジスタ（０）２
３、アドレス比較レジスタ（１）２４、データ比較レジ
スタ２５等に必要な条件を設定する。

【００８２】例えば、リセット解除後のプログラムの実
行動作を少しずつ区切って正しく動作しているかどうか
を確かめたい場合には、まずトレース機能を有効にし、
さらにリセット解除後、プログラムの実行がある程度進
んだところにブレークポイント（オペコードアドレスに
よるブレーク）を設定する。このような条件設定をした
後、ＩＣＥ１４からＲＥＳＥＴ^* 端子８ｅを“Ｈ”レベ
ルに戻すと、マイコン１１はリセット解除されてユーザ
プログラムの実行を開始する。そして最初に設定したブ
レークポイントのところまでユーザプログラムの実行が
進むと、ブレーク機能の働きによってデバッグ割り込み
が発生し、ユーザプログラムの実行は中断されてＣＰＵ
１１はデバッグモニタの実行に移る。

【００８３】ユーザプログラムが中断されるまでのＣＰ
Ｕ１１の動作のトレース情報は、トレース機能が有効に
されているため、ＧＤバス８ａからＩＣＥ１４へ順次送
られてきており、ＩＣＥ１４内のトレースメモリに記憶
されている。したがって、ホストコンピュータ１５側か
らこれを読み出して表示させれば、ユーザが自分の作成
したプログラムが、リセット解除後ブレークポイントを
設定したところまで、正しく動作しているかどうかをチ
ェックすることができる。

【００８４】例えば、トレース結果から判断すると、ユ
ーザプログラムを中断したブレークポイントの直前で、
マイコン１１の動作、すなわちＣＰＵ１の動作がユーザ
の意図したものとは異なった動作をしている場合を想定
してみる。ユーザはこのような状態で、ホストコンピュ
ータ１５からＩＣＥ１４を介して種々のコマンドをマイ
コン１１に発行してその原因を探る。これにより、作成
したユーザプログラムのデバッグ作業を行うことが可能
となる。その際に、先にふれたデバッグモニタと呼ばれ
るプログラムが使用される。デバッグ割り込みが発生す
ると、ＣＰＵ１１はユーザプログラムの実行を中断して
デバッグモニタの先頭から実行を開始する。デバッグモ
ニタの一例を図１９のフローチャートに示す。

【００８５】デバッグ割り込みが発生してデバッグモニ
タに実行が移ると、ＣＰＵ１１はまず、デバッグ回路７
のデバッグ制御レジスタ（１）２２の第２ビットのサー
ビスリクエストフラグをチェックして（ステップＳＴ
１）、その内容が“０”の場合にはこのフラグが“１”
になるまでチェックのループを繰り返す。

【００８６】一方、デバッグ割り込みが発生すると、デ
バッグ回路７のトレース制御回路３４は、その時点で実
行中のトレース出力完了後にブレーク認識コード“８Ｘ
_H ”を出力する。これによりＩＣＥ１４は、イベント検
出によってブレークが発生し、ＣＰＵ１１がユーザプロ
グラムの実行からデバッグモニタの実行に移ったことを
知る。続いてＩＣＥ１４はＧＯＥ^* 端子８ｃの信号を
“Ｈ”レベルに戻す。デバッグ回路７はＧＯＥ^* −＞
“Ｈ”の認識コード“４Ｘ_H ”を出力した後、ＧＣＬＫ
^* 端子８ｂおよびＧＤバス８ａを入力に切り替える。Ｉ
ＣＥ１４はこの認識コード“４Ｘ_H ”を受け取ることに
より、自分がＧＤバス８ａ、ＧＣＬＫ^* 端子８ｂ、およ
びＧＯＥ^* 端子８ｃを制御してデバッグ回路７内の各種
レジスタ２１〜２６にアクセスできる状態になったこと
を知る。

【００８７】この状態で、ＩＣＥ１４はユーザがユーザ
プログラムをデバッグするための種々の操作（コマン
ド）を提供することができる。一例として、ユーザプロ
グラムがブレークによって中断した状態で、マイコン１
１内部のある番地のデータ（例えばＲＡＭ３のある番地
に格納されているデータ）の内容を見たい場合について
考える。この場合、ＩＣＥ１４はまず、メモリ読み出し
のためのコマンドを、デバッグ回路７のデバッグレジス
タ（０）２６に書き込む。なお、このコマンドを“００
_H ”〜“ＦＦ_H ”のどれにするかは、ＩＣＥ１４とデバ
ッグモニタの間で取り決めておけばよい。続いてデバッ
グレジスタ（１）、（２）および（３）２６にそれぞれ
読み出したいデータの下位アドレス、中位アドレスおよ
び上位アドレスを書き込む。次にＩＣＥ１４は、デバッ
グ制御レジスタ（１）２２の第２ビット（サービスリク
エストフラグ）を“１”にセットし、その後デバッグ制
御レジスタ（１）２２の第３ビット（サービスエンドフ
ラグ）の内容のチェックを繰り返す。これが図１９にお
ける、サービスリクエストフラグが“１”になるまで待
つループとなる。

【００８８】サービスリクエストフラグが“１”になる
のを待っていたＣＰＵ１は、上記したＩＣＥ１４の操作
によってその内容が“１”にセットされると、当該チェ
ックループから抜け出してこのリクエストフラグをクリ
アし（ステップＳＴ２）、その後デバッグレジスタ
（０）２６の内容を読み出す（ステップＳＴ３）。次に
その内容をチェック（読み出したコマンドをデコード）
することによってＩＣＥ１４が要求するサービスの内容
を解釈し、それを実行するルーチンにジャンプする（ス
テップＳＴ４）。

【００８９】この例のメモリ読み出しコマンドの場合に
は、まず、デバッグレジスタ（１）、（２）および
（３）２６に格納されているアドレス情報を取り出し
（ステップＳＴ５）、そのアドレスによって指定された
番地の内容を読み出す（ステップＳＴ６）。続いてその
読み出したデータを下位側と上位側に分けて、デバッグ
レジスタ（４）および（５）２６にそれぞれ格納する
（ステップＳＴ７）。指定されたコマンドの実行を完了
すると、サービスエンドフラグを“１”にセットし（ス
テップＳＴ８）、その後ステップＳＴ１に戻って、サー
ビスリクエストフラグのチェックループに入る。

【００９０】このサービスエンドフラグが“１”にセッ
トされるのを待っていたＩＣＥ１４は、当該サービスエ
ンドフラグが“１”にセットされることにより、要求し
たサービス（メモリ読み出しコマンド）が完了したこと
を知り、このフラグをクリアした後、デバッグ回路７内
のデバッグレジスタ（４）および（５）２６からデータ
を読み出す。以上のような一連の動作によって、「メモ
リ読み出し」という一つの操作が完了することになる。
ＣＰＵ１内部のレジスタの内容を読み出したり、あるい
はレジスタ／メモリに指定されたデータを書き込むコマ
ンドなどもこれと同様の手順で実現することができる。

【００９１】また、ＩＣＥ１４はその他に、“ＧＯ”コ
マンドおよび“ＳＴＯＰ”コマンドも提供する。デバッ
グモニタがサービスリクエストの待ちループの中にある
時に“ＧＯ”コマンドを指定すると、デバッグ割り込み
からの復帰コマンドを実行して（図１９のステップＳＴ
９）デバッグモニタの実行は終了し、ＣＰＵ１はユーザ
プログラムの実行を中断した状態から再開する。一方、
“ＳＴＯＰ”コマンドはＣＰＵ１がユーザプログラムを
実行している際に、イベント検出によるブレーク機能で
はなく、ＩＣＥ１４側から強制的に中断させてデバッグ
モニタを起動させるコマンドである。このコマンドはＩ
ＣＥ１４がＧＤバス８ａ経由でデバッグ回路７のデバッ
グ制御レジスタ（１）２２の第４ビット（デバッグ割り
込み要求ビット）に“１”を書き込むことによって実現
される。

【００９２】以上のように、デバッグレジスタ２６を仲
介にして、マイコン１１の外部に接続されたＩＣＥ１４
とデバッグモニタとがハンドシェイクすることにより、
ユーザがプログラムをデバッグするための種々の機能が
提供される。

【００９３】このように、この実施の形態１によれば、
マイコンに内蔵したフラッシュメモリ６をエミュレーシ
ョンメモリとして使用するため、ＲＯＭ２の場合と同等
の速度でアクセスすることができ、外部にエミュレーシ
ョンメモリを設ける従来のマイコンのようなアクセス速
度の問題が解消され、また、マイコンに特別なデバッグ
専用のモードを設ける必要がなくなるばかりか、マイコ
ン１１をユーザ基板１６に直付けし、デバッグに関係す
る信号だけをコネクタ１７を介してＩＣＥ１４に接続さ
せる形態になって、マイコン１１の入出力信号のタイミ
ングがケーブルによる影響を受けることがなくなるた
め、極めて最終製品の実装状態に近い形でプログラムの
開発／デバッグを行うことができ、また、イベント検出
によるブレーク機能をマイコン１１のチップ内部に持っ
ているため、あらかじめ設定されたイベントを検出する
と、直ちにデバッグ割り込みを発生しユーザプログラム
の実行を中断することができるのでブレーク発生の遅れ
がなくなるなどの効果がある。

【００９４】さらに、この実施の形態１によれば、ＧＤ
バス８ａ上の信号およびＧＤＬＫ^*端子８ｂの信号をＧ
ＯＥ^* 端子８ｃの信号レベルによって双方向に使用する
ことができるようになり、外部のＩＣＥ１４からのデバ
ッグ割り込み要求、マイコン１１内部のデバッグ回路７
からのイベント検出によるブレーク発生の認識信号出
力、ＧＯＥ^* −＞“Ｈ”の認識コード出力等もすべてＧ
Ｄバス８ａ経由で行えるため、ＩＣＥ１４とデバッグ回
路７との間の信号線を最低本数に抑えることができる効
果もある。

【００９５】実施の形態２．先に述べたように、マイコ
ン１１に内蔵されているＲＯＭ２は、その内容が半導体
の製造工程中に書き込まれてしまい、それ以降は書き換
えができない。したがって、製造完了後にＲＯＭ２に書
き込んだプログラムのバグが見つかると、製品そのもの
が使えなくなるというリスクを抱えている。上記実施の
形態１で説明したデバッグ回路７のブレーク機能は、こ
のようなバグのあるプログラム部分の回避に応用するこ
とも可能である。図２０はそのようなこの発明の実施の
形態２によるマイコンに内蔵されたデバッグ回路のブレ
ーク機能を応用して、バグのあるプログラム部分を回避
するための「ＲＯＭコレクション」の手順を示すフロー
チャートである。

【００９６】まず、このＲＯＭコレクションをするか否
かのフラグをマイコン１１の外部に設けておく。例え
ば、外部メモリの特定番地の特定ビットが“０”であれ
ばＲＯＭコレクション不要、“１”であればＲＯＭコレ
クション必要、あるいはマイコン１１のある端子が
“Ｌ”レベルであればＲＯＭコレクション不要、“Ｈ”
レベルであればＲＯＭコレクション必要等である。

【００９７】図２０に示すように、リセットスタート
後、上記フラグによってＲＯＭコレクションの有効／無
効をまずチェックする（ステップＳＴ１２）。その結
果、無効と判定されてＲＯＭコレクションの必要がない
場合には、そのままマイコン１１内のＲＯＭ２に書かれ
たプログラムを実行する。一方、有効と判定されてＲＯ
Ｍコレクションを実行する場合には、ブレーク条件の設
定を行う（ステップＳＴ１３）。図３に示したデバッグ
回路７においては、アドレス比較レジスタ（０）２３と
アドレス比較レジスタ（１）２４の２本を持っているた
め、最大２箇所のバグ回避が可能である。したがって、
ここでは２箇所のバグを回避する例について説明する。
まずバグのあるプログラム部分のそれぞれの先頭番地を
外部から読み込み、アドレス比較レジスタ（０）２３お
よびアドレス比較レジスタ（１）２４に書き込む。次に
デバッグ制御レジスタ（０）２１において、その第４ビ
ット〜第３ビットのイベント検出サイクル選択ビットで
はオペコードアドレスを選択し、第２ビット第０ビット
のブレーク検出条件選択ビットではアドレス一致検出
（２）を選択する。

【００９８】プログラムの実行が進み、バグのあるプロ
グラム部分の先頭にくると、ブレーク機能によりデバッ
グ割り込みが発生し、デバッグ割り込み処理プログラム
に移行する。デバッグ割り込み処理プログラムにおいて
は、まずアドレス比較レジスタ（０）２３またはアドレ
ス比較レジスタ（１）２４のどちらでデバッグ割り込み
が発生したかをチェックする（ステップＳＴ１４）。そ
のために、デバッグ制御レジスタの空きビット、例えば
デバッグ制御レジスタ（１）２１の第５ビットをその判
定ビットに割り当て、アドレス比較レジスタ（０）２３
でブレークが発生した場合にはこの判定ビットをクリア
し、比較レジスタ（１）２４で発生した場合にはそれを
セットするハードウエアを追加する。

【００９９】また、アドレス比較レジスタ（０）２３の
一致検出で割り込みが発生した場合の正しいプログラム
が格納されている外部メモリの番地、およびアドレス比
較レジスタ（１）２４の一致検出で割り込みが発生した
場合の正しいプログラムが格納されている外部メモリの
番地をあらかじめ決めておき、ステップＳＴ１４による
アドレス比較レジスタ（０）２３またはアドレス比較レ
ジスタ（１）２４のどちらでデバッグ割り込みが発生し
たかのチェック結果に基づいて、対応する正しいプログ
ラムが格納されている外部メモリの先頭番地の内容を読
み出す（ステップＳＴ１５）。なお、このデバッグ割り
込み処理プログラムに移る時に、スタック領域に処理完
了後の戻り先番地が格納されているが、その戻り先番地
はバグのあるプログラムを指しているため、これをステ
ップＳＴ１５で読み出した、正しいプログラムの先頭番
地に変更する（ステップＳＴ１６）。その後、デバッグ
割り込みから復帰する命令が実行されると（ステップＳ
Ｔ１７）、外部メモリにおかれているバグの修正された
正しいプログラムの実行に移る。

【０１００】実施の形態３．上記実施の形態２において
は、マイコンに内蔵されたデバッグ回路のブレーク機能
を「ＲＯＭコレクション」に応用した場合について説明
したが、「暴走検出」に応用することも可能である。以
下、そのようなこの発明の実施の形態３について説明す
る。

【０１０１】マイコン１１が何らかの原因によって暴走
状態に至った場合、システムに致命的な打撃を与えない
ために、従来より監視タイマの機能がよく用いられる。
この監視タイマはある一定の周期を計測するタイマで、
その周期内に一度もＣＰＵ１からアクセスされないと、
当該監視タイマ専用の割り込みを発生する機能を持って
いる。一方、ＣＰＵ１からアクセスされると監視タイマ
はその時点で一旦リセットされ、一定周期のカウントを
そこから再開する。ユーザは上記一定周期内に監視タイ
マをアクセスするようにプログラムを作っておく。これ
により、プログラムが正常に動作している間は周期的に
監視タイマにアクセスするため、監視タイマ専用の割り
込みは発生しない。マイコン１１が暴走状態に至ると監
視タイマのアクセスがなくなるため、監視タイマ割り込
みが発生する。割り込みが発生するとそれまでマイコン
１１が暴走状態にあっても一旦は必ず監視タイマ割り込
みプログラムに分岐するため、そこでマイコン１１自身
をリセットする処置などをして暴走状態から復帰する。

【０１０２】この実施の形態３は、マイコン１１に内蔵
されたデバッグ回路７のブレーク機能を用いることによ
って、これと同等、あるいはそれ以上に正確な暴走検出
を可能にしたものである。すなわち、デバッグ制御レジ
スタ（０）２１の第４ビット〜第３ビットによるイベン
ト検出サイクル選択ビットをオペコードアドレスに、第
３ビット〜第０ビットによブレーク検出条件選択ビット
をアドレス範囲外検出にそれぞれ設定する。このように
設定しておけば、プログラムがおかれるアドレス範囲は
あらかじめわかっているため、暴走状態になってＣＰＵ
１の実行アドレスがその設定された範囲外に及ぶと直ち
にデバッグ割り込みが発生するので、そのような場合に
は割り込み処理プログラムで暴走からの復帰処理を実行
すればよい。監視タイマを用いる場合には、暴走状態に
到ってもある一定周期を経ないとそれを検出することが
できないが、この実施の形態３によれば、早期に暴走状
態を検出し、それから復帰することが可能となる。

【０１０３】

【発明の効果】以上のように、請求項１記載の発明によ
れば、外部のＩＣＥとの接続のための専用入出力端子を
有したデバック回路と、開発段階のプログラムが格納さ
れるフラッシュメモリを内蔵して、そのデバッグ回路
に、ＣＰＵとの通信機能、ＩＣＥとの通信機能、ＣＰＵ
の動作状態のトレース機能、デバッグ専用の割り込みを
発生させるブレーク機能、ＩＣＥからのプログラムコー
ドをフラッシュメモリに書き込み、フラッシュメモリの
内容をＩＣＥに送る機能などの諸機能を持たせるように
構成したので、内蔵するフラッシュメモリをエミュレー
ションメモリとして使用することが可能となって、半導
体プロセスの進歩でチップ内の動作速度が早くなって
も、内蔵されているＲＯＭと同等の速度でアクセスする
ことができるようになり、エミュレーションメモリとし
て外部に高価な高速のメモリを外付けする必要がなくな
るばかりか、内蔵するＲＯＭのアクセスを禁止したり、
エミュレーションメモリを外付けするために内部バスを
外部に出力する機能や、デバッグ専用の割り込み入力を
許可したり、ＩＣＥがマイコン内部の動作状態を知るた
めのモニタ信号を出力する機能などのデバッグ時専用の
特殊なモードをマイコンに持たせる必要もなく、さら
に、イベント検出によるブレーク機能をチップ内部に持
っているため、あらかじめ設定されたイベントを検出す
ると、直ちにデバッグ割り込みを発生してユーザプログ
ラムの実行を中断することができて、ブレークの発生に
遅れがなくなり、また、マイコンをユーザ基板に直付け
して、デバッグに必要な信号だけをコネクタを介してＩ
ＣＥに接続することが可能となるため、ケーブルによる
信号遅延の影響を受けることがなくなって、より最終製
品の実装形態に近い状態でプログラムの開発／デバッグ
が行えるなどの効果がある。

【０１０４】請求項２記載の発明によれば、データを双
方向にやりとりするデータ端子、やり取りされるデータ
の同期をとるためのクロックを双方向に送るクロック端
子、およびデータ端子とクロック端子の信号の伝搬方向
を決める制御端子によって構成された専用入出力端子に
よって、内蔵されたデバッグ回路を外部のＩＣＥと接続
するように構成したので、ＩＣＥとデバッグ回路間の信
号線を最低本数に抑えることができる効果がある。

【０１０５】請求項３記載の発明によれば、書き換え不
可能なＲＯＭ上のプログラムにバグがあるとき、そのバ
グのあるプログラム部分のアドレスまで実行アドレスが
進むとデバッグ回路よりデバッグ割り込みを発生させ、
そのバグのあるプログラム部分を回避して、別途用意さ
れた正しいプログラム部分に置き換えるように構成した
ので、製造完了後にＲＯＭに書き込んだプログラムにバ
グが見つかった場合でも、製品そのものが使用できなく
なるといったリスクを回避できる効果がある。

【０１０６】請求項４記載の発明によれば、あらかじめ
想定されていたアドレス範囲外にＣＰＵのプログラム実
行が及んだ場合に、デバッグ回路よりデバッグ割り込み
を発生させてマイコンの暴走検出を行うように構成した
ので、監視タイマを用いた場合のように、一定周期を経
なくとも直ちに暴走状態を検出することができ、より早
期の暴走検出、およびその暴走からの復帰が可能となる
効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるメモリ内蔵型
のマイクロコンピュータの構成を示すブロック図であ
る。

【図２】 この発明の実施の形態１におけるマイクロコ
ンピュータのＲＯＭに格納するプログラムの開発環境を
示すブロック図である。

【図３】 この発明の実施の形態１におけるマイクロコ
ンピュータに内蔵されたデバッグ回路の構成を示すブロ
ック図である。

【図４】 この発明の実施の形態１における各デバッグ
制御レジスタのビット構成を示す説明図である。

【図５】 この発明の実施の形態１におけるデバッグ回
路内の各レジスタのアドレス配置を示す説明図である。

【図６】 この発明の実施の形態１におけるＣＰＵから
の各デバッグ制御レジスタの読み出し／書き込みタイミ
ングを示すタイミングチャートである。

【図７】 この発明の実施の形態１におけるＩＣＥから
デバッグ回路内の各部レジスタを読み出すタイミングを
示すタイミングチャートである。

【図８】 この発明の実施の形態１におけるレジスタ読
み出し／書き込みコマンドのフォーマットを示す説明図
である。

【図９】 この発明の実施の形態１におけるＩＣＥから
デバッグ回路内の各レジスタへの書き込みタイミングを
示すタイミングチャートである。

【図１０】 この発明の実施の形態１におけるコードト
レース時のトレース出力例を示すタイミングチャートで
ある。

【図１１】 この発明の実施の形態１におけるトレース
属性のフォーマットを示す説明図である。

【図１２】 この発明の実施の形態１におけるデータト
レース時のデータ読み出し／書き込みの場合のトレース
出力例を示すタイミングチャートである。

【図１３】 この発明の実施の形態１におけるデータト
レース時のデータ転送命令の場合のトレース出力例を示
すタイミングチャートである。

【図１４】 この発明の実施の形態１におけるマイクロ
コンピュータに内蔵されたフラッシュメモリの入出力信
号を示す説明図である。

【図１５】 この発明の実施の形態１におけるコマンド
実行時のダウンロード制御回路の入出力タイミングを示
すタイミングチャートである。

【図１６】 この発明の実施の形態１におけるプログラ
ムコマンド実行時のダウンロード制御回路の入出力タイ
ミングを示すタイミングチャートである。

【図１７】 この発明の実施の形態１におけるプログラ
ムベリファイコマンド実行時のダウンロード制御回路の
入出力タイミングを示すタイミングチャートである。

【図１８】 この発明の実施の形態１におけるオートイ
レーズコマンド実行時のダウンロード制御回路の入出力
タイミングを示すタイミングチャートである。

【図１９】 この発明の実施の形態１におけるデバッグ
モニタのアルゴリズムを示すフローチャートである。

【図２０】 この発明の実施の形態２によるマイクロコ
ンピュータのデバッグ回路のブレーク機能を用いたＲＯ
Ｍコレクションの処理を示すフローチャートである。

【図２１】 従来のメモリ内蔵型のマイクロコンピュー
タの構成を示すブロック図である。

【図２２】 従来のマイクロコンピュータのＲＯＭに格
納するプログラムの開発環境を示すブロック図である。

【符号の説明】

１ ＣＰＵ、２ ＲＯＭ、５ 内部バス、６ フラッシ
ュメモリ、７ デバッグ回路、８ 専用入出力端子、８
ａ ＧＤバス（データ端子）、８ｂ ＧＣＬＫ^* 端子
（クロック端子）、８ｃ ＧＯＥ^* 端子（制御端子）、
８ｄ Ｖｐｐ端子（制御端子）、８ｅ ＲＥＳＥＴ^* 端
子（制御端子）、１１ マイコン、１４ＩＣＥ。

フロントページの続き (71)出願人 390009531 インターナショナル・ビジネス・マシーン ズ・コーポレイション ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮ ＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯ ＲＡＴＩＯＮ アメリカ合衆国10504、ニューヨーク州 アーモンク （番地なし) (72)発明者 伊藤 栄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 神崎 照明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 赤月 忠之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 酒井 達也 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 (72)発明者 沼田 勉 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 (72)発明者 中村 泰博 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 内部バスを介して接続された読み取り専
   用記憶装置に格納されているプログラムを用いて動作す
   る中央演算処理装置を備えたマイクロコンピュータにお
   いて、 前記読み取り専用記憶装置に格納されるプログラムの開
   発段階のプログラムが格納される、電気的に書き込み／
   消去が可能なフラッシュメモリと、 前記内部バスを介して前記中央演算処理装置に接続され
   るとともに、外部のエミュレータと接続するための専用
   入出力端子を持ったデバッグ回路を設け、前記デバッグ
   回路に、 前記内部バスを介した前記中央演算処理装置との通信機
   能、 前記専用入出力端子を介した前記エミュレータとの通信
   機能、 前記中央演算処理装置の動作状態を示す情報を前記専用
   入出力端子から前記エミュレータに送るトレース機能、 前記中央演算処理装置の動作状態が、前記中央演算処理
   装置あるいはエミュレータがあらかじめ設定した条件に
   一致した時にデバッグ専用の割り込みを発生させるブレ
   ーク機能、および前記エミュレータから前記専用入出力
   端子を介して送られてきたプログラムコードを前記フラ
   ッシュメモリに書き込むとともに、前記フラッシュメモ
   リの内容を読み出して前記専用入出力端子から前記エミ
   ュレータに送る機能を持たせたことを特徴とするマイク
   ロコンピュータ。
2. 【請求項２】 内蔵されたデバッグ回路を外部のエミュ
   レータと接続するための専用入出力端子を、 前記デバッグ回路と前記エミュレータの間でデータを双
   方向にやりとりするデータ端子と、 前記データ端子によってデータをやりとりする時に、そ
   の同期をとるためのクロックを双方向に送るクロック端
   子と、 前記エミュレータから前記デバッグ回路に入力され、前
   記データ端子およびクロック端子の信号の伝搬方向を決
   める制御端子とによって構成したことを特徴とする請求
   項１記載のマイクロコンピュータ。
3. 【請求項３】 内蔵されたデバッグ回路が、中央演算処
   理装置によるプログラムコードの実行アドレスがあらか
   じめ設定されたアドレスに一致した時にデバッグ専用の
   割り込みを発生させる機能を有し、 書き換え不可能な読み取り専用記憶装置に格納されたプ
   ログラムのプログラムコードにバグがある場合に、前記
   デバッグ回路が発生するデバッグ専用の割り込みによっ
   て、前記プログラムのプログラムコードにバグのあるプ
   ログラム部分を回避し、別途用意された前記バグのある
   プログラム部分に相当する正しいプログラム部分に置き
   換えることを特徴とする請求項１または請求項２記載の
   マイクロコンピュータ。
4. 【請求項４】 内蔵されたデバッグ回路が、中央演算処
   理装置によるプログラムコードの実行アドレスがあらか
   じめ設定されたアドレス範囲外となった時にデバッグ専
   用の割り込みを発生させる機能を有し、 前記中央演算処理装置によるプログラム実行が想定され
   たアドレス範囲の外に及んだ場合に、前記デバッグ回路
   が発生するデバッグ専用の割り込みによって、暴走の検
   出を行うことを特徴とする請求項１または請求項２記載
   のマイクロコンピュータ。