JP3210466B2 - Cpuコア、該cpuコアを有するasic、及び該asicを備えたエミュレーションシステム - Google Patents
Cpuコア、該cpuコアを有するasic、及び該asicを備えたエミュレーションシステムInfo
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Description
装置)コアが半導体基板上に他のデバイスとともに形成
されているIC(集積回路)における上記CPUコアを
エミュレーションするエミュレーションシステム、及び
上記CPUコアが備わるASIC(特定用途向けIC)
に関する。
なく、シリコン基板上にCPUをも組み込んだ組み込み
型CPU(以下、CPUコアと称する)を用いたシステム
の概念図を、図21に示す。CPUコア1を有するIC
3には、システムバス2が存在し、CPUコア1の端子
はこのシステムバス2に接続される。このIC3に備わ
る、CPUコア1以外の回路もまたシステムバス2に接
続され、システムバス2を介してCPUコア1に接続さ
れる。CPUコア1は、IC3上に構成されシステムバ
ス2に接続される回路とシステムバス2を介してデータ
のやりとりを行ない、このIC3が所定の動作を行なう
ことになる。IC3の外部に対してCPUコア1がデー
タのやりとりを行なうためには、システムバス2がイン
ターフェース(図示せず)を通じて外部と接続されている
か、あるいはシステムバス2に接続される他の回路が外
部とのインターフェース持っているかのどちらかの構成
となっていることが必要である。
全体、あるいはIC3をシステムの一部として構成され
たシステムの開発時における動作解析、デバッグ、動作
確認等を行なう方法として一般的な方法にインサーキッ
トエミュレータ(以下、ICEと称する)によるエミュレ
ーションがある。
の例を図22に示す。尚、図22において図21に示す
構成部分と同じ構成部分については同じ符号を付してい
る。CPUコア1を含むIC4の外部にICE5があ
り、ICE5は、エミュレータ本体6とポッド7、そし
てエミュレータ本体6とポッド7を接続するポッドケー
ブル8から成る。ポッド7内にはCPUコア1と同一の
動作を行うエミュレーションチップ9が設けられてい
る。エミュレーションチップ9は、エミュレーションチ
ップコントローラ11を介して、CPUコア1の持つ全
端子を含むバス(以下、CPUバスと称する)10に接続
される。エミュレーションチップコントローラ11は、
エミュレーションチップ9の入力信号、出力信号のモニ
タリング、あるいは介入、変更を行なう。その制御は全
てポッドケーブル8を介してエミュレータ本体6が行な
う。
システムバス2の中間にバス切換器12があり、このバ
ス切換器12は、通常の動作時はCPUコア1とシステ
ムバス2を接続し、エミュレーション時には、前述のC
PUバス10とシステムバス2を接続し、このときCP
Uコア1の動作を停止するように動作する。従って、エ
ミュレーション時には、システムバス2に接続されるC
PUは、CPUバス10を介して接続されるエミュレー
ションチップ9である。よってIC4上の、あるいはI
C4を含むシステムは、そのシステム上のCPUがCP
Uコア1からエミュレーションチップ9に切り換えられ
て動作する。
ーブル8を介して、エミュレーションチップ9の動作の
モニタ、介入、リセット、割り込み等を行ない、初期の
目的であるシステムの動作の解析、デバッグ、確認を行
なう。
構成では、IC4の内部に組み込まれたCPUコア1と
システムバス2とを接続しているバスを、バス切換器1
2を介してCPUバス10としてIC4の外部へ導く必
要がある。上述したようにCPUコア1のエミュレーシ
ョンを行うためにはCPUコア1と同一の動作をするエ
ミュレーションチップ9が必要であり、よってCPUバ
ス10にはCPUコア1に設けられている端子のすべて
に接続される信号線が設けられる必要がある。したがっ
て、CPUコア1を含むIC4にも非エミュレーション
時には必要のない端子を、エミュレーション用に設けな
ければならず、IC4と外部との間の信号の数が増える
と、IC4にはより多くの端子を設けることになり、I
Cのコストを決定する大きな要因である端子数の増加に
よりICのコストアップを招くという問題点がある。
1に代わってエミュレーションチップ9が動作するが、
エミュレーションチップ9とシステムバス2の間には、
バス切換器12、CPUバス10が存在し、IC4がC
PUコア1によって動作する通常使用時に比べ、エミュ
レーションチップ9からシステムバス2への信号伝送に
遅延時間が発生する。よって、CPUコア1によってI
C4を動作させた場合には支障なく動作するが、エミュ
レーション時にエミュレーションチップ9にて動作させ
た場合には正常に動作しないという問題点が発生する。
成では、CPUコア1と同じ機能及び性能を持つエミュ
レーションチップ9と、該エミュレーションチップ9を
含むポッド7とを、CPUアーキテクチャ毎に開発しな
ければならず、コストアップ及び開発期間の長期化とい
う問題点があり、このような問題点を解決するためには
開発するべき部品が少ないほうが良い。
になされたもので、コストの低廉化が可能で、非エミュ
レーション時とモニタモード時とで動作に相異が発生せ
ず、CPUのアーキテクチャ毎の開発が不要である、エ
ミュレーションシステム、エミュレータ、CPUコア、
及び該CPUコアを応用した特定用途向けIC(ASI
C)を提供することを目的とする。
なる仕様の複数のCPUコアであってシステムバス用端
子と共通のエミュレータ接続専用端子とを有するCPU
コアの内、任意に選択されたCPUコアが、該CPUコ
アのシステムバス用端子に接続される所定の機能手段と
ともに半導体基板上に形成されるICと、上記選択され
たCPUコアの上記エミュレータ接続専用端子に対し接
続可能であるエミュレーションバスと、上記エミュレー
ションバスに接続される上記選択されたCPUコアにつ
いてエミュレーション動作を行うことができるエミュレ
ーション手段と、を備えたことを特徴とし、
択されたCPUコアのモニタモードにて使用され、上記
複数のCPUコアにおいてもその端子数及び各端子の果
す機能が共通し、上記エミュレーションバスに接続され
る端子であり、上記選択されたCPUコアが上記エミュ
レータ接続専用端子を介してモニタモードを実行するか
否かを制御する信号が供給されるエミュレーションバス
使用許可入力端子を上記システムバス用端子と上記エミ
ュレータ接続専用端子とは別に上記選択されたCPUコ
アに備えたことを特徴とする。
備わるエミュレーション接続専用端子は、仕様が変わっ
た複数のCPUコアについても端子数及び各端子の果す
機能が共通している。よってエミュレーションバスは、
仕様の異なる複数の、ICに備わるCPUコアのエミュ
レーション接続専用端子と接続することができるように
作用する。したがって、エミュレーション手段とCPU
コアとは、仕様の異なる複数のCPUコアとも共通のエ
ミュレーションバスを介して直接に接続することができ
るように作用する。したがって、CPUコアのエミュレ
ータ接続専用端子及びエミュレーションバスは、異なる
仕様の複数のCPUコアに対するエミュレーションを行
うにも、一つのエミュレータで実行することができるよ
うに作用する。
ーションする場合のシステム全体の一概略例を図1に示
している。まず、図1を参照し上記システム全体の概略
説明を以下に行う。尚、以下の説明においてCPUコア
16がシステムバス2とデータ交換する動作を通常モー
ド、CPUコア16がエミュレーションバス19とデー
タ交換する動作をモニタモードとする。本発明のCPU
コアの一例であるCPUコア16を組み込んだIC15
は、システムバス2を持ち、CPUコア16のシステム
バス用端子17はシステムバス2に接続される。これら
は図21に示すシステムと同じ構成である。
IC15が機能するためにCPUコア16から入出力さ
れる信号用の端子である。さらに本実施例におけるCP
Uコア16は、上記システムバス用端子17とは別に、
さらに、エミュレーションバス19を介してエミュレー
タ本体23と接続するエミュレータ接続専用端子18を
設けている。よってモニタモード時には、エミュレータ
本体23は、エミュレーションバス19、ポッド21、
及びポッドケーブル22を介してCPUコア16に接続
され、CPUコア16のコントロール、及びCPUコア
16とデータのやりとりを行う。尚、非モニタモード時
には、CPUコア16はエミュレータ接続専用端子18
を使用せず、図21と同様に上記システムバス用端子1
7を使用してシステムバス2のみとデータのやりとりを
行ない、IC15が有する所定の動作を行う。尚、以下
の説明で、システムバスに接続されている種々のデバイ
スを総称してシステム側と、エミュレータ本体23側を
エミュレータ側と称する。
り、次に、本発明のCPUコアの一実施例を図3等を参
照し以下に説明する。まず、CPUコア16がCPUと
して動作するための端子、即ち上述したシステムバス用
端子17について以下に説明する。
は、データバスとの入出力を行う端子である。CPUコ
ア16(以下、プロセッサと記す場合もある)は、これ
らの端子を介してデータバス入出力信号によりプログラ
ムのフェッチ、データの転送を行う。CPUコア16
は、リード・サイクル時にはデータを、図4の(g)に
示すT4におけるクロックの立ち下がりでサンプリング
し、ライト・サイクル時には、プロセッサからデータが
図5の(g)に示すクロックのT2の立ち上がりからT
1の立ち下がりの期間出力される。
端子 これらの24ビット・スリーステート・バス出力端子
は、アドレスバスから供給されるアドレスデータをシス
テム側へ送出する端子である。CPUコア16は、アド
レスバス出力信号により16Mバイトのデータをアドレ
ッシングすることができる。尚、アドレスは、図4の
(b)等に示すクロックのT1における立ち上がりで変
化する。
ト出力端子 これらの端子は、CPUコア16の現在実行中のステー
トを示す3つスリーステート出力信号をシステム側へ送
出する端子である。尚、上記スリーステート出力信号S
T0〜2の各データとCPUコア16のステートとの関
係を以下の表1に示す。
(b)に示すクロックのT1におけるクロックの立ち上
がりで変化する。
ル・スタート出力端子 このBSB端子は、バスサイクルの開始を示すBSB信
号をシステム側へ送出する端子である。BSB信号は、
全てのバス・サイクルにおいて、ローレベルが出力され
ることにより、バス・サイクルの開始を示す。尚、BS
B信号は、図4の(c)に示すように、T1におけるク
ロックの立ち上がりからT2の立ち上がりの期間、CP
Uコア16から送出される。尚、BSB信号は後述する
バスイネーブル入力端子BE,後述するバス・フロート
入力端子BFへの入力でハイインピーダンスとなり、B
SB端子はローレベル、ハイレベル、ハイインピーダン
スの3つの状態を出力できるスリーステート出力端子で
ある。尚、バスイネーブル入力端子BE,バス・フロー
ト入力端子BFへの入力にてスリーステート出力端子と
なるものに、アドレス、データ、後述するRWB,AS
B,DSB,SIZE,LVL,PDB,ST0〜2の
各端子があり、又、バス・フロート入力端子BFへの入
力にてスリーステート出力端子となるものに、上記端子
に加えて後述するBACK,EMUMの端子がある。
イト出力端子 このRWB端子は、CPUコア16がリード又はライト
のいずれの状態にあるかを示すRWB信号をシステム側
へ送出する端子である。RWB信号は、該信号がハイレ
ベルのときリード・サイクルを示し、ローレベルのとき
ライト・サイクルを示す。このRWB信号は、図4の
(f)に示すクロックのT1に示すようにの立ち上がり
で変化する。
ス・ストローブ出力端子 このASB端子は、システムバス2上に以下に示す情報
の有無を示すASB信号をシステム側へ送出する端子で
ある。ASB端子から送出されるASB信号の信号レベ
ルがローレベルであるとき、有効な上記アドレス、上記
ステータス・コード(ST0〜2)、上記RWB、後述
のUSB、後述のPDB、および後述のSIZEの各情
報がバス上に存在することを示す。このASB信号は、
図4の(d)に示すクロックのT2の立ち上がりからT
4の立ち下がりの期間出力される。
トローブ出力端子 このDSB端子は、DSB信号をシステム側へ送出する
端子である。DSB信号は、信号レベルがローレベルの
とき、CPUコア16がリード・サイクル時には周辺デ
バイスがバスをドライブするべきであることを示し、ラ
イト・サイクル時にはプロセッサが有効なデータをデー
タ・バス上に出力していることを示す。このDSB信号
は、リード・サイクル時には、図4の(e)に示すクロ
ックのT2の立ち下がりからT4の立ち上がりの期間、
ライト・サイクル時には、図5の(e)に示すクロック
のT2の立ち下がりからT4の立ち上がりの期間送出さ
れる。
ータ・アクノリッジ入力端子 このDACK端子は、システム側のデバイスからデータ
転送が終了したか否かを示すDACK信号が供給される
端子である。DACK信号は、その信号レベルがローレ
ベルのとき周辺デバイスはデータ転送を終了したことを
示す。このDACK信号は、図4の(h)に示すクロッ
クのT3の立ち下がりでCPUコア16にサンプリング
される。
子:転送データ・サイズ出力端子 このSIZE端子は、CPUコア16のデータ転送サイ
ズを示すSIZE信号をシステム側へ送出する端子であ
る。SIZE信号は、その信号レベルがローレベルのと
きには8ビットのデータの転送を、ハイレベルのときに
は16ビットのデータを転送することを示す。このSI
ZE信号は、図4の(b)に示すクロックのT1の立ち
上がりで変化する。
リクエスト入力端子 このBREQB端子は、システム側のデバイスがCPU
コア16とシステムバス2を介してアクセスを要求する
BREQB信号が供給される端子である。BREQB信
号は、その信号レベルがローレベルであるとき、システ
ム側のデバイスがプロセッサに対してアクセスを要求し
ている(以下、このような状態をバスの制御権を要求す
ると表現する場合もある)ことを示す。このBREQB
信号は、非同期信号で内部マシン・サイクルの立ち上が
りでCPUコア16にサンプリングされる。
・アクノリッジ出力端子 このBACK端子は、CPUコア16がシステムバス2
の制御権を明け渡すことを示すBACK信号をシステム
側へ送出する端子である。BACK信号は、その信号レ
ベルがローレベルであるとき、システム側のデバイスに
対してプロセッサがバスの制御権を明け渡すことを示
す。このBACK信号は、図4の(b)に示すクロック
のT1の立ち上がりで変化する。
イズ・アクノリッジ入力端子 このSACK端子は、システム側のデバイスのポート・
サイズを示すSACK信号が供給される端子である。S
ACK信号は、その信号レベルがローレベルであるとき
には上記ポートサイズが8ビット・サイズであること
を、ハイレベルのときには16ビット・サイズであるこ
とを示し、CPUコア16はSACK信号が供給される
ことでダイナミック・バス・サイジング処理を行う。こ
のSACK信号は、図4の(h)に示すクロックのT3
の立ち下がりでCPUコア16にサンプリングされる。
示出力端子 このLVL端子は、アクセス権表示であるLVL信号を
システム側へ送出する端子である。LVL信号は、その
信号レベルがローレベルのときにはプロセッサの現在実
行中のサイクルが特権レベル0サイクルであることを示
し、ハイレベルのときにはプロセッサの現在実行中のサ
イクルが特権レベル1サイクルであることを示す。ここ
で特権レベル0サイクルとは、特権レベル0におけるバ
スサイクルのことであり、特権レベル0とは、PSR
(プロセッサ・ステータス・レジスタ)のLフラグが
“0”にセットされた上位の特権レベル、または全ての
例外処理をいう。又、特権レベル1サイクルは、特権レ
ベル1におけるバスサイクルのことであり、特権レベル
1とは、PSRのLフラグが“1”にセットされた下位
の特権レベルをいう。このLVL信号は、図4の(b)
に示すクロックのT1の立ち上がりで変化する。
・イネーブル入力端子 このBE端子は、システム側のデバイスへシステムバス
2の制御権の明け渡すBE信号が供給される端子であ
る。BE信号は、その信号レベルがローレベルであると
き、非同期にプロセッサはバスの制御権を明け渡す。こ
のBE信号の供給は、他の全ての入力制御信号に関係な
く、全てのサイクル(リセット・サイクル、プロセッサ
停止サイクル(HALT))で有効で、上記アドレス・
バス端子(A0〜23)、上記データ・バス端子(D0
〜15)、上記プロセッサ・ステート端子(ST0〜
2)、上記RWB端子、上記LVL端子、後述のPDB
端子、上記BSB端子、上記SIZE端子、上記ASB
端子、上記DSB端子はハイ・インピーダンス状態とな
る。
子:アクセス領域表示出力端子 このPDB端子は、CPUコア16がアクセスしている
領域を示すPDB信号をシステム側へ送出する端子であ
る。PDB信号は、その信号レベルがローレベルのとき
にはプロセッサの現在実行中のサイクルがデータ領域を
アクセスしていることを示し、ハイレベルのときにはプ
ロセッサの現在実行中のサイクルがプログラム領域をア
クセスしていることを示す。このPDB信号は、図4の
(b)に示すクロックのT1の立ち上がりで変化する。
る端子である。RES信号はプロセッサをリセットして
スタートするために使用される。このRES信号は、非
同期信号でローレベル期間プロセッサは他のすべての割
り込みを無視する。CPUコア16は、RES信号が2
CLKサイクル以上ローレベルであることを検出した
後、このRES信号の2CLKサイクルのハイレベルを
サンプリングしたとき、CPUコア16はリセット・シ
ーケンスに入る。
quest)端子:オートベクタ・リクエスト入力端子 このAVRB端子は、ベクタ番号の生成をオートベクタ
方式で行うか、外部ベクタ方式で行うかをプロセッサに
要求するAVRB信号が供給される端子である。AVR
B信号は、割り込み要求と同時にCPUコア16にてサ
ンプリングされ、CPUコア16はその信号レベルがロ
ーレベルのときオートベクタ方式を実行し、ハイレベル
のとき割り込みアクノリッジ・サイクルを行う外部ベク
タ方式を実行する。
quest)端子:割り込み要求入力端子 これらのINT0〜3端子は、CPUコア16へ割り込
みを要求する割り込み要求信号が供給される端子であ
る。INT0〜3端子へ供給される信号は、非同期信号
で2内部マシン・サイクルの間、同一のレベルをCPU
コア16が検出すると受け付けられる。INT0〜3の
4端子に供給される入力信号と割り込みレベルとの関係
を以下の表2に示す。
力端子 このBERR端子は、プロセッサに対して、現在実行中
のバス・サイクルに問題が発生したことを知らせるBE
RR信号が供給される端子である。このBERR信号の
ローレベルを図4の(h)に示すクロックのT3の立ち
下がりでCPUコア16がサンプリングしたとき、CP
Uコア16はバス・エラー例外処理を実行する。
ス・リトライ入力端子 このBRTY端子は、プロセッサに対してバスの再実行
要求を知らせるBRTY信号が供給される端子である。
CPUコア16は、BRTY信号のローレベルを図4の
(h)に示すクロックのT3の立ち下がりでサンプリン
グしたとき、そのバス・サイクル終了後、同じバス・サ
イクルを繰り返し実行する。
が供給される端子である。又、このCLK信号の入力を
停止することでプロセッサを停止させることができる。
CLK信号の再入力により、プロセッサは接続処理を再
開する。このCLK信号はいずれのフェーズでも停止す
ることができる。
ュレーション状態出力端子 このEMUM端子は、モニタモード時にプロセッサの実
行中のプログラムがエミュレータのモニタ状態であるこ
とを示すEMUM信号をシステム側へ送出する端子であ
る。プロセッサ周辺ペリフェラルにウオッチ・ドッグ・
タイマ等がある場合、この出力信号がローレベル時に
は、その機能が禁止される。
インピーダンス状態とするBF信号が供給される端子で
ある。BF信号は、ローレベルにすることで、CPUコ
ア16は非同期に出力端子をハイ・インピーダンスにす
る。このBF信号の供給は、他の全ての入力制御信号に
関係なく、全てのサイクル(リセット・サイクル、プロ
セッサ停止サイクル(HALT))で有効で、上記アドレ
ス・バス端子(A0〜23)、上記データ・バス端子(D
0〜15)、上記プロセッサ・ステート端子(ST0〜
2)、上記RWB端子、上記LVL端子、上記PDB端
子、上記BSB端子、上記SIZE端子、上記ASB端
子、上記DSB端子、上記BACK端子、上記EMUM
端子は、ハイ・インピーダンス状態となる。
ST信号が供給される端子である。尚、TEST信号は
通常はハイレベルである。
いて説明する。CPUコア16におけるエミュレータ接
続専用端子18の数、即ちエミュレーションバス19を
構成する信号線の数は、CPUコア16におけるシステ
ムバス用端子17の数より少ない。このようにエミュレ
ータ接続専用端子18の数がシステムバス用端子17の
数よりも少なくできるのは、システムバス用端子17の
内、モニタモードに必要のない端子についてはエミュレ
ータ接続専用端子には含めず、かつ、一つの端子を介し
て複数の信号が入、出力可能なように、CPUコア16
にて入、出力する信号を選択するように構成した点にあ
る。
0〜7、8〜15の他、EA8ST0、EA9ST1、
EA10ST2、EAD11EM、EA12DA、EA
13DD、EA14JM、EA15DI、ESIZEの
各端子からは1バスサイクルの前半と後半で異なるデー
タが送出されるように、CPUコア16にてデータのマ
ルチプレクスが行なわれる。このようにデータのマルチ
プレクスを行うことで、一つの端子から2つのデータの
送出を行い、エミュレータ接続専用端子18の本数をシ
ステムバス用端子17の本数よりも少なくしている。
合、換言するとCPUコア16がシステム側にアクセス
する場合、例えば半導体メモリへアドレスを送出しデー
タを読み出すときには、データの読み出しに時間を要す
ることからアドレスは例えば図6に示す1バスサイクル
のT1ないしT4(以下、単にT1、T2、T3、T4
と記す場合もある)の期間に渡り送出し続ける必要があ
る。したがって、アドレスを送出する端子とデータの入
出力に必要な端子とを要する。一方、エミュレータとC
PUコア16とがアクセスするモニタモード時にはメモ
リから実際にデータを読み出すのではないので、アドレ
スが確定した時点でアドレスを送出した端子にてデータ
を読み込むようにすることができる。本実施例のCPU
コア16ではこのように端子から入出力されるデータの
マルチプレクスを行っている。図6の(d)に示す、E
AD0〜7端子の動作の場合、T1からT2の半分まで
の期間にてアドレスが送出され、残りのT2の半分から
T4までの期間にてデータがリードされる。
ようなエミュレータ接続専用端子18が備わっている。
以下にそれぞれの端子について説明する。
EAD8〜15端子: アドレス,データバス端子 このEAD0〜7端子、EAD8〜15端子からは、ア
ドレスバスA0〜A7とデータバスD0〜7が上述した
ようにマルチプレクスされる。具体的には、図6の
(c)、(d)に示すT1、T2で上記各端子はアドレ
スを送出し、T3、T4でデータのライト又はリードと
なる。通常時、換言するとCPUコア16がシステム側
にアクセスするとき、上記T3、T4の期間、データバ
スはプロセッサのリード/ライトにかかわらず必ず出力
状態となり、システムバス用端子17のデータバスの値
を出力する。よってシステム側のデータをエミュレータ
はモニタすることができる。但し、エミュレータ本体2
3に備わるエミュレーションメモリから強制的にCPU
コア16へデータが供給されるJAMモード、及びモニ
タ−モード時には入力状態となる。一方、モニタモード
時には、データバスは上記T3、T4の時間には、後述
する1ないし3の各モードに応じてリード、ライトに対
応して入出力が変化する。上記通常時、プロセッサがバ
スの制御権を外部に明け渡している場合は、システムバ
ス側のA0〜7、D0〜D7に与えられた値が出力され
る。
s Code0)端子: アドレス8,プロセッサ・ステータ
ス0端子 EA9ST1(Address9/Status Code1)端子:
アドレス9,プロセッサ・ステータス1端子 EA10ST2(Address10/Status Code2)端
子: アドレス10,プロセッサ・ステータス2端子 EA8ST0、EA9ST1、EA10ST2の端子
は、1バスサイクルT1ないしT4の前半でそれぞれア
ドレスの8ビット目、9ビット目、10ビット目のデー
タをエミュレータへ出力し、後半でCPUコア16の状
態を示す信号、ST0、ST1、ST2をエミュレータ
へ送出する。このようにしてモニタモード時にCPUコ
ア16の状態をエミュレータにてモニタすることができ
る。
Mode)端子: アドレス11,エミュレーション・モ
ード端子 このEA11EM端子は、マルチプレクスされたアドレ
スデータの出力とエミュレーションモードの出力とをエ
ミュレータへ送出する端子であり、上記T1、T2でア
ドレスの11ビット目のデータをエミュレータへ送出
し、T3、T4でモニタのモードがエミュレータ側にな
っているかシステム側になっているかを示すEMUM信
号を送出する。
a Acknowledge)端子: アドレス12データ・アクノ
リッジ入力端子 このEA12DA端子は、マルチプレクスされた、アド
レスデータの出力とデータアクノリッジの入力とを、エ
ミュレータと入出力する端子であり、上記T1、T2で
アドレスデータの12ビット目がエミュレータへ送出さ
れ、T3、T4でエミュレーションバス19がデータの
転送を終了していることを示す入力データとしてデータ
アクノリッジ(DACK)信号がCPUコア16に入力
されサンプリングされる。このようなDACK信号は、
CPUコア16がエミュレータ本体23に備わり、デー
タの読み出しに時間を要するエミュレーションメモリに
アクセスする場合、CPUコア16へ読み出したデータ
の転送が終了したことを示す信号であり、DACK信号
が供給されてCPUコア16は次の処理を開始すること
ができる。具体的に説明すると、上記DACK信号は、
図6の(e)に示すように、上記T3の立ち下がりでD
ACK信号がサンプリングされ、ローレベルでエミュレ
ータ側がデータ転送を終了したことを示し、同時にCP
Uコア16のシステム側のDACK信号もローレベルで
プロセッサはT4サイクルに入る。
Data Acknowledge)端子: アドレス13DACK禁
止入力端子 このEA13DD端子は、マルチプレクスされた、アド
レスデータの出力とデータアクノリッジ禁止信号の入力
とを、エミュレータと入出力する端子であり、図6の
(e)に示すように上記T1、T2でアドレスの13ビ
ット目のデータを送出し、T3、T4でシステム側から
CPUコア16へ供給されるデータアクノリッジ入力機
能が無効とされ、DDACK信号の供給を受ける。即
ち、この端子は、CPUコア16のシステムバス側端子
17にもデータアクノリッジ信号が供給されるDACK
端子が設けられているが、システムバス側に接続される
ている装置のトラブル等によりデータ返答が全くない場
合にはエミュレータの動作が停止してしまうため、デー
タアクノリッジ信号の入力を待たずにCPUコア16に
おける演算処理を実行させるために上記データアクノリ
ッジ信号を無効とし、模擬のデータアクノリッジ信号を
供給するための端子である。本端子を設けることでCP
Uコア16がシステム側のトラブルで待機状態にあると
きでもエミュレータからCPUコア16へのアクセスを
可能となる。
mming)端子: アドレス14データ強制入力端子 このEA14JM端子は、マルチプレクスされた、アド
レスデータの出力とデータの強制入力を示すJAM信号
の入力とを、エミュレータと入出力する端子であり、図
6の(d)に示すように、上記T1、T2でアドレスの
14ビット目のデータを送出し、T3、T4で上記JA
M信号の供給を受ける。上記JAM信号は、T4の立ち
下がりでCPUコア16にてサンプリングされ、CPU
コア16は、JAM信号がハイレベルのときプロセッサ
のリード時にシステムバス2のデータ・バスからデータ
のリードを行わず、エミュレーションバス19のデータ
バスよりデータをリードする、あるいはブレークコード
をリードしソフトウエアブレークを行う。又、上記JA
M信号がローレベルであるときにはCPUコア16はシ
ステムバス2のデータバスよりデータをリードする。
Interrupt Request)端子: アドレス15割り込み禁
止入力端子 このEA15DI端子は、マルチプレクスされた、アド
レスデータの出力と割り込み禁止信号の入力とを、エミ
ュレータと入出力する端子であり、図6の(e)に示す
ように、上記T1、T2でアドレスの15ビット目のデ
ータを出力し、T3、T4で割り込み禁止信号DIRQ
の入力を受ける。本EA15DI端子の役割は、モニタ
モード時にシステム側から割り込み要求があった場合、
CPUコア16の動作がシステム側に移るとエミュレー
ション操作に不都合であるので、このような状態を禁止
するための信号を受け入れる役割をする。上記割り込み
禁止信号DIRQは、上記T3の立ち下がりにてCPU
コア16にサンプリングされ、上記DIRQ信号をサン
プリングすることでCPUコア16は、上記DIRQ信
号がローレベルのとき、次のDIRQ信号がサンプリン
グされるまでCPUコア16はシステムバス用端子17
に備わるINT端子0〜3を介して供給される信号の組
み合わせにて形成される割り込み要求の実行を禁止す
る。
端子: アドレス,データバス端子 これらのEAD8〜15端子は、マルチプレクスされ
た、アドレスバスA16〜A23とデータバスD8〜1
5とを、エミュレータへ送出する端子であり、上記T
1、T2でアドレスデータを送出し、T3、T4でデー
タを送出する。CPUコア16がシステム側にアクセス
している通常時には、エミュレータ接続専用端子18の
データバスはプロセッサのリード/ライトにかかわらず
必ず出力状態となり、システムバス2のデータバスの値
を出力する。但し、上記JAMおよび、モニターモード
時には上記エミュレータ接続専用端子18のデータバス
は入力状態となる。又、上記通常時、プロセッサがバス
の制御権を外部に明け渡している場合は、システムバス
用端子のA8〜15、D8〜D15に与えられた値がエ
ミュレータ接続専用端子18のデータバスから出力され
る。
ライト出力端子 このERWB端子は、CPUコア16のシステムバスの
データバスがリード状態又はライト状態のいずれの状態
にあるかを示す信号を送出する端子であり、このERW
B端子から送出される信号がハイレベルのときにはリー
ド・サイクルを示し、ローレベルのときにはライト・サ
イクルを示す。又、モニタモード時には、このERWB
端子から送出される信号はエミュレータ接続専用端子1
8のデータバスがリード又はライトのいずれの状態にあ
るのかを示す。
Size Acknowledge)端子: 転送データサイズ出力端
子 このESIZE端子は、マルチプレクスされた、転送デ
ータサイズ出力とサイズアクノリッジ出力とを、エミュ
レータへ送出する端子であり、図6の(f)に示すよう
に上記T1、T2にてCPUコア16からシステム側へ
転送するデータのサイズを示すSIZE信号を送出し、
T3、T4にて、このバスサイクルでCPUコア16に
サンプリングされたシステムバス2のデータバスのポー
トサイズを示すSACK信号を送出する。上記SIZE
信号がローレベルであるときにはデータサイズは8ビッ
トであることを示し、SIZE信号がハイレベルである
ときにはデータサイズは16ビットであることを示す。
尚、ESIZE端子から送出されるSACK信号は、そ
のバスサイクルのT3の立ち下がりで、システムバス2
側からサンプリングされたSACK信号である。
ス・アクノリッジ出力端子 本端子は、システム側に設けられるBACKと同じ作用
を行うもので、EBAB信号はCPUコア16がシステ
ムバス2の制御権を明け渡すことを示す。エミュレータ
はこの信号により、現在、システムバスをCPUが使用
しているのか、もしくはCPU以外の周辺装置が使用し
ているのかを判断することができる。又、EBAB信号
の立ち上がりのタイミングは、システム側のBACK信
号に対して内部マシンサイクルで1クロック分遅れて送
出されるため、周辺装置よりCPUコア16にバス権が
完全に移行した時点で変化する。
端子: BEQB禁止入力 システムバス側においてトラブル等の要因によりDMA
信号が供給され続けていたり、BRTY信号によるバス
の再実行が無限に続いていたりする場合には、CPUコ
ア16が次のプログラムへ移ることができなくなり、エ
ミュレータのモニタプログラムを実行できなくなるよう
な事態が発生する。EDBRQ端子は、このような状態
から強制的にCPUコア16を次の処理へ移すことを可
能にするる。この入力のローレベルでシステム側のBR
EQB、BRTY入力を強制的に禁止する。
イクル・スタート出力端子 このEBSB端子は、図6の(g)に示すようにバスサ
イクルの始まりを示すEBSB信号をエミュレータへ送
出する端子であり、システム側におけるBSB信号と同
じ信号である上記EBSB信号を送出する。
・ストローブ出力端子 このEDSB端子は、リードサイクル時にはシステム側
のデバイスがバスをドライブすべきであることを示し、
ライトサイクル時にはCPUコア16が有効なデータを
出力していることを示すEDSB信号をエミュレータへ
送出する。尚、EDSB信号のタイミングチャートを図
6の(h)に示す。
子: クロック出力端子 このECLKO端子は、システム側からCPUコア16
に供給されているクロック信号CLKをエミュレータへ
送出する。このようにエミュレータ側へクロック信号を
送出する理由は、CPUコア16にシステム側からクロ
ック信号の供給の有無を監視するためである。
ト出力端子 このERESO端子は、システム側からCPUコア16
へ供給されているリセット信号RESをエミュレータへ
送出する。
Mode0)端子: アクセス領域表示出力モニタ・モー
ド0入力端子 本端子と次に説明するELVM1端子は、モニタモード
の場合、エミュレータ側からアクセスできるエミュレー
タ接続専用端子18を選択し、モニタモードを切り換え
るための信号が供給される端子である。表4に示すよう
に、本端子及びELVM1端子に供給される信号の組み
合わせにて、以下に説明する、通常モード、モニタモー
ド1、2、3の4通りのバス・モードに分けられる。
尚、外部割り込み時の割り込み処理の最初のバス・サイ
クルは、必ず通常モードとする。
領域表示出力端子)端子の出力データとモニタモード入
力データ0とについてマルチプレクスされたデータをエ
ミュレータと入出力するための端子であり、図6の
(i)に示すように、T1,T2でCPUコア16のプ
ログラム又はデータ領域のどちらをアクセスしているか
を示すPDB信号を送出し、図6の(i)に示すT4に
おける立ち上がりで次のバスサイクルのモニタモードを
設定するEMON0入力データがCPUコア16にサン
プリングされる。
の変更は、バスサイクルの最終サイクルのみが有効とな
るため、ロングワードデータのアクセス時などは前半の
ワードバスサイクルでのモニタモード入力は無視され、
後半のワードバスサイクルでのモニタモードの設定が次
のバスサイクルのモニタモードを決定する。本CPUコ
ア16はデータバスが16ビットであるため32ビット
のロングワードデータをアクセスする場合には、16ビ
ットのワードデータ毎に2回のバスサイクルに分けてア
クセスする。このときに前半のワードアクセスのバスサ
イクルでモニタモードが変更されて後半のワードアクセ
スで前半と違ったモニタモードでアクセスした場合は3
2ビットのデータとして下位16ビットと上位16ビッ
トが違う場所からアクセスすることになる。例えば前半
で通常モード、後半でモニタ1モードとなっている場
合、32ビットデータは、下位16ビットがシステム
側、上位16ビットがエミュレータ側をアクセスする3
2ビットデータとなってしまう。そのためバスサイクル
が2回以上に分かれてアクセスする場合は途中でモニタ
モードを変更できないようにしている。
端子: アクセス権表示出力モニタ・モード1入力端子 上述したEPDM0端子とともに上記モードを選定する
ための信号が供給される端子である。本ELVM1端子
は、図6の(i)におけるT1、T2でLVLデータが
出力され、T3、T4でEMON1データを入力する。
EMON1入力データは、T4の立ち下がりでサンプリ
ングされ、次のバス・サイクルのモニタ・モードを設定
する。
1端子に供給される信号の組み合わせにて決定される通
常モード、モニタモード1,2,3の各モードについて
以下に説明する。 通常モード 通常モードは、CPUコア16のバス制御が全てシステ
ム側バス、即ちシステムバス用端子17を使用して行な
われるモードである。但し、エミュレータ側DACK
(データアクノリッジ)、IRQ禁止、システム側DA
CK禁止、エミュレータ側のプログラムを読むためシス
テム側のプログラム進行を強制的にエミュレータ側のプ
ログラムに切り換えるための割り込みであるエミュレー
タブレーク、エミュレータリセット、エミュレータ本体
23に備わるRAMであるエミュレーションメモリから
CPUコア16へのリードデータの強制挿入は、エミュ
レータ側のバス、即ちエミュレータ接続専用端子18を
介しても制御できる。尚、エミュレータ側DACKは上
述したEA12DA端子へT3、T4にて供給されるD
ACK信号であり、システム側IRQ禁止は上述したE
A15DI端子へT3、T4にて供給されるDIRQ信
号であり、システム側DACK禁止は上述したEA13
DD端子へT3、T4にて供給されるDDACK信号で
あり、エミュレータ側からのデータ強制入力は上述した
EA14JM端子へT3、T4にて供給されるJAM信
号である。
子18からはCPUコア16のシステムバス用端子17
に入出力するデータと同じデータが出力され、エミュレ
ータは主にバスの解析を行い、JAMによるブレークコ
ードの挿入、ENMIによるエミュレータ・ブレークの
発生などを制御する。アドレスバス、データバスは全て
CPUコア16のシステム・バス側の端子のデータが出
力される。また、INT0〜3による割り込みと、遅延
割り込みでの最初のバス・サイクル(スタック・ライト
もしくは、割り込みアクノリッジ)はEPDM0端子、
ELVM1端子に供給される信号にかかわらず、強制的
にこのモードとなる。
制御により動作するモードであり、CPUコア16のバ
ス制御は全てエミュレータ側バス、即ちエミュレータ接
続専用端子18にて行なわれる。従って、CPUコア1
6からシステムバス2へ有効なデータが出力されている
か否かを示す信号を送出する、システムバス用端子17
のDSBはインアクティブ、つまりハイレベル固定とな
り、システムバス用端子17のSACK、BERR、B
RTYは無効となる。但し、BSB、ASB、BREQ
B、BE、RES、CLKは通常モードと全く同一に、
DACKはEA13DDの設定、INT0〜3、AVR
BはEA15DIの設定によりシステム側より使用可能
となる。
に、エミュレータ操作者がシステム側のデータを認識し
たいときに使用するモードである。即ち、CPUコア1
6はモニタ1モードと同じようにエミュレータ側からの
制御により動作するモニタモードではあるが、CPUコ
ア16がデータをリードするときのみ、システムバス用
端子17をアクティブ、即ちDSBをT2の立ち上がり
からT4の立ち下がりまでローレベルにして、システム
バス用端子17を使用してシステム側のデータをリード
し、リードしたデータはエミュレータ側にライトする。
このとき、システムバス端子17のSACK端子は有効
な状態となる。
に、エミュレータ操作者がシステム側にデータをライト
したいときに使用するモードである。即ち、CPUコア
16はモニタ1モードと同じようにエミュレータ側から
の制御により動作するモニタモードではあるが、CPU
コア16がデータをライトするときのみ、システムバス
用端子17をアクティブ、即ちDSBをT2の立ち下が
りからT4の立ち下がりまでローレベルにして、システ
ムバス用端子17を使用してシステム側にデータをライ
トする。このとき、システムバス端子17のSACK端
子は有効な状態となる。これら3つのモードにてモニタ
モードが実行されることになる。
るフローチャートを図12に示し、図12の説明を以下
に示す。ステップ(図内ではSにて示す)1において、
上記データストローブ信号である上記EDSB信号の立
ち上がりにて上記EPDM0端子に供給されるEPDM
0信号及び上記ELVM1端子に供給されるELVM1
信号をサンプリングし、ステップ2ないし4にて上記E
PDM0信号と上記ELVM1信号との組み合わせに基
づき上記通常モード、モニタ1ないし3モードのいづれ
かが選択される。即ち、上記EPDM0信号と上記EL
VM1信号との組み合わせが「0,0」であればステッ
プ2にてモニタ1モードが選択され、上記組み合わせが
「1,0」であればステップ3にてモニタ2モードが選
択され、上記組み合わせが「0,1」であればステップ
4にてモニタ3モードが選択され、上記ステップ2ない
し4のいづれでもない、即ち上記組み合わせが「1,
1」であれば上記通常モードを選択する。
プ5にてCPUコア16は常にシステムバス2へのアク
セスとなり、ステップ3にてモニタ2モードが選択され
た場合にはステップ6に移行しデータリード時のみシス
テムバス2へのアクセスとなり、ステップ4にてモニタ
3モードが選択された場合にはステップ7に移行しデー
タライト時のみシステムバス2へのアクセスとなり、
又、上記ステップ2にてモニタ1モードが選択されたと
き、上記ステップ6にてデータリード以外であるとき、
及び上記ステップ7にてデータライト以外であるときに
は、ステップ8へ移行しCPUコア16はエミュレーシ
ョンバス19へのアクセスとなる。
端子:エミュレータ ブレーク端子 これは、割り込み処理(以下、例外処理と記す場合もあ
る)に関して設けられている端子であり、これらについ
て以下に説明する。本実施例のCPUコア16は、シス
テム側に対してCPUコアとして動作するための本来の
例外処理機能とは別にモニタモード時のための専用の例
外処理機能を有している。エミュレータ23等にて発生
しCPUコア16へ供給される例外処理には、表5に示
すように、リセット、エミュレータNMI1、エミュレ
ータNMI2、エミュレータブレークの4種類がある。
これらの選択は、表6に示すように、EBK0及びEB
K1端子に供給される信号の組み合わせにより決定され
る。以下にこれらの機能を説明する。
る「リセット」と全く同一のものである。この「リセッ
ト」は、本実施例のCPUコア16のエミュレータ接続
専用端子18に設けられる「EBK0」及び「EBK
1」端子に供給される信号の組み合わせにて指示され
る。又、この「リセット」時に供給されるベクタアドレ
スはモニタモード時には固有値となる。この点は、以下
のエミュレータNMI1にて説明する。
きに外部へその割り込み処理内容を問い合わせる、いわ
ゆる外部ベクタ方式と、割り込みの処理内容をCPU内
部で自動的に決定するオートベクタ方式の両方式を採用
しているが、エミュレータからCPUコア16へエミュ
レーション要求があったとき、外部ベクタ方式を採った
のでは割り込み処理の開始番地であるベクタアドレスが
変化しエミュレータのモニタプログラムへの移行が不可
能となるので本実施例のCPUコア16では以下に示す
ENMI1,2による割り込み処理時には必ずオートベ
クタ方式を採るように構成している。
従来のNMIと同じものである。即ち、プログラムには
割り込み処理が入っては不都合な部分があり、このよう
な部分にはシステム側においてユーザが割り込み禁止を
設定する。しかしモニタモード時には、エミュレータか
らこのような部分に割り込み処理を要求したときには割
り込み処理が実行される必要がある。エミュレータNM
I1はこのような場合におけるCPUコア16への無条
件割り込みを指す。このようなエミュレータNMI1
は、本実施例のCPUコア16のエミュレータ接続専用
端子18に設けられる「EBK0」及び「EBK1」端
子に供給される信号の組み合わせにて指示される。
作自体は、従来のNMI動作と変わるものではないが、
本実施例のCPUコア16ではエミュレータNMI1動
作を行わせるベクタアドレスがNMIの場合には固有の
値に設定される点が従来のものとは異なる。即ち、本実
施例におけるエミュレータNMI1の場合、通常のIR
Qとは違い、オートベクタ方式固定でベクタ番号は04
になる。ベクタアドレスは、ベクタアドレスのオフセッ
ト値を格納するレジスタであるEVBR(Exception Ve
ctor Base Register)の格納値に関係なく“00001
0"の固定となる。又、割り込み先の番地を求めるに際
し、上記EVBRの値にあるオフセット値を加算して求
めることもしない。
に対してシステム側及びエミュレータ側の両方からNM
I指示が供給される場合がある。従来CPUにはNMI
信号が供給される端子は1つしか設けられておらずこの
ような場合にはCPUはどちらを処理するのか判断不可
能となる。本実施例では上述したようにCPUコア16
に「EBK0」及び「EBK1」端子を設け、かつ固有
値のベクタアドレスが供給されるようにしたことで、シ
ステム側及びエミュレータ側からのNMI動作の競合を
防止することができる。
ータNMI1と同様に、無条件の割り込みである。エミ
ュレータNMI1と異なる点は、エミュレータNMI1
はいかなる場合も割り込みが発生するのに対し、エミュ
レータNMI2の場合はエミュレータNMI2が発生し
た1つ前のバス・サイクルがCPUコア16で実行され
た場合だけ割り込みが起こる点である。したがって、エ
ミュレータNMI2ではプリフェッチの影響を受けずに
割り込みを発生することが可能となる。又、エミュレー
タNMI2においてもエミュレータNMI1と同様に、
通常のIRQとは違い、オートベクタ方式固定でベクタ
番号は05となり、ベクタ・アドレスは、EVBRの格
納値に関係なく“000014"の固定値となる。尚、
エミュレータNMI2も、上記「EBK0」及び「EB
K1」端子に供給される信号の組み合わせにて指示され
る。
を行い、EBRK(エミュレータ・ブレーク)命令のプ
ログラムコードフェッチによるソフトウェア割り込みで
ある。但し、従来のブレーク命令と異なるのは、ベクタ
アドレスが異なりシステム側におけるブレーク命令とは
異なるアドレスより命令を実行することができる。エミ
ュレータブレークでは、ベクタ番号は06になり、ベク
タ・アドレスEVBRに関係なく“000018"の固
定となる。EBRK命令はコード“XXFE"である。
尚、エミュレータブレークは、いわゆるソフトウエア上
の割り込みであるので上記「EBK0」及び「EBK
1」端子を使用するものではない。
ュレータNMI2は、いわゆるハードウエア割り込みに
関するものである。ここで、ハードウエア割り込みと
は、割り込み信号が供給されることで、該割り込み信号
が供給された時点の次の命令から割り込み処理が実行さ
れる割り込みであり、実際にブレークしたい命令を超え
た命令からブレークされる欠点を有するが、データのリ
ード、ライトの時期にも割り込みを要求することができ
る。一方、上述したエミュレータブレークは、上述のご
とく、いわゆるソフトウエア割り込みに関するものであ
り、ブレークを要求した時点にて割り込み処理を実行す
ることができる。しかし、データのリード、ライトの時
期には割り込みを要求することはできない。尚、例外処
理時におけるベクタアドレスの発生方法について、従来
からのハードウエア割り込みの場合を図17に、ソフト
ウエア割り込みの場合を図18に示し、上述したエミュ
レータ・NMI1,2、エミュレータブレークによる割
り込み処理の場合を図19に示す。又、ハードウエア割
り込みにおける詳細な動作フローを図20に示す。
0」及び「EBK1」端子を設けたことにより、エミュ
レータ・NMI1,2、エミュレータブレークの動作時
には上述したような特別な機能を行うことができる。
トウエア割り込みである上述したエミュレータブレーク
命令の場合にも上記ベクタアドレスを格納するEVBR
の格納値とは無関係に固定値であるベクタアドレスを出
力するように構成している。
いが、ASICとしてCPUコア16をオンチップ化す
る場合に使用される端子について説明する。
エミュレータ・インターフェース使用許可入力端子 この端子は、CPUコア16がエミュレーションバスを
使用することを許可するための信号が供給されるもので
ある。供給される信号がローレベルのときエミュレーシ
ョンバス19に接続されるエミュレータ接続専用端子1
8の全端子が使用可能となり、ハイレベルでエミュレー
タ接続専用端子18の全端子が使用不可となる。尚、本
端子はエミュレーションバス19には接続されない。
の一概念図を示す。上述したように、図1に示すCPU
コア16は、システムバス2と接続するシステムバス用
端子17とは別に、さらに、エミュレーションバス19
を介してエミュレータ本体23と接続するエミュレータ
接続専用端子18を設けている。よってエミュレーショ
ン時には、エミュレータ本体23は、エミュレーション
バス19、ポッド21、及びポッドケーブル22を介し
てCPUコア16に接続され、CPUコア16のコント
ロール、及びCPUコア16とデータのやりとりを行
う。尚、非エミュレーション時にはCPUコア16は、
エミュレータ接続専用端子18を使用せず、図21と同
様システムバス2のみとデータのやりとりを行ない、I
C15の所定の動作を行う。
は、図22に示すエミュレータ本体6、及びポッド7と
それぞれ同じ機能を持つが、ポッド21にはエミュレー
ションチップは設けられておらず、ポッドケーブル22
とエミュレーションバス19とを接続するエミュレーシ
ョンバスコントローラ20が設けられる。このエミュレ
ーションバスコントローラ20は、CPUコア16のエ
ミュレータ接続専用端子18と接続しているエミュレー
ションバス19の機能とポッドケーブル22の機能を矛
盾なく接続するためのインターフェースの役割を果た
し、エミュレータ本体23からモニタリングや、コント
ロールを行なうとき、図22の環境と変化ないように動
作する。
能を、エミュレータ本体23'に組み込み、エミュレー
ションバス19を直接上記エミュレータ本体23'と接
続するエミュレーションシステムも考えられるので、そ
の場合の構成例を図2に示す。尚、図2において図1と
同じ構成部分については同じ符号を付している。上述し
たように本実施例のエミュレーションシステムでは、エ
ミュレータとCPUコアとを接続したことにより、ポッ
ド等の有無に拘わらず、従来エミュレーションシステム
とは異なりICに備わるCPUコアがエミュレーション
時においても機能している。
ションを行なうための必要な信号を伝達するが、詳細な
説明は後述する図3に示すように、CPUコア16にお
けるエミュレータ接続専用端子18の数、即ちエミュレ
ーションバス19を構成する信号線の数は、CPUコア
16におけるシステムバス用端子17の数より少ない。
従って、CPUバス10の信号をIC外部に導く図22
に示す構成よりも、図3に示す構成の方がIC外部に導
く信号線が少なく、ICパッケージもより端子数の少な
い安価なものを使うことができる。
タ接続専用端子18の数がシステムバス用端子17の数
よりも少なくできるのは、システムバス用端子17の
内、エミュレーションに必要のない端子についてはエミ
ュレータ接続専用端子には含めず、かつ、一つの端子を
介して複数の信号が入、出力可能なように、CPUコア
16にて入、出力する信号を選択するように構成した点
にある。
ュレーションシステムでは、図22に示す構成のように
エミュレーション時にはCPUコア1を使用せずにエミ
ュレーションチップ9を使用するという動作を行わず、
非エミュレーション時もエミュレーション時もCPUコ
ア16を使用するのでエミュレーションチップを製作す
る必要がないことから、エミュレーションチップをCP
Uコアにあわせて開発する必要がなく、CPUコア開発
時の負担の軽減となる。さらに図2に示す構成例では、
ポッドも必要ないため、さらに有利である。
ュレータ本体23あるいは23'とのデータのやりとり
は、従来のようにバス切換器12等が介在せずエミュレ
ーションバス19を介するものだけであり、CPUコア
16にとってそれらの信号はすべてエミュレータ接続専
用端子18に接続し、CPUコア16のCPUコアとし
ての本来の端子、即ちシステムバス用端子17は直接シ
ステムバス2に接続されるので、エミュレーション時に
おいても通常の動作時と全く同じタイミングで信号の入
出力ができる。
用端子18から入、出力される信号であるエミュレーシ
ョンバスの信号の内容を規格化することで、その規格に
基づくICEを開発すれば、そのICEは、上記エミュ
レーションバスの規格に基づくエミュレータ接続専用端
子を持つCPUコアであればどのCPUコアにも対応す
ることができる。よって上記エミュレータ接続専用端子
を持つCPUコアを備えたASICを開発するとき、C
PUコアのエミュレータ接続専用端子をASICの外部
端子として備えておくことで、それらの外部端子にエミ
ュレーションバスを接続するだけで図1、図2と同様の
エミュレーションシステムを構成できる。
ミュレーションシステムを構成した場合の一実施例を図
7に示す。尚、図1及び図2と同じ構成部分については
同じ符号を付している。IC15の組み込まれたCPU
コア16は、IC15の内部でシステムバス2に対して
システム用端子17を介して接続され、IC15を構成
するシステムのCPUコアとして機能する。一方、CP
Uコア16に設けられるエミュレータ接続専用端子18
は、エミュレーションバス19に接続され、さらにエミ
ュレーションバス19は、ICE24と接続される。こ
のときエミュレーションバス使用許可信号25としてI
C15の内部又は外部からローレベルの信号が供給され
る。
いて、エミュレーションを行なう場合、ICE24はエ
ミュレーションバス19を介してのみCPUコア16と
のアクセスを行なう。エミュレーション時においても、
CPUコア16は非エミュレーション状態である通常状
態と変わらない状態でシステムバス2に接続しているの
で、通常状態の場合と変わらないタイミングで、信号の
入出力を行うことができる。
るように規格化された(以下、このようなエミュレーシ
ョンバスをエミュレーションバス規格と記す場合もあ
る)、図7で示すエミュレーションバス19に対応して
いるICE24は、エミュレーションバス19が接続可
能なCPUコアであれば、図3あるいは図7に示すCP
Uコア16でなくともICEの機能に変更を加えること
なく図7に示すエミュレーションシステムと同様のエミ
ュレーションシステムを構成することができる。即ち、
CPUコアは、CPUコア自身のアーキテクチャに違い
があっても、上述したエミュレーションバス規格に対応
するエミュレータ接続専用端子18を備えていれば、図
7に示すようなエミュレーションシステムを、共通のI
CEで実現することが可能である。
共通のICEで実現した例を図8の(a)ないし(c)
に示す。尚、図8に示される、異なるアーキテクチャの
3種類のCPUコアのそれぞれの仕様について表7に示
す。
割り込み本数、データバス幅、アドレスバス幅等が異な
るため、従来の方法では3種類のCPUコアに対して3
種類のICEを開発する必要があった。しかし、これら
のCPUコア16aないし16cが前述のエミュレーシ
ョンバス19に対応したエミュレータ接続専用端子18
を備えていると、図8の(a)ないし(c)に示すよう
に、それぞれのCPUコア16aないし16cがエミュ
レーションシステムを構成した場合、CPUコア16a
に接続されるICE24aと、CPUコア16bに接続
されるICE24bと、CPUコア16cに接続される
ICE24cとを共通のICEにて使用することができ
る。このことは上述した規格化されたエミュレータ接続
専用端子18を有するCPUコアであれば各CPUコア
に対応してそれぞれ別のICEを開発しなくてもよく、
コストと開発時間の両面で、有利であること示す。
ついて、図9に示すようにポッド26aないし26cと
ポッドケーブル27を使用してエミュレーションシステ
ムを構成することもできる。尚、図8と図9にて同じ構
成部分については同じ符号を付している。
持つCPUコア16を用いたASICの一例を図10に
示す。図10に示すASIC28は、上記CPUコア1
6の他、ROM29、RAM30、タイマカウンタ31
を備え、これらの各デバイスはそれぞれシステムバス2
と接続される。上述したようにCPUコア16はシステ
ムバス2と接続されるシステムバス用端子17とは別に
エミュレータ接続専用端子18を有し、エミュレータ接
続専用端子18は当該ASIC28に設けられるエミュ
レータ接続専用外部端子32へ接続される。このような
構成のチップを、エミュレーションシステム用の特別な
チップとせずに、このチップを最終製品に搭載する製品
用チップとすることで、上記製品用チップについてエミ
ュレーションシステムを構成する際には、ASIC28
のエミュレータ接続専用外部端子32にエミュレーショ
ンシステムのエミュレーションバス19を接続するだけ
でエミュレーションシステムを実現することができる。
ション操作が可能であるため、このASIC28を搭載
する最終製品についても、ASIC28のエミュレータ
接続専用外部端子32にエミュレーションシステムのエ
ミュレーションバス19を接続するだけでエミュレーシ
ョン操作を実行することができる。ASIC28を搭載
した最終製品でのエミュレーション操作の一例を、図1
1に示す。ASIC28は、図10に示すASIC28
であり、最終製品33はASIC28を備えたシステム
である。ASIC28のエミュレータ接続専用外部端子
32は、エミュレーションバス33を経て、エミュレー
タ本体(ICE)24と接続される。このように構成す
ることでASIC28を搭載する最終製品33について
のエミュレーションが実行可能となる。
コア16の内部構成について説明する。図13に示すよ
うに、CPUコア16は、ECU(Exception Control
Unit)50、SCU(Sequence Control Unit)51、
BIU(Bus Interface Unit)52、EXU(EXecutio
n Unit)53の4つのブロックを有している。上述した
ようなシステムバス2、エミュレーションバス19の制
御はBIU52にて行われる。
2−1、BIU52−2から構成され、BIU52−
0、BIU52−1は図14に示すような構成からな
る。図14に示すEMIユニット52aが上述したすべ
ての端子についてその端子から送出するデータの送出制
御を行っており、マルチプレクスされて各端子から送出
されるデータはCPUコア16に備わる内部バスを介し
てBIU52を構成する他の構成部分へ送出される。
部分について以下に略説する。ALNはアライナであ
り、データバスによる転送データのバイト境界を、バイ
ト、ワード、ロングワードのデータの種類ごとにそれぞ
れの境界に合わす動作を行う。DISはソースデータイ
ンプットラッチでありCPUコア16が処理するメモリ
上のソースデータをCPUコア16内に格納するレジス
タである。DIDはデスティネーションデータインプッ
トラッチであり、CPUコア16が処理するメモリ上の
デスティネーションデータをCPUコア16内に格納す
るレジスタである。DOLはデータアウトプットラッチ
でありCPUコア16で処理されたデータをメモリ上に
書き戻すためにいったんデータを格納するレジスタであ
る。QUEは命令プリフェッチキューであり、CPUコ
ア16がデータ処理実行中に外部バスを必要としないマ
シンサイクル中に、次以降に実行すべきプログラムデー
タ(命令)をメモリより先読みしてこれを格納するレジ
スタである。 IQ1,2はデータを即値としてプログ
ラム中に記述した場合に上記QUEよりデータとして転
送され格納されるレジスタである。IRBM/Sはイン
ストラクションバッファであり、CPUコア16内部の
パイプライン処理によるインストラクションコードの進
み具合の問題を解決するレジスタである。
から送出するデータのマルチプレクスを行う回路は図1
5に示すような等価回路にて構成される。即ち、このマ
ルチプレクス回路は、例えばバスサイクルスタート信号
である上記BSB又はEBSB信号、並びにデータスト
ローブ信号であるDSB又はEDSB信号がリセット反
転信号及びセット反転信号として供給されるRSラッチ
と、該RSラッチの出力側に接続されマルチプレクスさ
れる2つの信号が供給される論理回路とから構成され、
上記論理回路に供給される例えばA8(アドレスデータ
の8ビット)とST0信号とのいずれかをRSラッチに
供給される例えば上記BSB又はEBSB信号、並びに
上記DSB又はEDSB信号に基づき選択する動作を行
う。この選択動作のフローチャートを図16に示す。
回路はまず上記BSB信号の立上がりの有無を判断し、
立上がりが有ったときには供給される上記A8データを
端子EA8ST0から送出し、上記BSB信号の立上が
りがないときには上記DSB信号の立ち上がりの有無を
判断する。上記DSB信号の立上がりが有ったときには
上記ST0信号を端子EA8ST0から送出し、立上が
りがないときには初期状態に戻る。
Uコアによれば、エミュレーション操作を実行するため
には従来ではエバリュエーションチップを作成する必要
があったが、規格化されたエミュレーションバスを使用
することでICに備わるCPUコアをエミュレーション
操作においても使用することができ、エミュレーション
チップを作成する必要を無くすことができる。又、エミ
ュレーションバスを規格化することで、規格化したエミ
ュレータ接続専用端子をCPUコアに設けるだけで、C
PUコアの仕様、即ちアーキテクチャが変った複数のC
PUコアに対しても同一のエミュレーションバスを接続
することができ、CPUコアの仕様変化しても同じエミ
ュレータにてエミュレーション操作を行うことができ
る。
に対しても、各CPUコアが同一規格のエミュレーショ
ンバスを有することで、CPUコア毎にエミュレータの
ハードウエアを変更する必要はなくなり、エミュレータ
は全く同じハードウエアにて構成することができる。
アとエミュレータとをエミュレーションバスにて接続す
るようにしたので、図22に示すようにIC内にバス切
換器等を設ける必要がなく、エミュレーションを実現す
るためにCPUコアのシステムバス用端子を使用しない
ため、システム側のタイミング、AC特性が通常使用時
とエミュレーション時とで全く同一である事を保証で
き、エミュレーション時の安定動作が確保できる。
ーションバスと接続可能なCPUコアを搭載したASI
Cでは、エミュレータ構成時に特別なエバリュエーショ
ンチップを作成する必要がなく、製品搭載用チップでそ
のままエミュレータが構成でき、かつ、上記製品搭載用
ASICを使用したシステムの最終製品においてもAS
IC上のエミュレーションバスとエミュレータ本体を接
続するだけでエミュレーションを行うことができる。
用不許可端子(EMEN端子)を設けたことで、CPU
コアに接続されるエミュレーションバスにエミュレータ
本体を接続しないときは、エミュレーションバスの各端
子を特別な設定にせずとも上記EMEN端子の1端子に
のみエミュレーションバス未使用に設定する旨の信号を
供給することでCPUコアは通常動作を行う。よってエ
ミュレーションバスの各端子の状態を気にせず、簡単に
通常状態に設定することができる。
設けたことで、エミュレーション実行時に使用するバス
の選択をCPUコアの外部に特別な回路を接続せずと
も、これらの端子に供給する信号のみの設定で制御する
ことができる。
行、データリード、データライトで使用されるバスが上
記EPDM0端子及びELVM1端子のモード端子に供
給する信号の設定だけで選択できるためモニタプログラ
ム実行時に簡単にシステム側のデータをリード/ライト
することができる。
込みが可能であり、かつソフトウェア割り込みも可能で
あることで、システム側の割り込みに影響を与えず、か
つ、NMI動作において本実施例のCPUコアはベクタ
ー番号が固有値に設定されるため、ベクタ・アドレスフ
ェッチ時にエミュレータ側の割り込みかシステム側の割
り込みかをエミュレータで判断しなくてもよいという効
果がある。
け、これらに供給する信号により、エミュレータからの
リセット、エミュレータNMI1、エミュレータNMI
2、ソフトウェア割り込み処理を選択することができ、
これらの処理をシステム側のバスと分離して制御するこ
とができる。
I1及びエミュレータNMI2動作時には必らずオート
ベクタ方式を採ることより、エミュレータNMI1及び
エミュレータNMI2用のベクタアドレスが発生しエク
セプション・ベクタ・ベース・レジスタ(EVBR)の
格納値に拘わらず固有のベクタ−アドレスを発生するた
め、システムバス側からのCPUコア内部状態の設定、
システムバスの状態に影響されずに固定されたエミュレ
ータNMIの動作シーケンスが実行されるため、エミュ
レータからの割り込み処理を容易に行うことができる。
バスサイクルがCPUコアで実行された場合だけ割り込
みが発生するため、CPUコアの命令先取り機能である
プリフェッチに影響されずに実行されたバスサイクルで
のブレークが可能となる。
上記EVBRの格納値に関係なく、エミュレーションブ
レーク命令で固有のベクタアドレスを発生するため、C
PUコアの内部状態に影響されずに、同一のエミュレー
ション・ブレークシーケンスを実行することができる。
5の各端子を設けたことで、通常動作時にはエミュレー
タ本体よりアドレス及びデータをトレースでき、またモ
ニタモード時はエミュレータよりプログラムデータをC
PUに与え、モニタプログラムを動作できるようにな
る。また、ソフトウェアブレーク使用時はブレークアド
レスフェッチ時にJAM端子よりデータを強制入力と
し、エミュレーションブレーク命令のコードを本端子よ
りCPUコアに与える事で、エミュレーションブレーク
が実行できる。又、一つの端子からアドレスとデータと
をマルチプレクスして送出するようにしたことより端子
数を削減することができる。
0ST2の各端子を設けたことで、エミュレータによる
トレースデータに表1に示すバスステータスを入力で
き、トレースデータの解析を容易に行うことができる。
又、アドレスの送出とCPUコア16の状態を示すステ
ータス信号の送出とがマルチプレクスされているので1
つの端子で用をなし端子数を削減することができる。
尚、上記トレースデータとは以下のものをいう。エミュ
レータ本体(ICE)には、CPUコアのバスサイクル
を1000ないし10000サイクル程度分、記録する
機能が備わっており、CPUコアの動作後にエミュレー
タ本体の使用者がCPUコアの動作履歴を解析するため
に使用するデータをいう。このデータは通常アドレス、
データ、RWB、バスステータス等でバスステータスの
内容が多い程トレースデータの解析を容易に行うことが
できる。
PUコアがシステムバス側、エミュレータバス側のどち
らをアクセスしているかがわかる。又、アドレスの送出
とエミュレーションモードを示すデータの送出とがマル
チプレクスされて一つの端子から送出されるので端子数
を削減することができる。
ミュレーションバス側よりデータを転送する場合に、ア
クセス時間の遅いデバイスに対してCPUコアにウェイ
トをかけ、CPUコアは遅い時間で上記遅いデバイスへ
アクセスすることができるようになる。又、アドレスの
送出とデータアクノリッジとの入力が一つの端子上でマ
ルチプレクスされているので端子数を削減することがで
きる。
ミュレーションバス側よりCPUコアを制御している時
にシステムバス側のデータ・アクノリッジによりCPU
コアが停止したり、無駄なウェイトサイクルが入らない
ようにすることができる。又、アドレスの送出とデータ
アクノリッジ禁止信号との入力が一つの端子上でマルチ
プレクスされているので端子数を削減することができ
る。
ステムバス選択時でもエミュレーションバスより強制的
にデータを入力でき、ソフトウェアブレーク時などにシ
ステムバス使用時でもエミュレーションブレーク命令等
のデータを強制的に入力できる。又、アドレスの送出と
JAM信号との入力が一つの端子上でマルチプレクスさ
れているので端子数を削減することができる。
ミュレータよりCPUにモニタプログラムを動作させて
いるときなどに、システム側からの割り込みを禁止する
ことができる。又、アドレスの送出と割り込み禁止信号
との入力が一つの端子上でマルチプレクスされているの
で端子数を削減することができる。
コアのシステムバス側がリード状態あるいはライト状態
のどちらの状態にあるのかがわかるので、エミュレーシ
ョンバス使用時はデータバスの転送方向がわかる。
Uコアがアクセスしようとしているデータサイズがわか
り、またシステム側の周辺デバイスがCPUコアからの
アクセスデータサイズに対して、アクセス可能なサイズ
としてCPUコアへ返しているサイズアクノリッジ信号
の状態がわかる。又、転送データサイズ出力とサイズア
クノリッジ出力とが一つの端子上でマルチプレクスされ
ているので端子数を削減することができる。
はCPUコアがシステム側のバスのアクセスを開始した
ことをエミュレータ側で認識することができ、モニタモ
ード時はエミュレーションバスへのアクセスを開始した
事がエミュレータ側で認識することができる。
はエミュレーションバスのデータバスにシステムバス側
のデータバスの有効なデータがCPUコアから出力され
ていることをエミュレータ側で認識することができ、モ
ニタモード時にあっては、リードサイクルではエミュレ
ーションバスの周辺デバイスがデータバスをドライブ
し、ライトサイクルではCPUコアの有効なデータがエ
ミュレーションバスのデータバス上にあることをエミュ
レータが認識することができる。
ュレーションバス側で、CPUコアにクロックが供給さ
れているかどうかを認識することができる。
ュレーションバス側でシステムバス側よりCPUコアに
リセットがかかったか否かを認識することができる。
コアがDMAの状態になったことをエミュレータ側で認
識することができ、トレース時にDMAサイクルの判別
を行うことができる。
側でDMA動作が終了しない場合や、バス再実行が無限
に続いているような場合にはCPUコアが次のプログラ
ムへ移行することができず、エミュレータのモニタプロ
グラムが実行できなくなる事態が発生するが、EDBR
Q端子を設けたことでこのような状態からCPUコアを
強制的に次の処理工程へ移行させることができる。
なる仕様の複数のCPUコアに対して共通して接続可能
な、規格化されたエミュレーションバスを使用すること
でICに備わるCPUコアをエミュレーション操作にお
いても使用することができ、従来必要であったエミュレ
ーションチップを作成する必要を無くすことができる。
又、エミュレーションバスを規格化することで、規格化
したエミュレータ接続専用端子をCPUコアに設けるだ
けで、異なる仕様の複数のCPUコアに対しても同一の
エミュレーションバスを接続することができ、CPUコ
アの仕様が変化しても同じエミュレーション手段にてエ
ミュレーション操作を行うことができる。
も、各CPUコアが同一規格のエミュレーションバスを
接続可能とすることで、CPUコア毎にエミュレーショ
ン手段のハードウエアを変更する必要はなくなり、エミ
ュレーション手段は全く同じハードウエアにて構成する
ことができる。
例を示すブロック図である。
成例を示すブロック図である。
端子を示す図である。
けるタイミングチャートである。
けるタイミングチャートである。
れる信号のタイミングチャートである。
ミュレーションバスを介してICEに接続したときの状
態を示す図である。
に設けられるエミュレータ接続専用端子を有し、異なる
アーキテクチャであるCPUコア(タイプA、タイプ
B、タイプC)においても共通のICEに接続可能であ
ることを説明するための図である。
CPUコアがポッド、ポッドケーブルを介して共通のI
CEに接続可能であることを説明するための図である。
成を示すブロック図である。
おけるエミュレーション操作を行うときの状態を示す図
である。
モニタ1なしい3モードの選択動作を表したフローチャ
ートである。
を示すブロック図である。
ブロック図である。
クス回路の等価回路を示す回路図である。
示すフローチャートである。
レスの発生手順を示すフローチャートである。
レスの発生手順を示すフローチャートである。
アドレスの発生手順を示すフローチャートである。
レスの発生手順を示す詳細なフローチャートである。
備えたICを示す図である。
状態を示す図である。
バス用端子、18…エミュレータ接続専用端子、19…
エミュレーションバス、20…エミュレーションバスコ
ントローラ、21…ポッド、22…ポッドケーブル、2
3…エミュレータ本体、24…ICE、25…エミュレ
ーションバス使用許可信号、28…ASIC、32…エ
ミュレータ接続専用外部端子、33…最終製品。
Claims (30)
- 【請求項1】 異なる仕様の複数のCPUコアであって
システムバス用端子と共通のエミュレータ接続専用端子
とを有するCPUコアの内、任意に選択されたCPUコ
アが、該CPUコアのシステムバス用端子に接続される
所定の機能手段とともに半導体基板上に形成されるIC
と、 上記選択されたCPUコアの上記エミュレータ接続専用
端子に対し接続可能であるエミュレーションバスと、 上記エミュレーションバスに接続される上記選択された
CPUコアについてエミュレーション動作を行うことが
できるエミュレーション手段と、 を備え、 上記エミュレータ接続専用端子は、上記選択されたCP
Uコアのモニタモードにて使用され、上記複数のCPU
コアにおいてもその端子数及び各端子の果す機能が共通
し、上記エミュレーションバスに接続される端子であ
り、 上記選択されたCPUコアが上記エミュレータ接続専用
端子を介してモニタモードを実行するか否かを制御する
信号が供給されるエミュレーションバス使用許可入力端
子を上記システムバス用端子と上記エミュレータ接続専
用端子とは別に上記選択されたCPUコアに備えた、 ことを特徴とするエミュレーションシステム。 - 【請求項2】 上記選択されたCPUコアに備わる上記
システムバス用端子、又は上記エミュレータ接続専用端
子のどちらかの端子に上記選択されたCPUコアのバス
制御権を付与するかを制御する複数のバス制御モードを
設定するための信号が供給される、少なくとも一つのモ
ニタモード設定信号入力端子を上記選択されたCPUコ
アに備えた、請求項1記載のエミュレーションシステ
ム。 - 【請求項3】 上記バス制御モードは、 エミュレータブレーク、エミュレータセット、リードデ
ータの強制挿入、バスアクノリッジについては上記エミ
ュレータ接続専用端子を介して制御し、その所定の機能
については上記選択されたCPUコアのバス制御を上記
システムバス用端子を介して行い、上記システムバス用
端子に供給されるアドレス及びデータが上記エミュレー
タ接続専用端子から送出される通常モードと、 上記選択されたCPUコアのバス制御を上記エミュレー
タ接続専用端子を使用して行うモニタ1モードと、 上記選択されたCPUコアのバス制御を上記エミュレー
タ接続専用端子を使用して行うとともに、データのリー
ド時のみ上記システムバス用端子を使用するモニタ2モ
ードと、 上記選択されたCPUコアのバス制御を上記エミュレー
タ接続専用端子を使用し行うとともに、データのライト
時のみ上記システムバス用端子を使用するモニタ3モー
ドと、 を備えた請求項2記載のエミュレーションシステム。 - 【請求項4】 エミュレーション状態において、上記選
択されたCPUコアが上記所定の機能手段を動作させて
いる場合、上記選択されたCPUコアはエミュレーショ
ン手段から上記選択されたCPUコア側への割り込み処
理要求として、ハードウエア割込要求と、ソフトウエア
割込要求とを受け入れ可能である請求項1から3のいず
れかに記載のエミュレーションシステム。 - 【請求項5】 上記ハードウエア割込要求として、 上記選択されたCPUコアにおける、システムバス用端
子に接続される所定の機能手段からの通常のリセットシ
ーケンスと同一のシーケンスであるリセット、 上記所定の機能手段の無条件割り込みシーケンスと同一
のシーケンスであって、ベクタ番号及びベクタアドレス
が上記所定の機能手段の無条件割り込みシーケンスにて
発生する値とは異なる固有値を発生させ、かつオフセッ
ト値を上記固有値に加算せずにベクタアドレスを生成す
る旨のエミュレータNMI1、 上記所定の機能手段の無条件割り込みシーケンスと同一
のシーケンスであって当該割り込み要求が発生した1つ
前のバスサイクルが当該選択されたCPUコアにて実行
された場合のみ割り込み処理を実行するものであって、
ベクタ番号及びベクタアドレスが上記所定の機能手段の
無条件割り込みシーケンスにて発生する値とは異なる固
有値を発生させ、かつオフセット値を上記固有値に加算
せずにベクタアドレスを生成する旨のエミュレータNM
I2、 を選択的に指示する信号が供給される割り込み処理用入
力端子を上記エミュレータ接続専用端子に備えた、請求
項4記載のエミュレーションシステム。 - 【請求項6】 上記リセット、上記エミュレータNMI
1、及び上記エミュレータNMI2、並びに上記リセッ
ト、上記エミュレータNMI1、及び上記エミュレータ
NMI2のいずれも発生しない通常モードを選択するた
めに設けられる上記割り込み処理用入力端子は2本であ
る、請求項5記載のエミュレーションシステム。 - 【請求項7】 上記ソフトウエア割込要求は、 上記選択されたCPUコアにおけるブレーク命令シーケ
ンスと同一のシーケンスであって、ベクタ番号及びベク
タアドレスがブレーク命令シーケンスにて発生する値と
は異なる固有値を発生させ、かつオフセット値を上記固
有値に加算せずにベクタアドレスを生成する旨のエミュ
レータブレーク命令である、請求項4記載のエミュレー
ションシステム。 - 【請求項8】 上記エミュレータNMI1,2の処理を
実行する場合には必ずオートベクタ方式に設定され、か
つ固有値のベクタアドレスが出力される請求項5記載の
エミュレーションシステム。 - 【請求項9】 上記エミュレータ接続専用端子には、マ
ルチプレクスされて、1バスサイクルの前半でアドレス
が送出され、後半でデータがマルチプレクスされて送出
され、上記選択されたCPUコアにおける非モニタモー
ドである通常モードにおいてはエミュレーション手段か
ら強制的に上記選択されたCPUコアへデータを与える
場合を除き上記選択されたCPUコアのリード、ライト
状態にかかわらず出力状態となり上記システムバス用端
子に供給されるデータを送出するアドレス/データ端子
を備えた、請求項1記載のエミュレーションシステム。 - 【請求項10】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半でCPUコアの現在実行
中のバスステートを示すステータス信号を送出するアド
レス/ステータス端子を備えた、請求項1記載のエミュ
レーションシステム。 - 【請求項11】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半で現在のバスサイクルが
上記システムバス用端子に接続される所定の機能手段側
もしくはエミュレーション手段側のどちらを使用してい
るかを示すエミュレーションモード信号を送出するアド
レス/エミュレーションモード端子を備えた、請求項1
記載のエミュレーションシステム。 - 【請求項12】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半で現在上記エミュレーシ
ョンバスから上記選択されたCPUコアへデータの転送
を終了していることを示すデータ・アクノリッジ信号が
供給されるアドレス/データアクノリッジ端子を備えた
請求項1記載のエミュレーションシステム。 - 【請求項13】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半でシステムバスから上記
選択されたCPUコアへ供給されるデータ・アクノリッ
ジ信号を無効とするためのデータ・アクノリッジ信号が
供給されるアドレス/データアクノリッジ禁止入力端子
を備えた請求項1記載のエミュレーションシステム。 - 【請求項14】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半でデータの強制入力を示
すJAM信号が供給されるアドレス/ジャム端子を備え
た請求項1記載のエミュレーションシステム。 - 【請求項15】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半でビット
アドレスデータを送出し、後半で割り込み禁止信号が供
給されるアドレス/割込禁止端子を備えた請求項1記載
のエミュレーションシステム。 - 【請求項16】 上記エミュレータ接続専用端子には、
非モニタモードである通常モードでは上記システムバス
のデータ転送方向を示し、モニタモードでは上記エミュ
レーションバスのデータ転送方向を示す信号を送出する
リード/ライト端子を備えた請求項1記載のエミュレー
ションシステム。 - 【請求項17】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半で転送デ
ータのサイズ情報を送出し、後半でそのバスサイクルで
サンプリングされた、上記システムバスに接続される上
記所定の機能手段のポートサイズを示すサイズ・アクノ
リッジ信号を送出する転送データサイズ/サイズアクノ
リッジ端子を備えた請求項1記載のエミュレーションシ
ステム。 - 【請求項18】 上記エミュレータ接続専用端子には、
上記システムバスに接続される上記所定の機能手段にお
けるバスサイクルに同期したバスサイクルの開始を示す
信号を送出するバスサイクルスタート端子を備えた請求
項1記載のエミュレーションシステム。 - 【請求項19】 上記エミュレータ接続専用端子には、
リードサイクル時には、上記システムバスに接続する上
記所定の機能手段が上記システムバスをドライブすべき
であることを示し、ライトサイクル時には上記選択され
たCPUコアが有効なデータを送出していることを示す
信号を送出するデータストローブ端子を備えた請求項1
記載のエミュレーションシステム。 - 【請求項20】 上記エミュレータ接続専用端子には、
上記システムバスに接続される上記所定の機能手段に供
給されているクロック信号が送出されるクロック出力端
子を備えた請求項1記載のエミュレーションシステム。 - 【請求項21】 上記エミュレータ接続専用端子には、
上記システムバスに接続される上記所定の機能手段に供
給されているリセット信号が送出されるリセット出力端
子を備えた請求項1記載のエミュレーションシステム。 - 【請求項22】 上記エミュレータ接続専用端子には、
上記選択されたCPUコアの上記システムバスに接続さ
れる上記所定の機能手段がダイレクトメモリアクセス動
作を行っているときに送出され、上記選択されたCPU
コアが上記システムバスを上記所定の機能手段へバス制
御権を明け渡している状態を示すバスアクノリッジ信号
を送出するバスアクノリッジ端子を備えた請求項1記載
のエミュレーションシステム。 - 【請求項23】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半で上記選
択されたCPUコアがアドレス空間のプログラム領域も
しくはデータ領域をアクセスしているのかを示し、後半
でモニタモードの設定を制御する信号を送出するプログ
ラム,データ/モニタモード端子を備えた、請求項1記
載のエミュレーションシステム。 - 【請求項24】 上記エミュレータ接続専用端子には、
マルチプレクスされて、1バスサイクルの前半で上記選
択されたCPUコアの特権レベルを出力し、後半でモニ
タモードの設定を制御する信号を送出するレベル/モニ
タモード端子を備えた、請求項1記載のエミュレーショ
ンシステム。 - 【請求項25】 上記エミュレータ接続専用端子には、
上記選択されたCPUコアのバス制御権のバス制御権明
け渡し機能とバス再実行機能とを禁止するバスリクエス
ト禁止端子を備えた、請求項1記載のエミュレーション
システム。 - 【請求項26】 上記エミュレータ接続専用端子の数
は、上記システムバス用端子の数よりも少ない、請求項
1記載のエミュレーションシステム。 - 【請求項27】 異なる仕様の複数のCPUコアであっ
てシステムバス用端子と、上記複数のCPUコアにおい
てもその端子数及び各端子の果す機能が共通するエミュ
レータ接続専用端子とを有するCPUコアの内、任意に
選択されたCPUコアを備えたASICであって、 上記エミュレータ接続専用端子に接続され、エミュレー
ション手段と直接接続が可能なエミュレータ接続専用外
部端子をASICの外部端子に備え、 上記選択されたCPUコアが上記エミュレータ接続専用
端子を介してモニタモードを実行するか否かを制御する
信号が供給されるエミュレーションバス使用許可入力端
子を上記システムバス用端子及び上記エミュレータ接続
専用端子とは別にASICの外部端子に備えた、 ことを特徴とするASIC。 - 【請求項28】 上記選択されたCPUコアに備わる上
記システムバス用端子、又は上記エミュレータ接続専用
端子のどちらかの端子に上記選択されたCPUコアのバ
ス制御権を付与するかを制御する複数のバス制御モード
を設定するための信号が供給される、少なくとも一つの
モニタモード設定信号入力端子をASICの外部端子に
備えた、請求項27記載のASIC。 - 【請求項29】 異なる仕様の複数のCPUコアであっ
てシステムバス用端子と、 上記複数のCPUコアにおいてもその端子数及び各端子
の果す機能が共通するエミュレータ接続専用端子と、 を備え、 上記エミュレータ接続専用端子を介してモニタモードを
実行するか否かを制御する信号が供給されるエミュレー
ションバス使用許可入力端子を上記システムバス用端子
及び上記エミュレータ接続専用端子とは別に備えた、 ことを特徴とするCPUコア。 - 【請求項30】 上記選択されたCPUコアに備わる上
記システムバス用端子、又は上記エミュレータ接続専用
端子のどちらかの端子に上記選択されたCPUコアのバ
ス制御権を付与するかを制御する複数のバス制御モード
を設定するための信号が供給される、少なくとも一つの
モニタモード設定信号入力端子を備えた、請求項29記
載のCPUコア。
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