JP2678283B2 - データ通信制御装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラム制御装置に関し、例えばLAN
（ローカル・エリア・ネットワーク）のコントローラ
（プロセッサ）等のようなプログラム制御装置に利用し
て有効な技術に関するものである。
（ローカル・エリア・ネットワーク）のコントローラ
（プロセッサ）等のようなプログラム制御装置に利用し
て有効な技術に関するものである。
LANの伝送媒体と各種端末装置のインターフェイスの
一般的構造は、電気的レベルと論理的レベルとの変換を
行うトランシーバと、データのバッファリング、パケッ
トなど伝送形態の組み立て／分解、ネットワークアクセ
ス制御などを行うコントローラからなる。このようなLA
Nに関しては、例えば（株）オーム社昭和60年12月25日
『マイクロコンピュータハンドブック』頁302、頁336、
頁780及び頁1027がある。
一般的構造は、電気的レベルと論理的レベルとの変換を
行うトランシーバと、データのバッファリング、パケッ
トなど伝送形態の組み立て／分解、ネットワークアクセ
ス制御などを行うコントローラからなる。このようなLA
Nに関しては、例えば（株）オーム社昭和60年12月25日
『マイクロコンピュータハンドブック』頁302、頁336、
頁780及び頁1027がある。
上記LANのインターフェイスをマイクロプログラム方
式によるプロセッサで構成せることが有効である。なぜ
なら、OSI（オープン システムズ インターコネクシ
ョン）参照モデルにおけるデータリンク層までサポート
するような場合、複雑なプロトコルをサポートする必要
があるからである。
式によるプロセッサで構成せることが有効である。なぜ
なら、OSI（オープン システムズ インターコネクシ
ョン）参照モデルにおけるデータリンク層までサポート
するような場合、複雑なプロトコルをサポートする必要
があるからである。
このようなマイクロプログラム方式のプロセッサを開
発したり、LIS（大規模集積回路）全体の実機デバック
のためには、プログラムの流れを追跡するトレース機能
が必要である。すなわち、エミュレータやロジック・ア
ナライザなどでは、ブレーク・ポインタの前に実効され
命令のアドレスを記憶するトレース・メモリを備えてい
る。トレース・メモリの内容を調べることによって、ブ
レーク・ポイント以前のプログラムがどのような経過を
たどったかが判る。しかしながら、このようなエミュレ
ータやロジック・アナライザは、それ自体が高価である
ばかりか、それに合わせたLSIのシステム設計が必要で
あるという制約を受けるものとなる。
発したり、LIS（大規模集積回路）全体の実機デバック
のためには、プログラムの流れを追跡するトレース機能
が必要である。すなわち、エミュレータやロジック・ア
ナライザなどでは、ブレーク・ポインタの前に実効され
命令のアドレスを記憶するトレース・メモリを備えてい
る。トレース・メモリの内容を調べることによって、ブ
レーク・ポイント以前のプログラムがどのような経過を
たどったかが判る。しかしながら、このようなエミュレ
ータやロジック・アナライザは、それ自体が高価である
ばかりか、それに合わせたLSIのシステム設計が必要で
あるという制約を受けるものとなる。
この発明の目的は、比較的簡単な構成でデバッグ機能
を持たせたプログラム制御装置を提供することにある。
を持たせたプログラム制御装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
指示された設定条件に従い、それに対応した各種制御動
作を行うシーケンス制御信号を形成するプログラムROM
を持つプログラム制御装置に対して、特定の動作モード
のとき動作状態にされ、上記外部条件に対応した情報及
びその動作シーケンスに費やされた時間情報を順次記憶
する記憶回路を設ける。
要を簡単に説明すれば、下記の通りである。すなわち、
指示された設定条件に従い、それに対応した各種制御動
作を行うシーケンス制御信号を形成するプログラムROM
を持つプログラム制御装置に対して、特定の動作モード
のとき動作状態にされ、上記外部条件に対応した情報及
びその動作シーケンスに費やされた時間情報を順次記憶
する記憶回路を設ける。
〔作 用〕 上記した手段によれば、上記記憶回路の内容を調べる
ことによって、ある条件下でのシーケンス制御動作がど
のような経過をたどったかが判るから、その開発中のマ
イクロプログラムのデバッグや実機でのシステムデバッ
グを容易に行うことができる。
ことによって、ある条件下でのシーケンス制御動作がど
のような経過をたどったかが判るから、その開発中のマ
イクロプログラムのデバッグや実機でのシステムデバッ
グを容易に行うことができる。
第１図には、この発明が適用されたLAN用プロセッサ
と、それに結合される端末装置一実施例のブロック図が
示されている。
と、それに結合される端末装置一実施例のブロック図が
示されている。
LAN用プロセッサ（以下、単にプロセッサという）LAN
PCは、同図に一点鎖線で囲まれた回路ブロックからな
り、公知の半導体集積回路の製造技術により、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。
PCは、同図に一点鎖線で囲まれた回路ブロックからな
り、公知の半導体集積回路の製造技術により、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。
このプロセッサは、コアプロセッサCPC、シリアル制
御部SC、内部レジスタとして作用するメモリRAM1、レジ
スタ群（コントロール、ステータレジスタ）REG、バス
制御部DMA、送信用メモリTxFIFO、受信用メモリRxFIF
O、タイミング発生回路TG及び自己診断回路STFから構成
される。上記コアプロセッサCPCは、コントローラCON
T、マイクロプログラムROM（以下、mROMという）及びア
ドレス制御部ACから構成される。
御部SC、内部レジスタとして作用するメモリRAM1、レジ
スタ群（コントロール、ステータレジスタ）REG、バス
制御部DMA、送信用メモリTxFIFO、受信用メモリRxFIF
O、タイミング発生回路TG及び自己診断回路STFから構成
される。上記コアプロセッサCPCは、コントローラCON
T、マイクロプログラムROM（以下、mROMという）及びア
ドレス制御部ACから構成される。
このコアプロセッサCPCは、マイクロプログラム制御
方式のもとに、外部回路を制御するとともに、内部バス
BUSを介して種々の機能ブロックとデータの伝送を行
う。上記シリアル制御部SCは、受信データRDと受信クロ
ックRCを外部端子を介して通信回線より受け取り、送信
データTDを外部端子から通信回線上に送出する。
方式のもとに、外部回路を制御するとともに、内部バス
BUSを介して種々の機能ブロックとデータの伝送を行
う。上記シリアル制御部SCは、受信データRDと受信クロ
ックRCを外部端子を介して通信回線より受け取り、送信
データTDを外部端子から通信回線上に送出する。
送信要求があれば、MAC（Medium Access Control）フ
レームの場合、コアプロセッサCPCから内部バスBUSを介
して送信用メモリTxFIFOへ伝送され（DMA転送）、LLC
（Logical Link Control）フレームの場合は、上記バス
制御DMAの制御のもとに、システムメモリRAM2から送信
用メモリTxFIFOへDMA（直接メモリアクセス）転送され
る。しかる後にシリアル制御部SCにおいて、パラレル／
シリアル変換、FCS（Frame Check Sequence）生成、デ
リミタ生成などの制御、加工を受け、送信データTDとし
て送出される。
レームの場合、コアプロセッサCPCから内部バスBUSを介
して送信用メモリTxFIFOへ伝送され（DMA転送）、LLC
（Logical Link Control）フレームの場合は、上記バス
制御DMAの制御のもとに、システムメモリRAM2から送信
用メモリTxFIFOへDMA（直接メモリアクセス）転送され
る。しかる後にシリアル制御部SCにおいて、パラレル／
シリアル変換、FCS（Frame Check Sequence）生成、デ
リミタ生成などの制御、加工を受け、送信データTDとし
て送出される。
受信フレームは、一旦受信用メモリRxFIFOへロードさ
れ、MACフレームの場合は内部バスBUSを介してコアプロ
セッサCPCへ伝送され、LLCフレームの場合は内部バスBU
S、バス制御部DMA、システムSBを介してシステムメモリ
RAM2へDMA転送される。このような送信、受信動作はホ
ストプロセッサHPCの制御によって行われる。
れ、MACフレームの場合は内部バスBUSを介してコアプロ
セッサCPCへ伝送され、LLCフレームの場合は内部バスBU
S、バス制御部DMA、システムSBを介してシステムメモリ
RAM2へDMA転送される。このような送信、受信動作はホ
ストプロセッサHPCの制御によって行われる。
このようなプロセッサLANPCにおけるマイクロプログ
ラム（mROM）の開発デバッグ等を簡単に行うため、自己
診断回路STFが内蔵される。この自己診断回路STFは、コ
ントロールレジスタREG（又は汎用レジスタとして作用
するRAM1）に割り当てられた特定のビット出力（STB）
により、診断機能が有効にされる。
ラム（mROM）の開発デバッグ等を簡単に行うため、自己
診断回路STFが内蔵される。この自己診断回路STFは、コ
ントロールレジスタREG（又は汎用レジスタとして作用
するRAM1）に割り当てられた特定のビット出力（STB）
により、診断機能が有効にされる。
第２図には、上記自己診断回路（ステートトレース回
路）STFとそれに関連する主要な回路のブロック図が示
されている。上記自己診断回路STFは、同図に示すよう
にFIFOメモリが利用される。
路）STFとそれに関連する主要な回路のブロック図が示
されている。上記自己診断回路STFは、同図に示すよう
にFIFOメモリが利用される。
例えば、上記プロセッサLANPCの内部データバスBUSは
８ビット構成とされ、ホストプロセッサHPCが結合され
るシステムバスSBは16ビット構成とされる場合、上記FI
FOメモリは16ビット構成とされ、それが上位８ビットFP
Hと下位８ビットFRLとに２分割される。上記内部データ
バスBUSの８ビットの信号は、マルチプレクサMPXを介し
て上記８ビットつづ２回に分けてFIFOメモリに書き込ま
れようにされる。FIFOメモリは、上記16ビット構成のレ
ジスタが８個設けられ、対応する各ビットがシフトレジ
スタを構成するように接続される。すなわち、同図にお
いて上段のレジスタに書き込まれたデータが下段のレジ
スタに向ってパラレルに転送される。
８ビット構成とされ、ホストプロセッサHPCが結合され
るシステムバスSBは16ビット構成とされる場合、上記FI
FOメモリは16ビット構成とされ、それが上位８ビットFP
Hと下位８ビットFRLとに２分割される。上記内部データ
バスBUSの８ビットの信号は、マルチプレクサMPXを介し
て上記８ビットつづ２回に分けてFIFOメモリに書き込ま
れようにされる。FIFOメモリは、上記16ビット構成のレ
ジスタが８個設けられ、対応する各ビットがシフトレジ
スタを構成するように接続される。すなわち、同図にお
いて上段のレジスタに書き込まれたデータが下段のレジ
スタに向ってパラレルに転送される。
デコーダ回路DEC1とDEC2は、コアプロセッサCPCによ
り発生されるアドレス信号ADD1を受けて、２つに分割さ
れた８ビットつづのレジスタFRHとFRLの選択信号を形成
し、ゲート回路G1とG2をそれぞれ制御する。ゲート回路
G1とG2は、上記選択信号に従って上記レジスタFRHとFRL
の書き込み／読み出し制御信号WRを伝える。これによ
り、コアプロセッサCPCは、上記FIFOメモリに対して８
ビットつづの単位で書き込み／読み出して行うことがで
きる。
り発生されるアドレス信号ADD1を受けて、２つに分割さ
れた８ビットつづのレジスタFRHとFRLの選択信号を形成
し、ゲート回路G1とG2をそれぞれ制御する。ゲート回路
G1とG2は、上記選択信号に従って上記レジスタFRHとFRL
の書き込み／読み出し制御信号WRを伝える。これによ
り、コアプロセッサCPCは、上記FIFOメモリに対して８
ビットつづの単位で書き込み／読み出して行うことがで
きる。
特に制限されないが、上記FIFOメモリを構成する第２
段目以降のレジスタは、それぞれ１ビットのポインタP2
ないしP8を持つ。これに対して初段のレジスタは、ポイ
ンタUP及びP1を持つ。ここでポインタとは、FIFOメモリ
を構成するい各段のレジスタにデータが格納されている
ことを示すフラグで、“0"ならば有効なデータが格納さ
れていないことを示し“1"ならば有効なデータが格納さ
れていることを示すものである。
段目以降のレジスタは、それぞれ１ビットのポインタP2
ないしP8を持つ。これに対して初段のレジスタは、ポイ
ンタUP及びP1を持つ。ここでポインタとは、FIFOメモリ
を構成するい各段のレジスタにデータが格納されている
ことを示すフラグで、“0"ならば有効なデータが格納さ
れていないことを示し“1"ならば有効なデータが格納さ
れていることを示すものである。
コアプロセッサCPCは、初段レジスタに対応したポイ
ンタUP、P1をリードして、両ビットがともに“0"のと
き、上記初段のレジスタFRH,FRLに後述するようなトレ
ース情報を２回に分けて書き込む。上記両ポインタUP,P
1のいずれかのビットが“1"なら書き込みを行わず、書
き込み動作を待機させる。なお、第２図において、上記
ポインタUPやP1ないしP8の読み出し信号経路は図面が複
雑になってしまうのを防ぐために省略されている。
ンタUP、P1をリードして、両ビットがともに“0"のと
き、上記初段のレジスタFRH,FRLに後述するようなトレ
ース情報を２回に分けて書き込む。上記両ポインタUP,P
1のいずれかのビットが“1"なら書き込みを行わず、書
き込み動作を待機させる。なお、第２図において、上記
ポインタUPやP1ないしP8の読み出し信号経路は図面が複
雑になってしまうのを防ぐために省略されている。
初段レジスタに上記トレース情報が書き込まれると、
そのデータは図示しないシフトクロックに同期して、ポ
インタが“1"になっている直前の段までシフトされる。
したがって、FIFOメモリの内容がオール“0"なら最下段
までシフトされることになる。このような一連の動作
は、当該段のポインタが“1"で次段のポインタが“0"の
ときには、次段にデータがシフトされるとともに、当該
段のポインタをクリアする論理動作によって実現され
る。
そのデータは図示しないシフトクロックに同期して、ポ
インタが“1"になっている直前の段までシフトされる。
したがって、FIFOメモリの内容がオール“0"なら最下段
までシフトされることになる。このような一連の動作
は、当該段のポインタが“1"で次段のポインタが“0"の
ときには、次段にデータがシフトされるとともに、当該
段のポインタをクリアする論理動作によって実現され
る。
タイマー回路TMは、例えば16ビットバイナリカウンタ
回路とカウンタ値を格納し、コアプロセッサCPCによっ
て読み出し可能なレジスタから構成される。上記カウン
タ回路、後述するような前状態の滞在時間を計測する。
コアプロセッサCPCは、上記レジスタから読み出された1
6ビットからなる計測時間情報を、演算処理して例えば
実数部が４ビットで指数部が４ビットの数値フォーマッ
トに変換して、上記FIFOメモリに格納するトレース情報
とする。
回路とカウンタ値を格納し、コアプロセッサCPCによっ
て読み出し可能なレジスタから構成される。上記カウン
タ回路、後述するような前状態の滞在時間を計測する。
コアプロセッサCPCは、上記レジスタから読み出された1
6ビットからなる計測時間情報を、演算処理して例えば
実数部が４ビットで指数部が４ビットの数値フォーマッ
トに変換して、上記FIFOメモリに格納するトレース情報
とする。
この実施例では、デバッグのためのトレース情報とし
て、マイクロ命令そのものに代えて現状態番号、遷移イ
ベント番号及び前状態の滞在時間を用いる。このような
情報トレース情報とすることによって、上記のような簡
単な自己診断回路STFによりデバッグが可能になる。な
お、上記現状態番号や遷移イベント番号及び滞在時間に
ついては後に詳細に説明する。
て、マイクロ命令そのものに代えて現状態番号、遷移イ
ベント番号及び前状態の滞在時間を用いる。このような
情報トレース情報とすることによって、上記のような簡
単な自己診断回路STFによりデバッグが可能になる。な
お、上記現状態番号や遷移イベント番号及び滞在時間に
ついては後に詳細に説明する。
前記コントロールレジスタREGに含まれる状態遷移ビ
ットSCBは、状態遷移が発生したときコアプロセッサか
らセットされ、ホストプロセッサHPCに割り込み信号IRQ
を送出させ、ホストプロセッサHPCからのFIFOメモリの
読み出しアクセスを促す。ホストプロセッサHPCは、前
記コントロールレジスタREGの状態トレースビットSTBを
セットするか否かにより、状態トレース機能モードを有
効にするか否かの指定を行う。
ットSCBは、状態遷移が発生したときコアプロセッサか
らセットされ、ホストプロセッサHPCに割り込み信号IRQ
を送出させ、ホストプロセッサHPCからのFIFOメモリの
読み出しアクセスを促す。ホストプロセッサHPCは、前
記コントロールレジスタREGの状態トレースビットSTBを
セットするか否かにより、状態トレース機能モードを有
効にするか否かの指定を行う。
第３図には、上記コアプロセッサCPCのアドレス生成
部AC及びマイクロプログラムROMの一実施例のブロック
図が示されている。
部AC及びマイクロプログラムROMの一実施例のブロック
図が示されている。
前記プロセッサLAMPCの通信プロトコルは、状態テー
ブル・リード・オンリー・メモリ（ステートROM）SROM
とマイクロプログラムROM（mROM）とにより構成され
る。上記ステートROMには、イベント番号レジスタER
と、現状態番号レジスタSRとの各番号がアドレスとして
入力される。ステートROMは、上記各番号を解読して、
一方においてはマイクロプログラムROMの読み出しアド
レス信号を形成し、他方において次状態番号を生成して
次状態番号レジスタNSRにセットする。
ブル・リード・オンリー・メモリ（ステートROM）SROM
とマイクロプログラムROM（mROM）とにより構成され
る。上記ステートROMには、イベント番号レジスタER
と、現状態番号レジスタSRとの各番号がアドレスとして
入力される。ステートROMは、上記各番号を解読して、
一方においてはマイクロプログラムROMの読み出しアド
レス信号を形成し、他方において次状態番号を生成して
次状態番号レジスタNSRにセットする。
命令実行の手順としては、イベント番号レジスタERに
イベント番号EN0〜EN6をセットし、現状態番号レジスタ
SRに現状態番号SN0〜SN4をセットして、状態サブルーチ
ン・コール命令を実行すればよい。ステートROMは、次
状態番号レジスタNSRに５ビットからなる次状態番号を
セットするとともに、マイクロプログラムROMにアドレ
スを送出し、上記次状態に移る前の処理が起動され、次
状態の処理タスクが行われる。特に制限されないが、マ
イクロROMのアドレス信号は、14ビットからなり、その
うちコアプロセッサCPCにおける有効なアドレス空間
は、800HからFFCH（Ｈは16進表示を示す）までの約16K
ワードを持つ。
イベント番号EN0〜EN6をセットし、現状態番号レジスタ
SRに現状態番号SN0〜SN4をセットして、状態サブルーチ
ン・コール命令を実行すればよい。ステートROMは、次
状態番号レジスタNSRに５ビットからなる次状態番号を
セットするとともに、マイクロプログラムROMにアドレ
スを送出し、上記次状態に移る前の処理が起動され、次
状態の処理タスクが行われる。特に制限されないが、マ
イクロROMのアドレス信号は、14ビットからなり、その
うちコアプロセッサCPCにおける有効なアドレス空間
は、800HからFFCH（Ｈは16進表示を示す）までの約16K
ワードを持つ。
この実施例では、このようなマイクロROMのアドレス
（マイクロ命令）に代えて、ステートROMの入力の遷移
情報をトレースすることにより、どの遷移の時点、ある
いはどの状態処理タスク中にエラーが起こったかがわか
り、デバッグを容易にする。また、上記のようなトレー
ス情報の圧縮化により、自己診断回路STFの回路規模を
上記のようなFIFOメモリ等のように小さくできるもので
ある。
（マイクロ命令）に代えて、ステートROMの入力の遷移
情報をトレースすることにより、どの遷移の時点、ある
いはどの状態処理タスク中にエラーが起こったかがわか
り、デバッグを容易にする。また、上記のようなトレー
ス情報の圧縮化により、自己診断回路STFの回路規模を
上記のようなFIFOメモリ等のように小さくできるもので
ある。
第４図及び第５図は、自己診断回路STFを用いた動作
の一例を説明するためのフローチャート図が示されてい
る。
の一例を説明するためのフローチャート図が示されてい
る。
パワー・オン・リセット直後は、イニシャル・ルーチ
ン（１）により、ホストプロセッサHPCから状態トレー
スビットSTBを“1"にセット（ライト）して、上記自己
診断回路STFの機能を有効にする。
ン（１）により、ホストプロセッサHPCから状態トレー
スビットSTBを“1"にセット（ライト）して、上記自己
診断回路STFの機能を有効にする。
ステップ（２）において、ホストプロセッサHPCは、
現状態レジスタに現状態番号をセットし、それ以外のイ
ベントレジスタ、次状態レジスタ、FIFOレジスタ等は全
て“0"にクリアする（STフォーマット生成）。
現状態レジスタに現状態番号をセットし、それ以外のイ
ベントレジスタ、次状態レジスタ、FIFOレジスタ等は全
て“0"にクリアする（STフォーマット生成）。
なお、ステップ（17,18）のように通常モードになれ
ば、コアプロセッサCPCは、遷移が発生する毎に、現状
態番号、遷移イベント番号、それに前状態経過時間等の
遷移トレース・フォーマットを生成する。
ば、コアプロセッサCPCは、遷移が発生する毎に、現状
態番号、遷移イベント番号、それに前状態経過時間等の
遷移トレース・フォーマットを生成する。
ステップ（３）では、コアプロセッサCPCは、上記自
己診断回路STFを構成するFIFOメモリにおける初段レジ
スタに対応したポインタ（PIT）UP、P1をリードし、両
方とも“0"のときステップ（４）に移り、コアプロセッ
サCPCは、FIFOメモリのライト信号を生成する。これに
より、ステップ（５）において、上記FIFOメモリにデー
タライトが行われるとともに、ポインタUPとP1が“1"に
セットされる、ステップ（６）では、コアプロセッサCP
Cは、状態遷移ビットSCBを“1"にセットする。ステップ
（７）では、コアプロセッサCPCは、割り込み信号IRQを
セットしてホストプロセッサHPCに割り起みをかける。
己診断回路STFを構成するFIFOメモリにおける初段レジ
スタに対応したポインタ（PIT）UP、P1をリードし、両
方とも“0"のときステップ（４）に移り、コアプロセッ
サCPCは、FIFOメモリのライト信号を生成する。これに
より、ステップ（５）において、上記FIFOメモリにデー
タライトが行われるとともに、ポインタUPとP1が“1"に
セットされる、ステップ（６）では、コアプロセッサCP
Cは、状態遷移ビットSCBを“1"にセットする。ステップ
（７）では、コアプロセッサCPCは、割り込み信号IRQを
セットしてホストプロセッサHPCに割り起みをかける。
これ以降のフローは、次の第５図に従う。
第５図のステップ（８）において、初段のレジスタに
ライトされた遷移情報データは、次段のポインタが“1"
の時はそのままであるが、“0"の場合にはステップ
（９）により次段へシフトされた後ステップ（10）で前
段のポインタが“0"にリセットされる。
ライトされた遷移情報データは、次段のポインタが“1"
の時はそのままであるが、“0"の場合にはステップ
（９）により次段へシフトされた後ステップ（10）で前
段のポインタが“0"にリセットされる。
ステップ（11）において、最下段レジスタまでシフト
が終了すると、ステップ（12）より前記発生された割り
込み信号IRQによりホストプロセッサHPCに割り込みがか
けられる。
が終了すると、ステップ（12）より前記発生された割り
込み信号IRQによりホストプロセッサHPCに割り込みがか
けられる。
ステップ（13）では、ホストプロセッサHPCは、上記
割り込みによりFIFO最下段レジスタをリードする。リー
ドが終了すると上記最下段レジスタの全データは自動的
に“0"にクリアされる。
割り込みによりFIFO最下段レジスタをリードする。リー
ドが終了すると上記最下段レジスタの全データは自動的
に“0"にクリアされる。
ステップ（14）において、再度上記最下段レジスタを
リードしたとき、ポインタP8が“0"ならばリード動作は
終了、“1"ならばリード動作を続行する。
リードしたとき、ポインタP8が“0"ならばリード動作は
終了、“1"ならばリード動作を続行する。
次に、ステップ（15）において、状態遷移ビットSBC
もリセットされる。この後、第４図のステップ（17）に
移行し、状態遷移が行われ、ステップ（18）において、
そのフォーマット生成が行われる。表−１には、そのフ
ォーマットの一例が示されている。
もリセットされる。この後、第４図のステップ（17）に
移行し、状態遷移が行われ、ステップ（18）において、
そのフォーマット生成が行われる。表−１には、そのフ
ォーマットの一例が示されている。
第６図には、上記プロセッサLANPCにおける通信プロ
トコルの一例の状態遷移図が示されている。同図を参照
して、上記現状態番号や、遷移イベント等について説明
する。
トコルの一例の状態遷移図が示されている。同図を参照
して、上記現状態番号や、遷移イベント等について説明
する。
この実施例のLANプロトコルは、国際標準規格ANSI（A
merican National Standards Institute）/IEEE 802.5
及びISO（International Organization For Standardiz
ation）/IS 8802/5として決められており、同図には、
そのうち送信権管理の状態遷移図の一部を例示的に示し
ている。
merican National Standards Institute）/IEEE 802.5
及びISO（International Organization For Standardiz
ation）/IS 8802/5として決められており、同図には、
そのうち送信権管理の状態遷移図の一部を例示的に示し
ている。
以下、第６図に従って本発明が適用されるLANプロセ
ッサの背景について説明するが、細かな基本的用語（ト
ークンやフレームなど）の意味については、上記国際標
準規格の文献を参照されたい（例えば、ISO/TC 97/SC 6
N 4477,1987−02−12,PP7〜13、ISO/TC 97/SC 6 N 198
7−03−03,PP1〜３）。
ッサの背景について説明するが、細かな基本的用語（ト
ークンやフレームなど）の意味については、上記国際標
準規格の文献を参照されたい（例えば、ISO/TC 97/SC 6
N 4477,1987−02−12,PP7〜13、ISO/TC 97/SC 6 N 198
7−03−03,PP1〜３）。
局（モニタ）は、アクティブ・モニタとスンタンドバ
イ・モニタがある。前者は、正常なフレーム又はトーク
ンが存在しない、優先レベルの高いトークンの無限周
回、フレームの無限周回などのエラー状態からの回復を
行う。また、自己ステーションの発振器を用いて符号の
送信リピートを行い、ラテンシィ・バッファ（Latency
Buffer）をリングに挿入する。ラテンシィ・バッファ
は、下記の２つの機能を持つ。
イ・モニタがある。前者は、正常なフレーム又はトーク
ンが存在しない、優先レベルの高いトークンの無限周
回、フレームの無限周回などのエラー状態からの回復を
行う。また、自己ステーションの発振器を用いて符号の
送信リピートを行い、ラテンシィ・バッファ（Latency
Buffer）をリングに挿入する。ラテンシィ・バッファ
は、下記の２つの機能を持つ。
（１）最小遅延時間の保証 全てのステーションがリピート状態のとき、トークン
がリングを連続的に巡回するためには、リング上に少な
くともトークンシーケンス分（24ビット）の遅延が必要
である。このため、アクティブ・モニタは、24ビットの
ラテンシィ・バッファを挿入する。
がリングを連続的に巡回するためには、リング上に少な
くともトークンシーケンス分（24ビット）の遅延が必要
である。このため、アクティブ・モニタは、24ビットの
ラテンシィ・バッファを挿入する。
（２）位相ジッタの補償 リングのソースタイミング又はマスタ発振器は、アク
ティブ・モニタが供給し、リング内の各ステーションは
入力信号を用いて同期をとる。したがって、リングを周
回するデータシグナリングトレースはアクティブ・モニ
タが制御する。リングセグメントは瞬間的には、マスタ
クロックより少し早く又は少し遅れた動作をすることが
ある。それらの積み重ねにより多数のステーションを挿
入した場合には±３ビット以内のリングの遅延を生じ
る。しかし、リッグの遅延が一定していなければ、すな
わち、リングの遅延が減少すればビット落ち、リングの
遅延が増大すればビットわきが発生する。そのためリン
グでの遅延量合わせてバッファの量を変化することので
きるエラスティク・バッファ（elastic buffer）を６ビ
ット用いる。したがって、アクティブ・モニタでは固定
の24ビットのバッファと合わせて30ビットから24ビット
までの遅延が生じる。なお、このバッファは全体で27ビ
ットに初期化される。
ティブ・モニタが供給し、リング内の各ステーションは
入力信号を用いて同期をとる。したがって、リングを周
回するデータシグナリングトレースはアクティブ・モニ
タが制御する。リングセグメントは瞬間的には、マスタ
クロックより少し早く又は少し遅れた動作をすることが
ある。それらの積み重ねにより多数のステーションを挿
入した場合には±３ビット以内のリングの遅延を生じ
る。しかし、リッグの遅延が一定していなければ、すな
わち、リングの遅延が減少すればビット落ち、リングの
遅延が増大すればビットわきが発生する。そのためリン
グでの遅延量合わせてバッファの量を変化することので
きるエラスティク・バッファ（elastic buffer）を６ビ
ット用いる。したがって、アクティブ・モニタでは固定
の24ビットのバッファと合わせて30ビットから24ビット
までの遅延が生じる。なお、このバッファは全体で27ビ
ットに初期化される。
後者のスタンドバイ・モニタは、アクティブ・モニタ
の通常動作を監視するもので、自局宛のフレームを受信
したときはメモリにコピーして下流に出力し、他局宛フ
レームを受信したときは単に下流に該フレームを送出
（リピート）する。また、トークンがきたとき、トーク
ンのプライオリティ・ビット値と比べて自局の送信待ち
フレームのプライオリティ・ビット値が等しいか大きけ
れば、送信権を獲得してフレームを送信する。
の通常動作を監視するもので、自局宛のフレームを受信
したときはメモリにコピーして下流に出力し、他局宛フ
レームを受信したときは単に下流に該フレームを送出
（リピート）する。また、トークンがきたとき、トーク
ンのプライオリティ・ビット値と比べて自局の送信待ち
フレームのプライオリティ・ビット値が等しいか大きけ
れば、送信権を獲得してフレームを送信する。
第６図において、縦線は状態（以下、ステートと称す
る）を示し、矢印の遷移方向を示しており、矢印の上側
には入力イベントが、矢印の下側には出力又はアクショ
ンを示している。
る）を示し、矢印の遷移方向を示しており、矢印の上側
には入力イベントが、矢印の下側には出力又はアクショ
ンを示している。
最初、ステートT0、すなわち、リピート（REPEAT）状
態にあるものとする。この状態で送信待ちのPDU（制御
情報及びデータを同位エンティティ間で運ぶ情報の単
位、プライオリティPm）を待ち、かつ受信したトークン
のプライオリティＰがＰ≦Pmの場合（同図の遷移T01に
おけるイベント発生に対応）、局はスタート・フレーム
・シーケンス（SFS）・フィールドにおけるビットを下
記のように書き替える。
態にあるものとする。この状態で送信待ちのPDU（制御
情報及びデータを同位エンティティ間で運ぶ情報の単
位、プライオリティPm）を待ち、かつ受信したトークン
のプライオリティＰがＰ≦Pmの場合（同図の遷移T01に
おけるイベント発生に対応）、局はスタート・フレーム
・シーケンス（SFS）・フィールドにおけるビットを下
記のように書き替える。
プライオリティ・ビットＰ＝Pm モニタビットＭ＝予約ビットＲ＝０ MA（マイ・アドレス）フラグ（FLAG）をリセットす
る。
る。
これは、同図の遷移T01における出力又はアクション
である。この遷移により局はリピート状態（次状態；ス
テートT1）へシフトする。
である。この遷移により局はリピート状態（次状態；ス
テートT1）へシフトする。
各状態、イベント（入力）に予めコードNo.が付けら
れており、局内の専用レジスタにコアプロセッサから設
定される。これについては、後に説明する。
れており、局内の専用レジスタにコアプロセッサから設
定される。これについては、後に説明する。
次に、遷移T12に示されているように、テスートT1に
おいて、PDU送信が終わったとき（イベントに相当）、
エンド・フレーム・シーケンス（EFS）フィールド内の
インターミーディアット・ビットＩ、エラー・ビット
Ｅ、アドレス・レコグナイズド・ビットＡ、コピー・ビ
ットＣはいずれも“0"に設定され、TRRタイマー，エラ
ーフラグはリセットされる。これらの処理によって、フ
レーム・データ転送は終了し、ステートT2（TX FILL
＆ AWAIT MA）に遷移する。
おいて、PDU送信が終わったとき（イベントに相当）、
エンド・フレーム・シーケンス（EFS）フィールド内の
インターミーディアット・ビットＩ、エラー・ビット
Ｅ、アドレス・レコグナイズド・ビットＡ、コピー・ビ
ットＣはいずれも“0"に設定され、TRRタイマー，エラ
ーフラグはリセットされる。これらの処理によって、フ
レーム・データ転送は終了し、ステートT2（TX FILL
＆ AWAIT MA）に遷移する。
ステートT2は、FILL（オール“0"のパターン）を送り
続け、MA（マイ アドレス）がセットされるまで、すな
わち、自局の送信フレームがリングを一巡して戻ってく
るのを待っているモードである。このステートT2におい
て、T21の遷移が起こる、すなわちMAフラグがセットさ
れ、かつ受信したフレームのプライオリティＰがＰ＞Pr
（予約ビット）の場合、図示のトークンを送信し、ステ
ートT3にシフトする。
続け、MA（マイ アドレス）がセットされるまで、すな
わち、自局の送信フレームがリングを一巡して戻ってく
るのを待っているモードである。このステートT2におい
て、T21の遷移が起こる、すなわちMAフラグがセットさ
れ、かつ受信したフレームのプライオリティＰがＰ＞Pr
（予約ビット）の場合、図示のトークンを送信し、ステ
ートT3にシフトする。
ステートT3は、FILLを送信し続けるとともに、フレー
ムをリングから消去するステートである。ステートT3に
おいてMAフラグがセットされていて、かつＩフラグがセ
ットされる（EDフィールド検出）か、TRRタイマーがエ
クスパイアした時（イベントに相当）は、送信フレーム
が一巡して完全に局内に取り込まれたことを示し、局は
リピート状態のステートT0に戻る。
ムをリングから消去するステートである。ステートT3に
おいてMAフラグがセットされていて、かつＩフラグがセ
ットされる（EDフィールド検出）か、TRRタイマーがエ
クスパイアした時（イベントに相当）は、送信フレーム
が一巡して完全に局内に取り込まれたことを示し、局は
リピート状態のステートT0に戻る。
以上のような代表的な状態遷移は、コアプロセッサの
マイクロプログラム制御のもとに行われる。局は内部の
コアプロセッサにより現状態（ステート）を検知してお
り、ハードがイベント発生を割り込み等によりコアプロ
セッサに知らせると、前記ステートROMによりアクショ
ン・ルーチンのマイクロプログラム・アドレスと、次状
態（コード）を発生する。アクションは、マイクロプロ
グラムの実行により行われる。
マイクロプログラム制御のもとに行われる。局は内部の
コアプロセッサにより現状態（ステート）を検知してお
り、ハードがイベント発生を割り込み等によりコアプロ
セッサに知らせると、前記ステートROMによりアクショ
ン・ルーチンのマイクロプログラム・アドレスと、次状
態（コード）を発生する。アクションは、マイクロプロ
グラムの実行により行われる。
前記表−１において、現ステートのフィールド中のビ
ット215は、それが“0"なら上記のようなスタンドバイ
・モニタ（局）を示し、“1"ならアクティブ・モニタ
（局）を示す。そして、残りの３ビット214〜212によ
り、ステート番号を示す。
ット215は、それが“0"なら上記のようなスタンドバイ
・モニタ（局）を示し、“1"ならアクティブ・モニタ
（局）を示す。そして、残りの３ビット214〜212によ
り、ステート番号を示す。
遷移イベントは、上記のような前ステートから現ステ
ートへ遷移したときのイベントを示し、211〜28の４ビ
ットにより、例えば０は最終FIFO、１〜ＢはモニタFSM
遷移種別、Ｃは上位指定、Ｄはエネルギーエラー、Ｅは
ロベワイヤー・ブレークダウン、Ｆは周波数エラーをそ
れぞれ意味する。上記０〜9,A〜Ｆは、16進数を示す。
ートへ遷移したときのイベントを示し、211〜28の４ビ
ットにより、例えば０は最終FIFO、１〜ＢはモニタFSM
遷移種別、Ｃは上位指定、Ｄはエネルギーエラー、Ｅは
ロベワイヤー・ブレークダウン、Ｆは周波数エラーをそ
れぞれ意味する。上記０〜9,A〜Ｆは、16進数を示す。
経過時間は、例えば実数部が０で指数部が７のときに
は、９×27＝1152〜1152＋127msを示している。この場
合の分解能は、27＝128となり、誤差は27−１＝127とな
る。このような経過時間の表示により、８ビットのよう
な少ないビットで経過時間のダイナミック・レンジが広
くとれる。
は、９×27＝1152〜1152＋127msを示している。この場
合の分解能は、27＝128となり、誤差は27−１＝127とな
る。このような経過時間の表示により、８ビットのよう
な少ないビットで経過時間のダイナミック・レンジが広
くとれる。
上記の実施例から得られる作用効果は、下記の通りで
ある、すなわち、 （１）指示された設定条件に従い、それに対応した各種
制御動作を行うシーケンス制御信号を形成するプログラ
ムROMを持つプログラム制御装置に対して、特定の動作
モードのとき動作状態にされ、上記外部条件に対応した
情報及びその動作シーケンスに費やされた時間情報を順
次記憶する記憶回路を設けることにより、上記記憶回路
の内容を読み出すとこによって、ある条件下でのシーケ
ンス制御動作がどのような状態をたどったかが判るか
ら、その開発中のマイクロプログラムのデバッグや実機
でのシステムデバッグを容易に行うことができるという
効果が得られる。
ある、すなわち、 （１）指示された設定条件に従い、それに対応した各種
制御動作を行うシーケンス制御信号を形成するプログラ
ムROMを持つプログラム制御装置に対して、特定の動作
モードのとき動作状態にされ、上記外部条件に対応した
情報及びその動作シーケンスに費やされた時間情報を順
次記憶する記憶回路を設けることにより、上記記憶回路
の内容を読み出すとこによって、ある条件下でのシーケ
ンス制御動作がどのような状態をたどったかが判るか
ら、その開発中のマイクロプログラムのデバッグや実機
でのシステムデバッグを容易に行うことができるという
効果が得られる。
（２）状態遷移情報をトレース情報とすること及び経過
時間を実数部と指数部で表示させることによって情報の
圧縮化が図られるから、小規模のFIFOメモリ等を付加す
るだけで、マイクロプログラム等のデバッグ等を行う自
己診断回路を内蔵させることができるという効果が得ら
れる。
時間を実数部と指数部で表示させることによって情報の
圧縮化が図られるから、小規模のFIFOメモリ等を付加す
るだけで、マイクロプログラム等のデバッグ等を行う自
己診断回路を内蔵させることができるという効果が得ら
れる。
（３）上記（１）及び（２）により、格別なエミュレー
タやロジックアナライザが不用になるから、システム開
発や実機デバッグに要するコストを低減できるという効
果が得られる。
タやロジックアナライザが不用になるから、システム開
発や実機デバッグに要するコストを低減できるという効
果が得られる。
（４）実可動状態でも上記トレース機能を有効にするこ
とによって、エラーが発生したときの状態遷移を知るこ
とができるから、故障発見や保守が簡単に行えるという
効果が得られる。
とによって、エラーが発生したときの状態遷移を知るこ
とができるから、故障発見や保守が簡単に行えるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図にお
いて、FIFOメモリは、上記シフトレジスタ構成とするも
のの他、複数のレジスタ又はRAMに対して選択回路を付
加し、書き込み／読み出しに応じてインクリメント動作
を行うポインタを設ける等により書き込みアドレスと読
み出しアドレスとを発生させて選択回路を制御して先入
れ、先出し動作を行われるもの等何であってもよい。ま
た、このようなFIFOに代えて、単なるメモリであっても
よい。この場合、コアプロセッサCPCからは予め決めら
れて一定のアドレス順序で上記トレース情報を書き込む
ものとし、ホストプロセッサはそのアドレス順序に従っ
て読み出して行うようにすればよい。
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図にお
いて、FIFOメモリは、上記シフトレジスタ構成とするも
のの他、複数のレジスタ又はRAMに対して選択回路を付
加し、書き込み／読み出しに応じてインクリメント動作
を行うポインタを設ける等により書き込みアドレスと読
み出しアドレスとを発生させて選択回路を制御して先入
れ、先出し動作を行われるもの等何であってもよい。ま
た、このようなFIFOに代えて、単なるメモリであっても
よい。この場合、コアプロセッサCPCからは予め決めら
れて一定のアドレス順序で上記トレース情報を書き込む
ものとし、ホストプロセッサはそのアドレス順序に従っ
て読み出して行うようにすればよい。
第３図において、マイクロプログラムROMのアドレス
発生回路としてのステートROMは、アドレスと次の状態
番号を生成するものであるから、これに代えてマイクロ
プログラムROMの処理ルーチンアドレスを生成する論理
ブロック、例えばシーケンサなどに置き換えることがで
きる。
発生回路としてのステートROMは、アドレスと次の状態
番号を生成するものであるから、これに代えてマイクロ
プログラムROMの処理ルーチンアドレスを生成する論理
ブロック、例えばシーケンサなどに置き換えることがで
きる。
また、この発明におけるマイクロプログラムROMは、
マクロ命令に対するマイクロ命令が格納されているROM
という限定された意味のものではなく、前記説明から明
らかなように、情報処理やプロセス制御等の各種制御動
作等のシーケンス動作がその出力信号に従って行われる
広義の意味に理解されたい。
マクロ命令に対するマイクロ命令が格納されているROM
という限定された意味のものではなく、前記説明から明
らかなように、情報処理やプロセス制御等の各種制御動
作等のシーケンス動作がその出力信号に従って行われる
広義の意味に理解されたい。
この発明は、前記LANプロセッサの他、自動車エンジ
ン制御用やマイクロコンピュータを用いた各種シーケン
ス制御等のように外部設定条件に応じて動作するプログ
ラム制御装置に広く利用できる。
ン制御用やマイクロコンピュータを用いた各種シーケン
ス制御等のように外部設定条件に応じて動作するプログ
ラム制御装置に広く利用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、指示された設定条件に従い、それに対応
した各種制御動作を行うシーケンス制御信号を形成する
プログラムROMを持つプログラム制御装置に対して、特
定の動作モードのとき動作状態にされ、上記外部条件に
対応した情報及びその動作シーケンスに費やされた時間
情報を順次記憶する記憶回路を設けることにより、上記
記憶回路の内容を読み出すとこによって、ある条件下で
のシーケンス制御動作がどのような状態をたどったかが
判るから、その開発中のマイクロプログラムのデバッグ
や実機でのシステムデバッグを容易に行うことができ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、指示された設定条件に従い、それに対応
した各種制御動作を行うシーケンス制御信号を形成する
プログラムROMを持つプログラム制御装置に対して、特
定の動作モードのとき動作状態にされ、上記外部条件に
対応した情報及びその動作シーケンスに費やされた時間
情報を順次記憶する記憶回路を設けることにより、上記
記憶回路の内容を読み出すとこによって、ある条件下で
のシーケンス制御動作がどのような状態をたどったかが
判るから、その開発中のマイクロプログラムのデバッグ
や実機でのシステムデバッグを容易に行うことができ
る。
第１図は、この発明が適用されたLAN用プロセッサと、
それに結合される端末装置の一実施例を示すブロック
図、 第２図は、上記自己診断回路（ステートトレース回路）
STFの具体的構成とそれに関連する主要な回路を示すブ
ロック図、 第３図は、マイクロコプログラムのROMとそのアドレス
発生部の一実施例を示すブロック図、 第４図と第５図は、この発明を説明するための動作の一
例を説明するためのフローチャート図、 第６図は、上記通信プロセッサにおける通信プロトコル
の一例を説明する状態遷移図である。 LANPC……通信用プロセッサ、CPC……コアプロセッサ、
CONT……制御回路、mROM……マイクロプログラムROM、A
C……アドレス発生部、TG……タイミング発生回路、TxF
IFO……送信用メモリ、RxFIFO……受信用メモリ、SC…
…シリアル制御部、DMA……バス制御部、REG……コント
ロールレジスタ、RAM1……メモリ回路、STF……自己診
断回路（ステートトレース回路）、BUS……内部バス、S
B……システムバス、HPC……ホストプロセッサ、RAM2…
…システムメモリ、DEC1,DEC2……デコーダ回路、FRH,F
RL……レジスタ、P1〜P8,UP……ポインタ、TM……タイ
マー回路、ER……イベントレジスタ、SR……現状態レジ
スタ、NSR……次状態レジスタ、SROM……ステートROM
それに結合される端末装置の一実施例を示すブロック
図、 第２図は、上記自己診断回路（ステートトレース回路）
STFの具体的構成とそれに関連する主要な回路を示すブ
ロック図、 第３図は、マイクロコプログラムのROMとそのアドレス
発生部の一実施例を示すブロック図、 第４図と第５図は、この発明を説明するための動作の一
例を説明するためのフローチャート図、 第６図は、上記通信プロセッサにおける通信プロトコル
の一例を説明する状態遷移図である。 LANPC……通信用プロセッサ、CPC……コアプロセッサ、
CONT……制御回路、mROM……マイクロプログラムROM、A
C……アドレス発生部、TG……タイミング発生回路、TxF
IFO……送信用メモリ、RxFIFO……受信用メモリ、SC…
…シリアル制御部、DMA……バス制御部、REG……コント
ロールレジスタ、RAM1……メモリ回路、STF……自己診
断回路（ステートトレース回路）、BUS……内部バス、S
B……システムバス、HPC……ホストプロセッサ、RAM2…
…システムメモリ、DEC1,DEC2……デコーダ回路、FRH,F
RL……レジスタ、P1〜P8,UP……ポインタ、TM……タイ
マー回路、ER……イベントレジスタ、SR……現状態レジ
スタ、NSR……次状態レジスタ、SROM……ステートROM
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲田 俊司 茨城県日立市幸町３丁目１番１号 株式 会社日立製作所日立工場内 (72)発明者 上野 雅弘 茨城県日立市幸町３丁目１番１号 株式 会社日立製作所日立工場内 (72)発明者 原川 竹氏 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 稲田 和久 茨城県日立市幸町３丁目２番１号 日立 エンジニアリング株式会社内 (72)発明者 富永 俊彦 茨城県日立市幸町３丁目２番１号 日立 エンジニアリング株式会社内 (72)発明者 中村 靖 茨城県日立市幸町３丁目２番１号 日立 エンジニアリング株式会社内 (56)参考文献 特開 昭62−125739（ＪＰ，Ａ) 特開 昭53−39033（ＪＰ，Ａ) 特開 昭63−15349（ＪＰ，Ａ)
Claims (1)
- 【請求項１】通信回線を通して伝達された受信データと
受信クロックをシリアルに受け取り、送信データを上記
通信回線上に送出させるシリアル制御部と、 上記シリアル制御部で受信されたデータを保持する受信
用メモリと、 送信すべきデータを保持して上記シリアル制御部に伝え
る送信用メモリと、 外部のシステムメモリと受信用メモリ又は送信用メモリ
との間で直接メモリアクセスを行うバス制御部と、 ステートROMとマイクロプログラムROMを含み、上記ステ
ートROMに対してイベント番号と状態番号を入力し、か
かるステートROMから上記マイクロプログラムROMのアド
レス信号を形成するとともに、次状態番号を生成し、上
記マイクロプログラムROMからの出力信号に基づいて一
連の通信プロトコルを実現するよう外部回路の制御と上
記各機能ブロックのデータ伝送の制御を行うコアプロセ
ッサとを少なくとも備えてなり、かつ１つの半導体集積
回路で構成されてなるデータ通信制御装置において、 複数段のレジスタからなり、各段のレジスタに有効なデ
ータが格納されていることを示すポインタを持つFIFOメ
モリと、かかるFIFOメモリに対する書き込み及び読み出
し制御回路とを含む自己診断回路と、 上記コアプロセッサによって読み出しが可能にされ、前
状態滞在時間計測を行い、かかる計測時間を格納するレ
ジスタを備えたタイマ回路とを設け、 上記コアプロセッサにより自己診断モードのときに、上
記FIFOメモリに対して現状態番号と遷移イベント番号及
び上記タイマ回路で計測された前状態滞在時間を実数部
と指数部からなるデータに変換して書き込むようにして
なることを特徴とするデータ通信制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060970A JP2678283B2 (ja) | 1988-03-15 | 1988-03-15 | データ通信制御装置 |
| KR1019890002740A KR970007764B1 (ko) | 1988-03-15 | 1989-03-06 | 프로그램 제어장치 |
| US07/324,214 US5058114A (en) | 1988-03-15 | 1989-03-14 | Program control apparatus incorporating a trace function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060970A JP2678283B2 (ja) | 1988-03-15 | 1988-03-15 | データ通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233634A JPH01233634A (ja) | 1989-09-19 |
| JP2678283B2 true JP2678283B2 (ja) | 1997-11-17 |
Family
ID=13157784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060970A Expired - Fee Related JP2678283B2 (ja) | 1988-03-15 | 1988-03-15 | データ通信制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5058114A (ja) |
| JP (1) | JP2678283B2 (ja) |
| KR (1) | KR970007764B1 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245617A (en) * | 1990-01-02 | 1993-09-14 | National Semiconductor Corporation | First-in, first-out memory circuit |
| US5297277A (en) * | 1990-08-31 | 1994-03-22 | International Business Machines Corporation | Apparatus for monitoring data transfers of an oemi channel interface |
| US5297274A (en) * | 1991-04-15 | 1994-03-22 | International Business Machines Corporation | Performance analysis of program in multithread OS by creating concurrently running thread generating breakpoint interrupts to active tracing monitor |
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