JPH0731615B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、とくにマイクロ・プロセ
ッサ等の如く半導体チップ上に集積されたプロセッサの
アドレス・バス端子、データ・バス端子を主とするチッ
プ端子に現われる（入力もしくは出力される）情報か
ら、プロセッサ内部で実行された命令を実行順にその命
令ニーモニックを復元したり、あるいは実行された命令
がプロセッサ外部にオペランドを有する場合には命令ニ
ーモニックに付随して実際にプロセッサがオペランドと
してアクセスしたアドレスおよびそのデータをも復元す
る（命令トレース）機能を有し、プロセッサを用いて開
発するソフトウェアのデバック作業に有効な情報処理装
置に関する。

〔従来の技術〕

まず、命令の光行制御機能を有するマイクロプロセッサ
の内部構成、特に、命令コードの先行フェッチ制御、キ
ュー・ステータスおよびバス・ステータスを説明し、従
来のマイクロプロセッサがキュー・ステータスおよびバ
ス・ステータスをどのように用いて命令トレースを実行
しているかを説明する。さらに、上記マイクロプロセッ
サよりも進歩した多段ステージのパイプライン構造を有
する高機能マイクロ・プロセッサの内部構成について説
明し、かかる高機能マイクロプロセッサで前記の命令ト
レースを実行した場合における欠点を説明する。

命令コード・フェッチ−命令解読−オペランド・アクセ
ス−命令実行−オペランド・アクセスというマイクロプ
ロセッサの基本動作シーケンスを全てシーケンスシャル
に行う従来のマイクロプロセッサにおいては、マイクロ
プロセッサが一連の命令の実行中にアドレスバス端子及
びデータ端子に現われる情報を順番に追うだけで命令ト
レースを行う事ができた。また、マイクロプロセッサの
前記基本動作シーケンスの中で、命令コード・フェッチ
を独立したユニットに任せて、命令コード・フェッチ動
作だけを先行制御するタイプのマイクロプロセッサにお
いては、該マイクロプロセッサが一連の命令の処理中に
アドレス・バス端子とデータ・バス端子及び命令コード
・フェッチを行うユニットの内部状態を示すステータス
信号の出力端子に現われる情報を一旦トレース・バッフ
ァ・メモリに時系列データとして蓄えておき、先行制御
される命令コード・フェッチによりプロセッサ内に取込
まれた命令コードとその後その命令コードが実行された
結果とを、前記ステータス信号によって対応づける編集
作業を行って命令トレースを行うことができる。このよ
うに、マイクロプロセッサの命令トレース法は、マイク
ロプロセッサの端子に現われる情報をトレースしている
ため、先に述べた命令コード・フェッチの先行制御を行
うためにマイクロプロセッサの内部構成を変えると、そ
れに伴って命令トレースの為に内部状態を示す必要最小
限の情報を最少の端子から出力する事が必要になるとと
もに、命令トレース法も変更しなければならない。

第４図は従来のプロセッサの内部ブロック図である。40
1はプロセッサチップ、402はアドレスおよびデータが入
出力されるバス端子である。403は内部バス,404はデー
タ・レジスタ,405はアドレス生成部,406は６バイト分の
命令キュー及び命令キュー制御部である。プロセッサの
キュー・ステータス情報は命令キュー制御部406で生成
され、キュー・ステータス専用の信号路407を介してプ
ロセッサ401の外部へ出力される。命令キュー406から出
力された命令コードは信号路408,内部データ・バス409
を介して命令ラッチ411に送られ、そこに格納される。4
12は命令コードのデコーダであり、命令ラッチ411の出
力を入力とする。410は命令実行制御部である。413は各
種レジスタ、414は算術論理演算回路、415は算術論理演
算回路用のオペランド・レジスタである。416はバス制
御部であり、プロセッサ401のバス・サイクル制御、バ
ス・ステータス信号生成等を制御する。417はバス制御
部416から生成されるバス・ステータス信号をプロセッ
サ401の外部へ出力する為の信号路である。

第４図に基いて、プロセッサの命令コード・プリフェッ
チ動作、命令デコード動作、命令実行について説明す
る。

プロセッサの命令コード・プリフェッチ動作は、アドレ
ス生成部405に於て生成したプリフェッチ用アドレスを
バス端子402を介して不図示のシステム・アドレス・バ
スに出力し、不図示のメモリ内の該当する領域から不図
示のシステム・データ・バスに出力された命令コードを
バス端子402から取込み、内部バス403を介してFIFO（Fi
rst In First Out）構造の命令キュー406の最後尾に格
納する。ここでプロセッサのデータ・バスが16ビット巾
であるとすれば、１回の命令コード・プリフェッチ動作
により２バイト分の命令コード（１バイト＝８ビット）
を命令キュー406に格納できる。

プロセッサは命令キュー408の先頭から順に１命令キュ
ー408の先頭かな順に１命令当り１バイト分ずつの命令
コードを信号路408、内部バス409を介して命令ラッチ41
1に格納し、命令コード・デコーダ412を用いてデコード
する。デコードの結果生成される制御情報は命令実行制
御部等に転送され、デコーダ412に於てデコードされた
命令コードに記述されている動作が直ちに実行される。
デコーダ412に於てデコーダされた命令コードに記述さ
れている動作の実行が終了すると、プロセッサは命令キ
ュー412から次の１命令コードを命令ラッチ411に取込
み、デコードして実行するというシーケンスを繰返す。

例えば、命令キュー406から取出されて命令ラッチに格
納された命令コードをデコーダ412に於てデコードした
結果、メモリ内にリード・オペランドが必要である場合
には、まず命令コードのデコード後メモリから必要なリ
ード・オペランドを読出す。命令実行制御部410はアド
レス生成部405に対し、メモリ内のリード・オペランド
のアドレスを生成する為に必要な情報を与えてからバス
制御部416に対し、メモリ・リード・バス・サイクルの
起動を指令する。バス制御部416は命令実行制御部410か
らの前記指令により、アドレス生成部に於て生成された
アドレスを用いてメモリ・リード・バス・サイクルを起
動し、メモリから得たデータをデータ・レジスタ404に
格納し、メモリ・リードが完了した事を命令実行制御部
410に伝える。命令実行制御部410は先に発したメモリ・
リード・バス・サイクル起動指令に対するメモリ・リー
ド完了の情報をバス制御部416から受けるとデータ・レ
ジスタ404の内容を用いて必要な処理を行う。従って、
命令実行制御部410からのメモリ・リード・バス・サイ
クル起動指令をバス制御部416が受取っても、システム
・データ・バス及びシステム・アドレス・バスが他のバ
ス・マスタ等により専有されていると、バス制御部416
は命令実行制御部410から指令されているメモリ・リー
ド・バス・サイクルの起動ができないので命令の実行は
できない。バス制御部がシステム・データ・バス及びシ
ステム・アドレス・バスの使用権を獲得してメモリ・リ
ード・バス・サイクルを起動し、メモリ内の所定の領域
からのデータを取込んでデータ・レジスタに書込むま
で、命令の実行は停止したままである。言い換えれば、
このプロセッサにおいて、メモリ又はI/Oアクセスを必
要とする命令の為のメモリ・アクセス又はI/Oアクセス
の実際のバス・サイクルは、その命令実行中に限られる
わけである。

かかるプロセッサを用いてソフトウェアを開発する際に
は、命令トレースによるソフトウェアのデバックが必要
である。命令トレースはCPUがどの命令を実行した時に
どのような結果が得られるか、１つの命令の実行結果が
その命令以降の命令にどのような影響を及ぼすか、また
１つの命令又はルーチンの実行中に外部からの割込み等
があった場合に実行中の命令又はプログラムがどのよう
な影響を受けるか等を検討するのに必要な情報を得るた
めのもので、ソフトウェア開発において有用な手法の１
つである。

プロセッサは前述のように命令コードのプリフェッチが
可能であるからプロセッサのデータ入出力端子からプロ
セッサ内に取込まれた命令が実行されるタイミングはプ
ロセッサの内部状態に依存する。プロセッサは命令キュ
ーの状態を示すキュー・ステータス信号QS₁，QS₀と、バ
ス・サイクルの種類を示すバス・ステータス信号S₄〜S₀
を出力できるようになっている。キューステータス信号
からは表１に示すように命令キューの状態がわかり、バ
ス・ステータス信号からは表２に示すようにバス・サイ
クルの種類がわかる。

命令トレース用装置におけるトレース・バッファ・メモ
リの情報は、プロセッサ内部の命令キューと同一の動き
をする擬似命令キューを命令トレース用装置のソフトウ
ェアで実現し、トレース・バッファメモリ内の時系列デ
ータの一語一語のキュー・ステータス信号、バス・ステ
ータス信号に基いて、プロセッサ内部の命令キューを処
理の進行に従ってシミュレートしつつ、擬似命令キュー
の状態を基準としてプロセッサの実際の処理の進行順に
トレース・バッファ・メモリ内の命令コードを逆アセン
ブルして命令ニーモニックを得ることによって編集され
る。又、実行された命令がメモリアクセス又はI/Oアク
セスを伴う命令の場合には、命令コードを逆アセンブル
して命令ニーモニックを得ると同時に、実際にメモリア
クセス又はI/O・アクセスがどのようなアドレスとデー
タを用いて行なわれたかを求める必要がある。

上記プロセッサの命令トレース用装置は主としてプロセ
ッサの実行中のアドレス・バスの情報、データ・バスの
情報およびコントロール信号ステータス情報を蓄積する
トレース・バッファ・メモリ機能、ブレーク・ポイント
設定機能、キュー状態エミュレート機能及びトレース・
バッファ・メモリ内の情報編集機能を有している。命令
トレース用装置はプロセッサがプログラムを実行してい
る際に、実行に伴って各バス、入出力信号端子に現れる
データ、信号の中で予め決められたものを逐次トレース
・バッファ・メモリに取り込む。トレース・バッファ・
メモリとしては現在一語が64ビット程度、容量が64語程
度のものから2k語程度のものまで実用化されている。ユ
ーザーはブレーク・ポイント設定機能により設定したブ
レーク・ポイントでプログラムの実行を中断した後、ト
レース・バッファ・メモリ内の情報が編集された結果を
みて開発したソフトウェアをチェックすることができ
る。

ここで、プロセッサはプリフェッチ機能を有しているの
でデータ・バス端子から入力された命令は直接デコード
／実行されるのではなく、命令キューに一旦取込まれこ
こで待ち合わせが行なわれる。命令キューの詰り具合、
現在実行中の命令の種類等に依存されるので一定という
わけではない。前記プロセッサの場合には、命令キュー
の状態及び現在進行中のバス・サイクルの種類が夫々キ
ューステータス情報QS₀，QS₁およびバス・ステータス情
報S₀，〜S₄として端子から外部へ出力できるようになっ
ているので、命令トレース用装置では、キュー・ステー
タス、バス・ステータス信号と他の情報と共にトレース
・バッファ・メモリ内に取込み、ブレークポイントによ
るプログラム中断後これを参照しつつトレース・バッフ
ァ・メモリに時系列データとして蓄積されている情報を
編集し、どのアドレスの命令コードがデコード又は実行
され、その過程において生ずるメモリ又はI/Oアクセス
が、トレース・バッファ・メモリ内のどのメモリ・アク
セスに対応するかを編集するようにしている。

以下にかかる編集の原理を簡単に説明する。１つの命令
が命令キューから取出されデコード及び実行されている
場合、実行されている命令が終了するまで、次の命令の
実行は始まらない。従って、メモリ又はI/Oアクセスを
伴う命令が例えば２命令連続している時でも、それぞれ
のメモリ又はI/Oアクセスの順序はプログラムに書かれ
ている命令の順序と同一である。さらに、メモリ又はI/
Oアクセスを伴う命令をメモリから取込み時刻と、それ
が命令キューから取出されデコード処理及び実行処理で
必要とされるメモリ・アクセス時刻との差異は、命令キ
ューの状態に依存するが、メモリ又はI/Oアグセスの時
刻は命令が実行されている時刻と一致している。以上の
事を前提として、以下にトレース・バッファ・メモリに
ついて説明する。

第５図にトレース・バッファ・メモリ内の書込まれたデ
ータの一例を示す。フレームはトレース・バッファ・メ
モリの番地に相当し、１つのフレームに一度に取込まれ
る１語の情報が書込まれる。トレース・バッファ・メモ
リに取込まれた順にフレーム番号が付けられている。BH
E＊はバイト・ハイ・イネーブル信号で＊はアクティブ
・ローを示す。BHE＊信号はデータ・バスの上位半分に
データを出力する事を示す信号である。STSはバス・ス
テータス・信号S₀〜S₂を表２に示す略号で示したもので
ある。QSTSはキュー・ステータス信号QS₁，QS₀を表１に
示す略号で示したものである。QDEPTHは命令キューに格
納されている命令コードのバイト数である。DMUXはトレ
ース・バッファ・メモリに取込んだ目的が何であるかを
示し、Ａはアドレスを、ＤはデータをＱはステータスを
示す。命令トレース用装置にはプロセッサと同等のバス
・サイクルが割り当てられており、プロセッサのシステ
ム・クロック毎にアドレス，データ，ステータス等のト
レース・データを監視する。アドレスはバス・サイクル
T₁で変化するので、T₁でトレース・データ１語分をトレ
ースバッファ・メモリ内に取込む。この時DMUXにはアド
レスを示すＡを書込む。T₁で出力されたアドレスに対す
るデータは同一バス・サイクルのT₄で確定しているの
で、T₄で１フレームをトレース・バッファ・メモリに取
込む。この時DMUXにはＤを書込む。バス・ステータス
は、バス・サイクルのT₂からT₄の間有効となるが、直前
にトレース・バッファ・メモリに取込んだバス・ステー
タスの内容と変化した場合のみそのバス・ステータスを
１フレーム分トレース・バッファ・メモリに取込む。キ
ュー・ステータスは基本的にはバス・サイクルには依存
しないが、直前にトレース・バッファ・メモリに取込ん
だトレース・データのキュー・ステータスの内容と変化
した場合にのみ、トレース・データ１語分を取込む。ス
テータスを取込む時にはDMUXにはＱを書込む。このプロ
セッサでは、アドレス、データおよびステータスはいず
れも同じ端子から時分割に入力されマルチプレックスさ
れているため、DMUXのような指標を設けて、アドレス
（Ａ）か、データ（Ｄ）か、ステータス（Ｑ）かを識別
できるようにしておく必要がある。QDEPTHはプロセッサ
の端子から直接得られる情報ではないが、キュー・ステ
ータス（QSTS）とバス・ステータス（STS）を用いて次
のようにして算出する。

なお、擬似命令キューの構成法にはいくつかの方法があ
るが、第６図に示す方法について説明する。601は１バ
イト巾のメモリ空間で命令トレースに充分な容量が確保
されている。プロセッサでは命令コードのプリフェッチ
は２バイトずつ行なわれ、バス・ステータスがF,DMUXが
Ｄを示す事で検知されるので命令コード・プリフェッチ
動作をシミュレートするには、擬似命令キュー・書込み
ポインタ（WP）の内容を１づつ２つ増やしつつプリ・フ
ェッチされた命令コードをWPの示すメモリ番地に書込
む。また、命令コードが命令キューから取出される事を
シミュレートするには、キューステータスにより検知で
きるので、擬似命令キュー読出しポインタ（RP）の示す
メモリ番地から命令コードを取出して、擬似命令キュー
読出しポインタ（RP）の内容を１だけ増やす。

QDEPTHの値は、命令トレース用装置内に設けられた第７
図に示すハードウェア回路700により、プロセッサがリ
セットされた時を起点として実際に動作している間に逐
時計算される。その結果は命令トレース用装置がバッフ
ァ・メモリ内に取込む１フレーム分の情報の中に含まれ
る。第７図に於て、701はキュー・ステータス信号を伝
達する信号路、702は信号路701上のキュー・ステータス
信号をデコードするデコーダである。デコーダ702から
２つの信号が出力される。信号路703上の信号は、キュ
ー・ステータス信号が、表１中の略号のＦ又はＳを示し
た時にハイ・レベルになり、信号路707上の信号はキュ
ー・ステータス信号が表１中の略号でＥを示した時にハ
イ・レベルになる。704はモシュロ６のアップ・カウン
タであり、信号路703上の信号がロー・レベルからハイ
・レベルに遷移する立上りエッヂを１つ検出する毎にカ
ウンタの値を１増やす。705はカウンタ704の出力信号路
で、３ビット巾である。708はプロセッサ及び命令トレ
ース用装置を含む１つのシステムのリセット信号を伝達
する信号路で、リセット信号はアクティブ・ハイであ
る。709は信号路707上の信号と信号路708上のリセット
信号とを入力とする論理和ゲートである。710は論理和
ゲート709の出力信号路である。711はプロセッサからの
バス・ステータス信号を伝達する信号路で、デューダ71
2に入力される。713はデューダ712の出力信号路であ
り、信号路713上の信号はバス・ステータス信号が表２
中の略号のＦ（コードフェッチ）を示した時にハイ・レ
ベルになる。714は信号路713上の信号を入力とするモジ
ュロ６のアップ・カウンタである。カウンタ714は信号
路713上の信号の立上りエッジを１つ検出する毎にカウ
ンタの値を２増やす。715はカウンタ714の出力信号路で
３ビット巾である。706は減算器である。減算器706には
信号路705及び715を用いてそれぞれカウンタ704及びカ
ウンタ714の出力信号が入力され、カウンタ714の出力信
号の値からカウンタ704の出力信号の値が減算され、そ
の結果が信号路716に出力される。

第７図のQDEPTH算出用ハードウェア700の動作の概略を
説明する。プロセッサのキュー・ステータス信号及びバ
ス・ステータス信号はそれぞれ信号路701及び711により
逐時QDEPTH算出用ハードウェア700内部に伝達される。
システムのリセット信号708がハイ・レベルになると論
理和ゲート709の出力信号がハイ・レベルになり、信号
路710を通じてカウンタ704,714に入力される。カウンタ
704,714は信号路710上の信号がハイ・レベルになるとカ
ウンタの出力を零にリセットする。プロセッサがリセッ
ト信号に応答して動作を開始し、命令コードをプリフェ
ッチするとバス・ステータスが表２中の略号のＦ（コー
ド・フェッチ）を示すので、カウンタ714の出力が２と
なる。プロセッサは１回のプリフェッチ動作により２バ
イトの命令コードを命令キューに格納するので、デコー
ダ713はバス・ステータス信号が表２中の略号のＦを１
回検出する毎にカウンタ714の出力を２ずつ増加させ
る。プロセッサが命令キューから１バイトの命令コード
を取出す事は、デコーダ702が信号路701上のキュー・ス
テータス信号が表１中の略号のＦ（First）又はＳ（Sub
sequent）を検出する事で把握し、Ｆ又はＳを検出する
毎にカウンタ704の出力を１ずつ増加させる。ある時点
で減算器706により命令コード・プリフェッチを示すカ
ウンタ714の出力の値から、命令キューから命令コード
が取出された事を示すカウンタ704の出力の値を減じた
結果が、その時点でのキューの深さQDEPTHである。ま
た、デコーダ702に於てキュー・ステータス信号をデコ
ードした結果、表１中の略号のＥ（キュー・フラッシ
ュ）が検出された時にはデコーダ702の１つの出力信号
路707上の信号がハイ・レベルになる。従って、論理和
ゲート709の出力信号路710上の信号がハイ・レベルにな
り、カウンタ704及び714がリセットされる。信号路707
上の信号によるカウンタ704及び714のリセットは、プロ
セッサが命令キューの内容をパージした事に相当する。

このように第７図のQDEPTH算出用ハードウェア回路によ
り、命令キューに入出力される命令コードの増減がシミ
ュレートされ、結果は出力信号路716上の信号を命令ト
レース用装置のバッファ・メモリ内に１度に取込む１フ
レームの情報の１部として、プロセッサがリセットされ
てからブレーク・ポイント・アドレスに於て一連の動作
を停止するまでの間、データ・バス、アドレス・バス、
キュー・ステータス信号、バス・ステータス信号の情報
と共に逐次バッファ・メモリ内に取込まれる。

次に、第５図のトレース・バッファ・メモリ内のデータ
をもとにしてプロセッサが実際に実行したI/O又はメモ
リ・アクセスを伴う命令を逆アセンブルし、命令の実行
に伴うプロセッサのI/O又はメモリ・アクセスと対応づ
ける方法を説明する。先行制御では、命令がプロセッサ
に取込まれてから実行されるまでの時間は一定ではな
い。しかしながら、分岐命令等のようにプログラムのシ
ーケンスを変える可能性のある命令が含まれない限り、
命令の実行の順は命令キューに取込まれた順と同一であ
る事を前提として以下の説明を行なう。

実行された命令をトレースする際には、命令キューが空
になっている状態を捜し出して、トレースの基準とす
る。命令キューが何時空になったかは、キューステータ
スがＥを示している事でわかる。例えば第５図におい
て、フレーム0002や、フレーム0022ではQSTSがＥを示し
ている。キューステータスＥである場合の直後の命令フ
ェッチにより命令キューに取込まれた命令コードは、命
令キューの先頭におかれ一番初めにデコード、実行され
る。命令コードがバイト可変長（例えば１バイト命令か
ら６バイト命令まである場合）の時、キュー・ステータ
スのＦから次のＦまでの１つのＦとＳの数との和が実行
された命令のバイト数を示している。第５図において、
フレーム0002でQSTSがＥとなった後、フレーム0003でア
ドレスが出力され（DMUXがＡ）、フレーム0004でデータ
が取込まれている（DMUXがＤ）が、STSがＦとなってい
るためフレーム0004で取込まれたデータが命令コードで
あり、フレーム0002でQSTSがＥで命令キューが空であっ
た直後の命令フェッチであるので、フレーム0004で取込
まれた命令コードがフレーム0004の段階で命令キューの
先頭にある。フレーム0006でQSTSがＦを示しているの
で、フレーム0004で取込まれた命令コードが実行部に取
込まれた事がわかる。フレーム0006の次にフレーム0011
でQSTSがＦで示すまでの間フレーム0007とフレーム0010
でQSTSがＳを示しているので、フレーム0004で取込まれ
てフレーム0006から実行され始めた命令は３バイト命令
である事がわかる。またフレーム0005でアドレスが出さ
れてフレーム0008で命令コードがプリフェッチされてい
るので、フレーム0006から実行され始めた命令は、BA E
A FF（いずれも16進数表示）の命令コードをもち、逆ア
センブルするとMOV DX FFEAというニーモニックが得ら
れる。以下フレーム0002の命令キューが空の状態を基準
として命令コードのバイト数をキュー・ステータスから
得て１命令分の命令コードを得る方法を繰返す。

フレーム0006からフレーム0010までの命令の次は、フレ
ーム0011からフレーム14までの命令である。キュー・ス
テータスはフレーム0011でＦを示し、次にフレーム15で
Ｆを示すまでＳを示さないのでフレーム0011からフレー
ム14までの間に実行された命令は１バイト命令であり、
フレーム0008でフェッチされた２バイト分の命令コード
ううちフレーム0006からフレーム0010の命令コードでは
ない方の１バイトのEC（16進数表示）という命令コード
をもつ。EC（16進数表示）を逆アセンブルするとIN AL,
DXというニーモニックを得る。フレーム0013及びフレー
ム0014でバス・ステータスSTSがＩを示しているが、こ
れはフレーム0013の段階で出力されたアドレスに対応す
るI/Oポートからフレーム0014の段階で示されるデータ
を取込んだ事を示している。つまり、IN AL,DXという命
令の実行の過程で生ずるI/O・アクセスはフレーム0013
及びフレーム0014の段階でのI/O・アクセスである。

このように、キュー・ステータス信号が表１の略号のＥ
を示しているフレームを基準にして、キュー・ステータ
ス信号、バス・ステータス信号、DMUX指標及びデータ・
バス上のデータ、アドレス・バス上のアドレスから１命
令分の命令コードを選び出して逆アセンブルして命令ニ
ーモニックを得、命令実行に必要とされるメモリ又はI/
Oアクセスとを対応づける事で、プロセッサが実際に実
行した命令を復元することができる。トレース・バッフ
ァ・メモリ内に一箇所基準となるフレームがあれば、そ
のフレーム以降の命令の復元はキュー・ステータス信号
とバス・ステータス信号と命令コード・プリフェッチ時
のデータ・バス上のデータとをもとにして、順次１命令
分ずつ実行された命令を復元する事ができる。また、基
準となるフレーム以前の命令については、キュー・ステ
ータス信号、バス・ステータス信号、命令コード・プリ
フェッチ時のデータ・バス上のデータ及びキューの深さ
QDEPTHの情報を用いて基準となるフレームから時間の経
過とは逆向きにトレース・バッファ・メモリ内のフレー
ムをたどる事により実行された命令の復元が可能であ
る。

第５図に示したトレース・バッファ・メモリ内のデータ
をもとに命令の復元（トレース）を行った結果は第８図
に示すとおりである。

次に、多段ステージのパイプライン構造を持つプロセッ
サについて述べる（以下、このプロセッサを仮にＡプロ
セッサという）。

第９図は、Ａプロセッサの内部ブロック図である。901
はＡプロセッサチップ、902はＡプロセッサのアドレス
・バス信号路、903はＡプロセッサのデータ・バス信号
路、904はＡプロセッサ内のデータ・バス、905はＡプロ
セッサの命令プリフェッチ部で、命令プリフェッチ部90
5内にはFIFO構造の命令キューと、命令キュー制御回路
とを有する。906は命令プリフェッチ部内の命令キュー
の先頭にある命令解読部907に転送する為の信号路、907
は命令解読部で、命令デコーダおよび命令解読部の動作
を制御するシーケンサ等を含む。908は命令解読部907に
於てデコードされた結果得られる情報の中で命令実行部
910の動作を指定する情報を格納するFIFO構造のデコー
ド情報キュー、909はデコード情報キュー908からの情報
を命令実行部910に伝達する為の信号路、910は命令実行
部で、算術論理演算回路、各種レジスタ等のハードウェ
アから成る。911は命令解読部907からの情報及び指令に
よりアドレス計算を行うアドレス計算を行うアドレス生
成部、912はアドレス生成部911で生成されたアドレスを
バス制御部913のアドレス・バス・インターフェース部
に伝達する為の信号路である。913はＡプロセッサのバ
ス制御部である。バス制御部913は、機能的に大別して
アドレス・バス・インターフェース部、データ・バス・
インターフェース部、バス・サイクル制御部の３つの部
分に分けることができる。アドレス・バス・インターフ
ェース部はＡプロセッサのアドレス・バス902からＡプ
ロセッサを含むシステムのシステム・アドレス・バスに
対して定められたアドレスを出力する機能をもち、各種
アドレスを格納しておくアドレス・レジスタ群919等の
ハードウェアを有する。データ・バス・インターフェー
ス部は、Ａプロセッサのデータ・バス903を介しシステ
ム・データ・バスからデータを取込んで一時的に蓄えて
おくテンポラリ・レジスタ916、システム・データ・バ
ス上にデータを出力する際にデータ出力に先だってＡプ
ロセッサ内で生成されたデータを一時蓄えておくテンポ
ラリ・レジスタ917等のハードウェアを有する。バス制
御部913内のバス・サイクル制御部は、Ａプロセッサの
バス・サイクル制御、バス・ステータス出力の制御、Ａ
プロセッサの外部端子からの信号の入出力の制御を行な
う。915は命令解読部907からバス制御部913へ動作を指
定する情報、やよびバス制御部913から命令解読部907へ
バス制御部の内部状態を示す情報を夫々双方向に伝達す
る為の信号路、914は命令解読部907からアドレス生成部
911へアドレスの生成に必要な情報およびアドレス生成
部911の動作を指定する情報を供給し、又アドレス生成
部911から命令解読部907へアドレス生成部911の内部状
態を示す情報を伝達する為の信号路である。918は命令
実行部910内で生成したデータをバス制御部913内のデー
タ・バス・インターフェース部にあるテンポラリ・レジ
スタ917に転送し、又バス制御部913内のデータ・バス・
インターフェース部にあるテンポラリ・レジスタ916か
ら命令実行部910に転送する為の信号路である。920はＡ
プロセッサのバス・ステータス信号路、921はメモリ・
リード信号やI/Oライト信号等Ａプロセッサの外部へ出
力される情報の信号路である。922はＡプロセッサのキ
ュー・ステータス信号路である。

Ａプロセッサには命令プリフェッチ部905,命令解読部90
7、アドレス生成部911、バス制御部913、命令実行部が
ある。命令プリフェッチ部905はプリフェッチした命令
コードを蓄えるFIFO構造の命令キューを中心としたハー
ドウェアを有する。命令解読部907は命令キューから取
出した数バイトの命令コードのデコーダと、命令解読部
の動作を司るシーケンサ、プログラムカウンタ、命令の
デコードの結果得られた情報を蓄えるFIFO構造のデコー
ド情報キュー908等のハードウェアを有する。アドレス
生成部911はアドレッシングに関するハードウェアを有
する。バス制御部913には大別してアドレス・バス・イ
ンターフェース部、データ・バス・インターフェース
部、バス・サイクル制御部がある。アドレス・バス・イ
ンターフェース部はプリフェッチ用アドレス・レジス
タ、リード・オペランド用アドレス・レジスタ、ライト
・オペランド用アドレス・レジスタ等のレジスタ群919
を有する。データ・バス・インターフェース部は、Ａプ
ロセッサの外部へのリード・アクセスにより得られたデ
ータを一時格納するテンポラリ・レジスタ916と、Ａプ
ロセッサの外部へのライト・アクセスの為のデータを一
時格納するテンポラリ・レジスタ917を有する。バス・
サイクル制御部は主にシーケンサから成る。命令実行部
910には、算術論理演算器、レジスタ・ファイル、シフ
タや、命令実行を司る制御回路部がある。

Ａプロセッサのハードウェアで本発明の説明に関する部
分について次のように定める。命令プリフェッチ部の命
令キューは１バイト巾で最大８バイトの容量とする。命
令解読部は、命令キューから命令コードを取出す時は１
クロックに１バイトずつ取出す。デコード情報キューは
２命令分のデコード情報を蓄える容量をもつ。バス制御
部のテンポラリ・レジスタ916はデータの１語分に対し
て２本あり、夫々RDR₁，RDR₂と名付ける。テンポラリ・
レジスタ917はデータの１語分に対して１本あり、WDRと
名付ける。プリフェッチ用アドレス・レジスタは１アド
レス情報分ありPARと名付ける。リード・オペランド用
アドレス・レジスタは１アドレス情報分に対して２本あ
り、夫々RAR₁，RAR₂と名付ける。RAR₁はRDR₁に、RAR₂は
RDR₂に対応する。ライト・オペランド用アドレス・レジ
スタは１アドレス情報に対して１本あり、WARと名付け
る。WARはWDRに対応する。

第10図はＡプロセッサのバス制御部内のアドレス・バス
・インターフェース部の主要部分を示した図である。信
号路912は第９図のものと同じで、アドレス生成部に於
て生成されたアドレスを転送する信号路である。1002,1
005,1008,1011はアドレス・レジスタ群であるが格納さ
れるアドレスの種類によりプリフェッチ用アドレス・レ
ジスタ（PAR）1002,リード・オペランド用アドレス・レ
ジスタ１（RAR₁）1005,リードオペランド用アドレス・
レジスタ２（PAR₂）1008,ライト・オペランド用アドレ
ス・レジスタ（WAR）1011と名付ける。1003,10.06,100
9,1012はそれぞれ第９図のレジスタ919（1002,1005,100
8,1011）の各ラッチ信号である。1004はレジスタ1002の
出力信号路、907は905の出力信号路、1010はレジスタ10
08の出力信号路、1013はレジスタ1011の出力信号路であ
る。1014はマルチプレクサで、信号路1004,1007,1010,1
013上の信号を入力とし、選択信号により４本の入力の
中から必ず１つだけを選び出すものである。マルチプレ
クサ1014の出力はアドレス・バス902へ出力される。４
本のラッチ信号1003,1006,1009,1012と、マルチプレク
サ1014の選択信号は命令解読部907に於て生成された信
号であり、信号路915を介して転送される。レジスタ100
2は他の３つのレジスタ1005,1008,1011が持たないアド
レスの自動更新機能（インクリメンタ）を有する。ラッ
チ信号1003によって信号路1001上のアドレスが一旦レジ
スタ1002内に格納されると、マルチプレクサ1014の出力
としてレジスタ1002の出力信号路1004上の信号が選ば
れ、バス制御部が命令コード・プリフェッチの為のメモ
リ・リード・バス・サイクルを１回終了される度にレジ
スタ1002の内容が一定の量だけ増加される。レジスタ10
02の該自動更新機能により、命令解読部は一旦命令コー
ド・プリフェッチ用アドレスをレジスタ1002に設定した
後分岐命令等により次に新たな命令コード・プリフェッ
チ用アドレスをレジスタ1002に設定しなければならない
場合までは、命令エード・プリフェッチの為のバス・サ
イクルの毎にレジスタ1002の内容を更新する必要がない
ので、命令解読部の負荷が軽減される。

次にＡプロセッサの動作の概略について説明する。

メモリ内に格納されている命令コードは、Ａプロセッサ
の命令コードのプリフェッチ機能によりＡプロセッサ内
に取込まれる。プリフェッチ動作には、命令解読部、ア
ドレス生成部、バス制御部及び命令プリフェッチ部が関
係する。プリフェッチ動作は、バス制御部のプリフェッ
チ用アドレス・レジスタPARに命令解読部からの指令に
よりバス生成部からプリフェッチ用アドレスが書込まれ
ると、次に命令解読部の指令によりPARの内容が書替え
られるまで、PARの更新はバス制御部が行なう。バス制
御部はＡプロセッサとシステムを接続しているシステム
・アドレス・バス及びシステム・データバスが空き状態
である場合にプリフェッチ動作を行う。バス制御部はPA
Rの内容をシステム・アドレス・バスに出力すると同時
にバス・ステータス信号BST_2-0に命令コード・フェッチ
であるコードを出力し、MMIO信号をメモリ・アクセス状
態にする。システム・アドレス・バスに出力したプリフ
ェッチ用アドレスに対応するメモリ内のアドレスの内容
（命令コード）をデータ・バスからＡプロセッサのバス
制御部に取込み、命令プリフェッチ部の命令キューへ転
送して、PARの内容を更新する。命令プリフェッチ部は
バス制御部から転送されてきた命令コードを順番に命令
キューの最後尾に格納する。命令プリフェッチ部の主な
機能は、命令キューの動作の制御と、キュー・ステータ
スQST_3-0の出力の制御である。バス制御部の主な機能
は、メモリ・アクセス、I/Oアクセス、大部分の制御信
号の入出力制御である。アドレス生成部の主な機能は、
各種アドレッシングの為のアドレス計算等である。命令
解読部の主な機能は、命令コードのデコード、Ａプロセ
ッサ内の各部分の動作の制御である。命令実行部の主な
機能は、算術論理演算等、実際にデータを加工する事で
ある。

Ａプロセッサのステータスについて以下に説明する。Ａ
プロセッサには命令プリフェッチ部の命令キューと命令
解読部のデコード情報キューの２種類のキューがあるの
で、２種類のキューの状態を示すために４ビットのキュ
ー・ステータス信号QST_3-0をＡプロセッサの外部に出力
している。QST₃はデコード情報キューの先頭の１命令分
のデコード情報が命令実行部に引取られた時１クロック
期間ハイ・レベルになり、新しい命令が命令実行部に於
て実行され始めた事を示す信号である。QST_2-0は、Ａプ
ロセッサの２種類のキューの状態を第４表に示すような
エンコードして示す信号である。キュー・ステータス信
号は命令解読部に於て生成される。バス・ステータス
は、バス・ステータス信号BST_2-0とメモリ・アクセスか
I/Oアクセスかを示す信号MMIOとリード・アクセスかラ
イト・アクセスかを示す信号RDWRにより第５表に示すよ
うにエンコードされている。MMIO信号はハイ・レベルの
時メモリ・アクセスを、ロー・レベルの時I/Oアクセス
を、ハイ・インピーダンス状態の時アクセスがない事を
示す。RDWR信号はハイ・レベルの時リード・アクセス
を、ロー、レベルの時ライト・アクセスを、ハイ・イン
ピーダンス状態の時アクセスがない事を示す。バス・ス
テータス信号BST_2-0とMMIO信号とRDWR信号はバス制御部
において生成される。

命令解読部は命令キューの先頭にある命令コードから順
に１バイトずつ１命令分の命令コードを取出して命令コ
ード・レジスタに蓄える。命令デコーダには命令コード
・レジスタの出力が入力されて命令コードのデコードが
行なわれる。命令解読部でのデコードにより、命令実行
部の動作を指定する情報を、命令実行部の動作に必要な
情報と、アドレス生成部の動作を指定する情報とアドレ
ス生成部の動作に必要な情報と、バス制御部の動作を指
定する情報とバス制御部の動作に必要な情報とが生成さ
れる。命令実行部に関する情報はデコード情報キューに
格納される。アドレス生成部及びバス制御部に関する情
報は命令解読部では特にラッチしていない。従って命令
コード・レジスタの内容が更新されるとアドレス生成部
及びバス制御部に関する情報は変化する。命令解読部か
ら送られたアドレス生成部に関する情報及びバス制御部
に関する情報はそれぞれアドレス生成部、バス制御部内
にラッチされるが、アドレス生成部又はバス制御部の内
部状態により命令解読部から送られてきた情報を受取る
事ができない場合には命令解読部に対し、現在与えられ
た情報を受取る事ができないという情報（ビジー信号）
が返信される。命令解読部は、１命令分の命令コードの
デコードは、命令実行部の動作に関する情報をデコード
情報キューに格納する事で終了する。デコード情報キュ
ーに空きが無い場合とアドレス生成部又はバス制御部か
らビジー信号を受取った場合には、命令解読部のデコー
ド動作を停止するが、この場合でも命令プリフェッチ部
の制御は行う。

命令解読部は命令プリフェッチ部の命令キューの詰り具
合いを常時監視し、命令コードのプリフェッチ要求の制
御も行う。例えば命令キューが空になった場合つまり命
令キューから取出した数バイトからなる１命令分の命令
コードを命令解読部においてデコードした結果、無条件
分岐命令である事が判明した場合などには、命令解読部
が命令プリフェッチ部に対し直ちに命令キューの内容を
全て棄てる（パージ）するように指令するとともに、ア
ドレス生成部に対しては分岐先のアドレスを生成してバ
ス制御部に転送するよう指令し、バス制御部に対して
は、プリフェッチ用アドレス・レジスタPARの内容をア
ドレス生成部経由で転送されて来る新しいプリフェッチ
・アドレス情報に書き改め、新しい分岐先アドレスから
のプリフェッチ動作の起動を指令する。分岐命令解読直
後の分岐先アドレスからのプリフェッチ動作は、Ａプロ
セッサ内部における外部バス使用を必要とする事象の中
で最高優先順位を与えられている。既ち、分岐命令解読
直後の分岐先アドレスからのプリフェッチ動作は、命令
キューに所定のバイト数の命令コードが蓄えられるまで
順次続けられ、該プリフェッチ動作期間中には、命令の
実行に必要なメモリ・アクセスの為の外部バスの使用は
不加能である。以上のような命令解読部からの指令に従
ってＡプロセッサの命令コードのプリフェッチ動作が進
行する。

命令解読部及び命令実行部の一連の命令に対する動作の
順番は、完全に一致している。簡単ら例としていずれも
分岐命令ではない命令（１）と命令（２）が、命令
（１）、命令（２）の順にアドレスの連続したメモリの
領域に格納されている場合を考える。Ａプロセッサのプ
リフェッチ機能により命令プリフェッチ部の命令キュー
に命令（１）、命令（２）の順にてれぞれ数バイトから
成る命令コードが取込まれ、命令解読部は命令（１）の
デコードを終了して必要なデコード情報をデコード情報
キューに格納した後に命令（２）のデコードを行う。従
って命令実行部もデコード情報キューから取出された命
令（１）のデコード情報を用いて命令（１）の実行を終
了した後に、デコード情報キューの先頭にある命令
（２）のデコード情報を引取り、命令（２）を実行す
る。

命令解読部において解読した命令がメモリ内又はI/Oに
リード・オペランドを必要とする命令である場合には、
リード・オペランドの先読みが行われる。リード・オペ
ランドの先読みには、命令解読部、バス制御部が関与
し、命令実行部は関係しない。リード・オペランドの先
読みは、リード・オペランドを必要とする命令が命令実
行部で実行される時刻より以前に、予め読込んでおくの
であるが、Ａプロセッサの内部、外部の状態、条件によ
り常に先読みができているとは限らない。以下にリード
・オペランドの先読みについて説明する。リード・オペ
ランドを必要とする命令の命令コードが命令解読部の命
令コード・レジスタに格納され、デコーダに入力されて
解読されると、命令解読部からアドレス生成部及びバス
制御部の動作に関する情報として、リード・オペランド
の先読み動作が指定される。命令解読がアドレス生成部
に対して指定するリード・オペランド先読みの為の動作
はリード・オペランドのアドレス生成の為に必要な情報
を命令解読部からアドレス生成部に提供してリード・オ
ペランド先読み用アドレスを生成し、生成されたリード
・オペランド先読み用アドレスをバス制御部に転送する
という動作である。命令解読部がバス制御部に対して指
定するリード・オペランド先読みの為の動作は、アドレ
ス生成部経由でバス制御部に転送されたリード・オペラ
ンド先読み用アドレスを、バス制御部のアドレス・バス
・インターフェース部内の２つのリード・オペランド用
アドレス・レジスタRAR₁，RAR₂のどちらに格納するかを
指定してリード・オペランド先読み用アドレスをリード
・オペランド用アドレス・レジスタに格結し、リード・
バス・サイクルを起動してリード・オペランドの読込ん
で、リード・オペランド用アドレス・レジスタに対応す
るリード・オペランド用データ・レジスタに格納すると
いう動作である。命令解読部からバス制御部に対して指
定するリード・オペランド先読みの為の動作では、タイ
ミングを指定しない。バス制御部では、命令解読部から
前記のリード・オペランド先読みの為の情報を得ると、
Ａプロセッサ外部のシステム・データ・バス及びシステ
ム・データ・バス及びシステム・アドレス・バスの状
態、条件に応じてメモリ・アクセス、又はI/Oアクセス
が可能な時にリード・オペランド先読みの為のリード・
バス・サイクルを起動してリード・オペランドを読込み
指定された読込みテンポラリ・レジスタに格納する。リ
ード・オペランド・先読みの為のリード・バス・サイク
ルの起動のタイミングは、命令実行部、命令解読部から
制御されず、バス制御部が他のユニットから独立に制御
している。

リード・オペランドの先読みは、リード・オペランドの
先読みは、リード・オペランドを必要とする命令コード
の命令解読部でのデコード段階で検知される。命令解読
部はアドレス生成部及びバス制御部に対し前記の動作指
定を行うとともに、命令実行部に対し、バス制御部がリ
ード・オペランドを読込んだ後、命令実行部がリード・
アクセスすべきリード・オペランド・レジスタ（RDR₁か
RDR₂か）を、命令実行部の動作を指定する情報としてデ
コード情報キューに格納しておく、例えば、命令解読部
においてデコードした命令がメモリ内に２つのリード・
オペランドを必要とする命令である場合には、第１オペ
ランドのアドレスをRDR₂に、従って第１オペランドのデ
ータをRDR₂に、第２オペランドのアドレスをRAR₁に、従
って第２オペランドのデータをRDR₁に格納するようバス
制御部に指定した場合には、命令実行部に対し第１オペ
ランド・データはRDR₂の内容を、第２オペランド・デー
タはRDR₁の内容を使用して命令を実行するようデコード
情報キューに情報を格納して該命令のデコードを終了す
る。命令実行部が該命令のデコード情報をデコード情報
キューの先頭から取出して実行する際、メモリ内の２つ
のリード・オペランドが２つともバス制御部によりメモ
リからRDR₁，RDR₂に予め転送されている場合には、命令
実行部は本来メモリ内にある２つのオペランドのデータ
を、Ａプロセッサ内のレジスタにアクセスするだけで得
る事ができる。メモリ・アクセスには数クロックを要す
るがリード・オペランドの先読みにより、メモリ内のリ
ード・オペランドのデータを、命令実行部が必要とする
時点より前に予めＡプロセッサ内部のバス制御部内のレ
ジスタ（本例ではRDR₁，RDR₂）に転送しておく事ができ
た場合には命令実行部が１クロックで１リード・オペラ
ンドをアクセスしたように見えるので、命令実行効率が
向上し、ひいてはＡプロセッサのスルー・プットが向上
する。

しかし、Ａプロセッサの外部のシステム・データ・バ
ス、システム・アドレス・バスが他のバスマスタに長時
間占有されている場合等は、リード・オペランドを必要
とする命令の命令コードが命令解読部でのデコード期間
に、命令解読部から提供したリード・オペランド先読み
に関する情報をバス制御部が受取っても、リード・オペ
ランドの先読みの為のリード・バス・サイクルの起動
は、早くてもＡプロセッサが、現在システム・バスを占
有しているバス・マスタからシステム・バス占有権を返
還されるまで待たされる。リード・オペランドの先読み
がこのように待たされていても、命令実行部では、リー
ド・オペランドが先読みされているか否かに拘ず、実際
にリード・オペランドを必要とする命令が実行され、命
令実行部は命令解読部によって指定されたバス制御部の
リード・オペランド・レジスタの内容を読出そうとす
る。命令解読部により指定されたリード・オペランド・
レジスタに、リード・オペランドが先読みされていない
時には、命令実行部は、バス制御部がリード・バス・サ
イクルを起動してリード・オペランドからデータを読込
んで命令解読部により指定されたリード・オペランド・
レジスタに格納し、該リード・オペランド・レジスタの
命令実行部からのアクセスが許可されるまで命令実行部
は動作を停止して待つ。命令実行部の動作が停止してし
まうと、デコード情報キューも止まるので、命令解読部
のデコードも止まり、Ａプロセッサの主な動作は全て停
止する。バス制御部がリード・バス・サイクルを起動し
て命令解読部により指定された読込みテンポラリ・レジ
スタにリード・オペランドを格納する事により命令実行
部の動作が再開され命令解読部のデコードも再開されて
Ａプロセッサの動作が再開される。本例のように、メモ
リ内又はI/Oにリード・オペランドを必要とする命令が
命令解読部に於てデコードされ、デコードと同時は命令
解読部からアドレス生成部及びバス制御部に対しリード
・オペランドの先読み動作を指定して、該命令のデコー
ド情報をデコード情報キューに格納した後、命令実行部
での命令処理が進み、命令実行部がデコード情報キュー
の先頭から該命令を実行するまでの間に、リード・オペ
ランドの先読みが行なわれなかった場合には、前述のプ
ロセッサと同等の実行効率となる。

命令解読部で解読される一連の命令の順番とバス制御部
におけるリードオペランドの先読みの順とは完全に一致
している。例えばともにメモリ内にリード・オペランド
を必要とする２つの命令（３）命令（４）が、命令
（３）、命令（４）の順に命令キューに格納されている
場合を考える。命令解読部は命令キューからまず命令
（３）の数バイトから成る命令コード（３）を取出して
デコードし、バス制御部に対し命令（３）のリード・オ
ペランド（３）先読みの為のメモリ・リード・アクセス
を指定し、命令（３）に関するデコード情報をデコード
情報キューに格納する。次に命令解読部から命令（４）
の数バイトから成る命令コード（４）を取出してデコー
ドし、バス制御部に対し命令（４）のリード・オペラン
ド（４）先読みの為のメモリ・リード・アクセスを指定
する。従ってバス制御部は命令解読部から命令（３）の
リード・オペランド（３）先読みの為のメモリ・リード
・アクセス指定を受取った後に命令（４）のリード・オ
ペランド（４）先読みの為のメモリ・リード・アクセス
指定を受取り、バス制御部は命令解読部から受取った順
にリード・オペランド先読み動作を行うので、一連の命
令の流れとバス制御部に於けるリード・オペランド先読
みの順は一致している。

命令解読部において解読した命令がメモリ内又はI/Oに
ライト・オペランドを必要とする場合には、ライト・オ
ペランドの後書きが行なわれる。ライト・オペランドの
後書きはリード・オペランドと等価であるので、ここで
は簡単に説明する。ライト・オペランドを必要とする命
令の命令コードが命令解読部の命令コード・レジスタに
格納され、デコーダに入力されて解読されると、命令解
読部からアドレス生成部及びバス制御部の動作に関する
情報として、ライト・オペランドの後書き動作が指定さ
れる。命令解読部がアドレス生成部に対して指定するラ
イト・オペランド後書きの為の動作はライト・オペラン
ドのアドレス生成の為に必要な情報を命令解読部からア
ドレス生成部に提供してライト・オベランド後書き用ア
ドレスを生成し、生成されたライト・オペランド後書き
用アドレスをバス制御部に転送するという動作である。
命令解読部がバス制御部に対して指定するライト・オペ
ランドの後書きの為の動作は、アドレス生成部経由でバ
ス制御部に転送されたライト・オペラント後書き用アド
レスを、バス制御部のアドレス・バス・インターフェー
ス部内のライト・オペランド用アドレス・レジスタWAR
に格納し、ライト・オペランドを必要とする命令が命令
実行部に於て実行され、命令実行部が該命令の実行結果
を書出しテンポラリ・レジスタWDRに格納した後、ライ
ト・バス・サイクルを起動して、WARに格納されている
アドレスにWDRの内容を書出すという動作である。命令
解読部からバス制御部に対して指定するライト・オペラ
ンド後書きの為の動作では、ライト・バスサイクルの起
動のタイミングを指定しない。バス制御部では、命令解
読部からライト・オペランド後書きの為の情報を得、命
令実行部からの命令実行結果をWDRに格納した後、Ａプ
ロセッサ外部のシステム・データ・バス及びシステム・
アドレス・バスの状態、条件に応じてメモリ・アクセス
又はI/Oアクセスが可能な時にライト・オペランドを書
出す。ライト・オペランド後書きの為のライト・バス・
サイクルの起動のタイミングは、命令実行部、命令実行
部から制御されず、バス制御部が他のユニットから独立
に制御している。

また、リード・オペランドの先読みの順が一連の命令の
流れに一致しているのと同様にライト・オペランドの後
書きの順も一連の命令の流れに一致している。

以上説明したように、高度なパイプライン構造を採用し
ているＡプロセッサにおいて、リード・オペランドの先
読み及びライト・オペランドの後書きは、バス制御部内
の読込みテンポラリ・レジスタ、書出しテンポラリ・レ
ジスタと制御用のハードウェアにより実現されており、
命令の処理速度の異なる命令実行部とバス制御部とが滑
らかに命令を処理し、かつ命令の処理効率を向上させる
ものである。前述のように、一連の命令の流れと命令実
行部における命令の処理の順は一致しており、またリー
ド・オペランドの先読みの順及びライト・オペランドの
後書きの順も一連の命令の流れに一致している。しか
し、リード・オペランドの先読み及びライト・オペラン
ドの後書きのためのメモリ・アクセス又はI/Oアクセス
を行うバス制御部は、Ａプロセッサの内部の状態及び外
部の状態に拘束されているので、バス制御部のメモリ・
アクセス又はI/Oアクセスのタイミングは、Ａプロセッ
サの内部にある命令解読部や命令実行部からは制御され
ず、独立しているため、リード・オペランドの先読みの
為のリード・バス・サイクルは、リード・オペランドを
必要とする命令の命令コードが命令解読部に於てデコー
ドされてから、該命令の実行が終了するまでの間に行わ
れる事と、ライト・オペランドの後書きの為のライト・
バス・サイクルは、ライト・オペランドを必要とする命
令の実行が終了した後に行なわれるという事は明らかで
あるが、ある１つの為のリード・オペランド先読み又は
ライト・オペランド後書きの為のバス・サイクルが同時
起動されるかを予測する事は不可能である。

以下の説明のためにＡプロセッサのアセンブリ言語の命
令の中から２つの命令についてニーモニックと動作を定
義する。

MOV d,sは転送命令である。ｄはディスティネーション
・オペランド、ｓはソース・オペランドであり、ｓで示
されるオペランドの内容がｄで示されるオペランドへ転
送される。ディスティネーション・オペランドｄ、及び
ソース・オペランドｓはＡプロセッサ内のレジスタ資源
でも、メモリ内にあっても、I/Oポートであってもよ
い。またディスティネーション・オペランドｄ、ソース
・オペランドｓは直接アドレッシングもレジスタ等を用
いる間接アドレッシングも可能である。従ってソース・
オペランドｓとしてメモリ内のアドレスを指定すればMO
V d,sはメモリ内にリード・オペランドを必要とする命
令となり、ディスティネーション・オペランドｄとして
メモリ内のアドレスを指定すればMOV d,sはメモリ内に
ライト・オペランドを必要とする命令となる。

JUMP adrは無条件分岐命令である。adrは該分岐命令の
分岐先アドレスである。JUMP adrの命令コードがＡプロ
セッサ内の命令解読部に於てデコードされると、命令解
読部の指令により命令プリフェッチ部の命令キューの内
容の全てが棄てられ、バス制御部のプリフェッ用アドレ
ス・レジスタPARにadrに相当する値が格納されて、バス
制御部はPARの内容で示されるメモリ・アドレスから新
たに命令コードのプリフェッチを行う。

第11図は転送命令MOV d,sと無条件分岐命令JUMP adrを
用いて書いたプログラムの一部であるL₁，L₂，…L₁₀は
行番号であり、オペランドのM₁₀，M₁₁，M₂₁，…，
M₁₀₀，M₁₀₁は全てメモリ内にあるものとする。またオペ
ランドのR₂，R₃，R₆，R₇は命令実行部内のレジスタに付
された番号である。オペランドM₁₀，M₁₁，…，M₁₀₀，M
₁₀₁は直接アドレッシングでも間接アドレッシングでも
よい。

表３は、第11図で用いられている命令ニーモニックと命
令コードとの対応表である。

表３において、例えば、MOV M₁₀，M₁₁というニーモニッ
クの命令はOPCD₁₀，OPCD₁₁の命令コードを待つ。ここ
で、OPCD₁₀，OPCD₁₁はそれぞれ１バイト巾の２進数のパ
ターンである。転送命令MOV d,sも無条件分岐命令JUMP
adrも２バイトの命令コードをもつものとする。

第12図は第11図のプログラムをアセンブルして得たオブ
ジェクト・コードをメモリに格納した時のメモリ内のロ
ケーションを示した図である。第11図中ADR₁₀，ADR₁₁，
……，ADR₁₀₀，ADR₁₀₁はメモリのアドレスである。メモ
リは１バイト巾である。例えばメモリ内のADR₁₀のアド
レスを持つ領域には命令コードOPCD₁₀が格納されている
事が示されている。ADR₁₀からADR₅₁までのアドレスとAD
R₆₀以降のアドレスは連続しているが、ADR₅₁とADR₆₀が
連続しているとは限らない。

第13図はＡプロセッサの内部の各部の動作のタイミング
の概要を示した図である。第13図においてゲート遅延、
アドレスとデータのタイミング関係の詳細等は省略して
いる。第13図にはＡプロセッサ内部の各部での動作が行
なわれた時刻t₁〜t₁₇と、命令解読部での命令の解読の
順とキュー・ステータスの出力を表４の略号で示したも
のと、命令実行部で命令の実行の順と、バス制御部のア
ドレス・バス・インターフェース部にある２つのリード
・オペランド用アドレス・レジスタRAR₁とRAR₂とライト
・オペランド用アドレスレジスタWARの内容の変化と、
Ａプロセッサの外部のシステム・アドレス・バス上及び
システム・データ・バス上の情報と、Ａプロセッサ内部
のデータ・バス・インターフェース部の２つのリード・
オペランド用データ・レジスタRDR₁，RDR₂とライト・オ
ペランド用データ・レジスタWDRの内容の変化を示して
いる。ただしキュー・ステータスについては表４中の略
号のＦとE₁のみを示し他は省略した。

命令解読部の欄、命令実行部の欄のI₁，I₂，I₃,JUMP,
I₆，I₇は第11図中に示した命令を区別する為の記号で、
例えばI₁はMOV M₁₀M₁₁というニーモニックの転送命令で
ある。

命令解読部では時刻t₁（以下t₁，t₂……と略す）におい
て命令I₁（以下I₁，I₂……と略す）の２バイトから成る
命令コードを命令キューの先頭から順に取出し、I₁の命
令解読を行う。I₁はメモリ内にリード・オペランドM₁₁
を必要とするので、命令解読部はアドレス生成部に対し
M₁₁のアドレスRA₁を生成してバス制御部に転送する事を
指令し、バス制御部に対しアドレス生成部から転送され
るRA₁をアドレス・バス・インタフェース部のリード・
オペランド用アドレス・レジスタRAR₁に格納して、メモ
リ内のアドレスRA₁の領域に格納されているデータを先
読みしてデータ・バス・インタフェース部のリード・オ
ペランド用データ・レジスタRDR₁に格納する事を指令す
る。また、I₁はメモリ内にライト・オペランドM₁₀を必
要としているので、アドレス生成部に対しM₁₀のアドレ
スWA₁を生成してバス制御部に転送する事を指定し、バ
ス制御部に対し、アドレス生成部から転送されるWA₁を
アドレス・バス・インターフェース部のライト・オペラ
ンド用アドレス・レジスタWARに格納し、I₁の命令実行
部に於ける実行中にバス制御部のデータ・バス・インタ
ーフェース部のライト・オペランド用データ・レジスタ
WDRに転送され格納されるデータを、I₁の命令実行部に
於ける命令実行後に、メモリ内のアドレスWA₁の領域に
格納する事を指令する。I₁の命令実行部での処理に必要
な情報をデコード情報キューの最後尾に格納してI₁の命
令解読を終了する。t₂から命令キューの先頭からI₂の２
バイトから成る命令コードを取出して命令解読を行う。
I₂はメモリ内にリード・オペランドM₂₁を必要とするの
で、I₁の時と同様に、M₂₁のアドレスRA₂をアドレス生成
部に於て生成させてバス制御部内にRAR₂に格納し、メモ
リ内のアドレスRA₂の領域からのデータの先読みを指令
する。I₂の命令解読はt₆に於て終了する。t₆からはI₃の
命令解読を行う。t₆から命令キューの先頭からI₃の２バ
イトから成る命令コードを取出して命令解読を始める。
I₃もメモリ内にリード・オペランドM₃₁を必要とするの
で、I₁，I₂の時と同様に、M₃₁のアドレスRA₃をアドレス
生成部に於て生成させてバス制御部内の２本のリード・
オペランド用アドレス・レジスタのうち既にリード・オ
ペランドの先読みが行なわれ、内容が不要になっている
方のレジスタに格納する。本例の場合は、RAR₁にRA₃が
格納される。後述するように、t₃に於てバス制御部が、
t₁に於てRAR₁に格納したI₁のリード・オペランド用アド
レスRA₁を用いてI₁のリード・オペランドの先読みの為
のメモリ・リード・バス・サイクルを起動し、メモリ内
のアドレスRA₁のデータRD₁をRDR₁に格納しているため、
t₆に於てRAR₁の内容RA₁は既に不要となっている。同様
にt₅に於てRAR₂の内容RA₂を用いてI₂のリード・オペラ
ンド・先読みの為のメモリ・リード・バス・サイクルが
起動されてメモリ内のアドレスRA₂のデータRD₂がRDR₂に
格納されているためt₆に於てRAR₂の内容RA₂も既に不要
になっており、RAR₂も実質的には空になっている。t₉に
於てI₃の命令解読を終了する。t₉から命令JUMPに対する
命令解読を開始する。t₉から命令キューの先頭から順に
２バイトから成るJUMPの命令コードを取出して命令解読
を行う。JUMPは無条件分岐命令であり、JUMPの命令コー
ドが命令解読部に於て解読されると、命令キューの内容
を全て無効にする。JUMPの命令コード中に分岐先アドレ
スをもつため命令解読部で該分岐先アドレスを解読し、
アドレス生成部に対し該分岐先アドレスを解読して得た
情報を転送して該分岐先アドレスを生成しバス制御部に
転送する事を指令し、バス制御部に対してアドレス生成
部から転送される該分岐先アドレスをプリフェッチ用ア
ドレス・レジスタPARに格納した後PARの内容のアドレス
から命令コードのプリフェッチを、リード・オペランド
の先読み及びライト・オペランドの後書きに優先して行
う事を指定する。JUMPに関し命令実行部での実行はない
が、命令実行部に対し“実行なし”という情報JUMPのデ
コード情報としてデコード情報キューの最後尾に格納し
t₁₂に於て無条件分岐命令JUMPの命令解読を終了する。t
₁₂からt₁₃までは命令解読部は、JUMP命令解読時に空に
なった命令キューに、JUMP命令による分岐先からの新た
な命令コードのプリフェッチによって命令コードが１命
令分以上蓄えられるまで動作を停止して待ち合せ状態に
ある。t₁₃から命令I₆の命令解読を行う。命令キューの
先頭から２バイトから成るI₆の命令コードを取出してI₆
を命令解読し、I₆に必要なメモリ内のリード・オペラン
ドM₆₁に対するアドレスRA₆をアドレス生成部で生成し
て、バス制御部内のRAR₂に格納し、RAR₁の内容RA₆を用
いてI₆の為のメモリ内のリード・オペランドの先読みを
指令する。I₆に関して命令実行部での命令実行に必要な
情報をデコード情報キューの最後尾に格納してt₁₅に於
てI₆の命令解読を終了する。t₁₅からI₇の命令解読を始
める。命令キューの先頭から２バイトから成るI₇の命令
コードを取出してI₇の命令解読を行う。I₇にはメモリ内
にライト・オペランドM₇₀が必要である為、命令解読部
が、アドレス生成部に対しM₇₀に対するアドレスWA₇を生
成してバス制御部へ転送するよう指令し、バス制御部に
対しアドレス生成部から転送されるアドレスWA₇をライ
ト・オペランド用アドレス・レジスタWARに格納し、I₇
の命令実行部に於ける処理の後WDRに転送され格納され
るデータをWARの内容のアドレスWA₇を用いてメモリに書
く事を指令する。このように命令解読部に於てはt₁から
I₁の命令解読が開始され、I₂はt₂から、I₃はt₆から、JU
MPはt₉から、I₆はt₁₃から、I₇はt₁₅からそれぞれ命令解
読が開始される。キュー・ステータスは、１命令分の命
令コードの最初の１バイトが命令キューから命令解読部
に取出されると第４表中の略号のＦで表わされる３ビッ
ト・コードをＡプロセッサの外部に出力するので、t₁，
t₂，t₆，t₉，t₁₃，t₁₅の直後にキュー・ステータスがＦ
を示している。また、命令解読部に於てt₉から無条件分
岐命令JUMPの命令コードの命令解読が開始されると、t
₁₀に於て命令キューの内容が全て無効にされるので、t
₁₀に於てキュー・ステータスとして第４表中の略号のE₁
に相当する３ビットコードがＡプロセッサの外部に出力
される。

命令実行部ではt₄に於いてデコード情報キューの先頭に
あったI₁のデコード情報を取出し、I₁の命令実行を行
う。I₁はメモリにあるリード・オペランドM₁₁をメモリ
内のライト・オペランドM₁₀に転送する命令である。Ａ
プロセッサはリード・オペランドの先読み機能を有して
おり、番13図の例においては、I₁の命令実行部に於ける
命令実行の開始される時刻t₄に先立ってt₃に於いてＡプ
ロセッサ部にあるI₁のリード・オペランドM₁₁を読出す
為のメモリ・リード・バス・サイクルが起動され、該メ
モリ・リード・バス・サイクル期間中に得られるM₁₁に
対応するデータRD₁がRDR₁に格納されるので、t₄に於い
てI₁の命令実行が開始された時には、I₁のリード・オペ
ランドM₁₁は既にＡプロセッサ内部に存在する。従っ
て、I₁の命令実行では、リード・オペランドM₁₁を得る
為のＡプロセッサ外部へのアクセスが不要になり、Ａプ
ロセッサ内部のレジスタRDR₁にアクセスすればM₁₁が得
られるので、I₁の命令実行時間が短縮される。また、I₁
は、メモリ内にライト・オペランドM₁₀が必要である
が、Ａプロセッサがライト・オペランド後書き機能を有
しているので、第13図の例においてI₁の命令実行部に於
ける命令実行がt₇に於いて終了した時には、I₁のＡプロ
セッサ外部のライト・オペランドM₁₀に対応するデータW
D₁がＡプロセッサ内部のWDRに格納されており、I₁のメ
モリ内へのライト・オペランドM₁₀の書込みは、I₁の命
令実行部での命令実行の終了したt₇以後のt₈に於いてＡ
プロセッサ外部にあるI₁のライト・オペランドM₁₀の書
出しの為のメモリ・ライト・バス・サイクルが起動さ
れ、t₈でＡプロセッサのWDRに格納されている、I₁のラ
イト・オペランドM₁₀に対応するデータWD₁がメモリ内の
所定の領域に格納される事によってなされる。従ゃて、
命令実行部に於けるI₁の命令実行期間中には、メモリ内
のリード・オペランド読出し及びメモリ内へのライト・
オペランド書出しの為のバス・サイクル期間が含まれ
ず、リード・オペランド、ライト・オペランドともに必
要な時にはＡプロセッサ内部のレジスタRDR₁,WDRにアク
セスすればよいので、I₁の命令実行時間が大幅に短縮さ
れる。

I₂の命令実行部に於ける命令実行はt₇から開始され、t
₁₁で終了する。I₂が必要とするメモリ内のリード・オペ
ランドM₂₁は、I₂の命令実行部での命令実行開始時刻t₇
に先立ってt₅に於て先読みされ、Ａプロセッサ内部のRD
R₂に格納されている。I₂の命令実行部に於ける命令実行
期間中t₁₀で、命令解読部で解読した命令が無条件分岐
命令JUMPであったため、命令キューの内容が全て無効に
され、JUMPの命令コード中に指定された分岐先からの新
たな命令コード・プリフェッチ動作が開始されるという
状況が発生しているが、命令実行部におけるI₂の命令実
行は全く影響されない。

I₃の命令実行部に於ける命令実行はt₁₁から開始され、t
₁₇で終了する。前記t₁₀から開始されるJUMP命令解読に
起因する分岐先からの新たな命令コード・プリフェッチ
動作がt₁₃まで外部バス占有の最高優先権を得て続くた
め、I₃の必要とするメモリ内のリード・オペランドM₃₁
の先読みを、I₃の命令実行部に於ける命令実行開始時刻
t₁₁以前に行う事ができない。従って命令実行部に於け
るI₃の命令実行はt₁₄でT₃のリード・オペランド先読み
がバス占有権を得で、M₃₁読出しの為のメモリ・リード
・バス・サイクルを起動してメモリからＡプロセッサの
内部のRDR₁にM₃₁に対応するデータRD₃を格納し、命令実
行部がRDR₁にアクセス可能になるまで待ち合せを行う。
その後、I₃のリード・オペランドM₃₁に対応するデータR
D₃をRDR₁から命令実行部に取出してI₃の命令実行を行い
t₁₇においてI₃の命令実行を終了する。

JUMPの命令実行部に於ける命令実行はt₁₇から開始され
る。JUMPの命令実行部における命令実行は実質的には動
作なしである。t₁₆に於いてI₆が必要とする、メモリ内
のリード・オペランドM₆₁の先読みの為のメモリ・リー
ド・バス・サイクルが起動され、M₆₁に対応するデータR
A₆がＡプロセッサ内のRDR₂に格納されている。

命令解読部に於てI₁，I₂，I₃…の順に命令解読が行なわ
れると、命令実行部に於てもI₁，I₂，I₃…の順に命令実
行が行なわれるが、例えば命令解読部に於てI₁の命令解
読が開始される時刻t₁から命令実行部に於てI₁の命令実
行が開始される時刻t₄までの時間はＡプロセッサ内部及
び外部の諸条件により定まり、一般には予測し難い。ま
た、命令解読部に於てメモリ等Ａプロセッサ外部にオペ
ランドを必要とする命令がI₁，I₂，I₃の順に命令解読さ
れると、バス制御部に於てI₁のオペランドのアクセス、
I₂のオペランドのアクセス、I₃のオペランドのアクセス
の順にＡプロセッサ外部にアクセスする。例えば、I₁，
I₂，I₃はともにメモリ内にリード・オペランドRA₁，R
A₂，RA₃を必要とし、バス制御部に於てRA₁，RA₂，RA₃の
順にメモリ・リード・バス・サイクルが起動される。前
述したようにI₃のリード・オペランドの為のメモリ・リ
ード・バス・サイクルは、命令実行部に於けるI₃の命令
実行開始時刻t₁₁よりも時間的に後になってt₁₄に於て起
動されている事からも判るように、Ａプロセッサの外部
にリード・オペランドを必要とする命令のリード・オペ
ランドのアクセスの為のバス・サイクルが起動される時
刻は該命令の命令解読部での命令解読開始時刻と該命令
の命令実行終了時刻の間にあるが、Ａプロセッサ内部及
び外部の諸条件に影響されるため一般には予測し難い。
Ａプロセッサの外部にライト・オペランドを必要とする
命令の場合についても同様で、該命令のライト・オペラ
ンドのアクセスの為のバス・サイクルが起動される時
刻、例えばI₁のライト・オペランドM₁₀のアクセスの為
のバス・サイクルが起動される時刻t₈、は該命令の命令
実行部での命令実行終了時刻の後にあるが、Ａプロセッ
サの内部及び外部の諸条件に影響されるため一般には予
測し難い。

以上、高度なパイプライン構造を実現しているＡプロセ
ッサについて、Ａプロセッサのハードウェアの概略、Ａ
プロセッサ内部の各部分の動作の概略、特にＡプロセッ
サの命令先読み機能、リード・オペランドの先読み機
能、ライト・オペランドの後書き機能を説明した。

次にＡプロセッサを用いてソフトウェアを開発する事を
考える。前記8086プロセッサを用いてソフトウェアを開
発する際には命令トレース法により開発中のソフトウェ
アのデバグを行ったが、Ａプロセッサを用いてソフトウ
ェアを開発する際にも8086プロセッサの場合と同様にし
て命令トレース法及び命令トレース装置を用いて開発す
るソフトウェアのデバグを用い、ソフトウェアの開発す
るソフトウェアのデバグを用い、ソフトウェアの開発効
率を向上させる。

Ａプロセッサの命令トレース法は、プロセッサの命令ト
レース法と同様である。Ａプロセッサ用命令トレース装
置にはＡプロセッサが一連の命令を実行している間にア
ドレス・バス上の情報、データ・バス上の情報、必要な
制御信号、ステータス信号をサンプリングした１フレー
ムを次々に時系列データとして蓄積するトレース・バッ
ファ・メモリ、ブレーク・ポイント設定機能、トレース
・バッファ・メモリ内の情報の編集機能等が必要であ
る。Ａプロセッサ用命令トレース装置を用いてブレーク
・ポイントを設定し、Ａプロセッサに一連の命令を実行
させて例えばアドレス・バスに新しい情報が出力された
時やステータス信号が変化した時等に１フレームをトレ
ース・バッファ・メモリ内に取込む。ブレーク・ポイン
トに於てＡプロセッサの動作が停止した後、トレース・
バッファ・メモリの内容を編集し、Ａプロセッサが実際
に実行した順に命令のニーモニックを得、又メモリやI/
Oアクセスを行った命令については実際にアクセスした
アドレスとデータとを命令ニーモニックと対応させてユ
ーザに示さなければならない。

第11図に示したプログラムが、アセンブルされて第12図
に示すようにメモリ内に格納されているとして、Ａプロ
セッサが第12図中のメモリ・アドレスADR₁₀の近傍にあ
る一連の命令を実行した時に、Ａプロセッサ用の命令ト
レース装置を用いて命令トレースを行う場合について説
明する。表５は、Ａプロセッサ用の命令トレース装置の
トレース・バッファ・メモリの内容の一部のダンプ・リ
ストである。

表５において、アドレスの欄のRA₁，ADR₄₁……は、Ａプ
ロセッサがアドレス・バス上に出力したアドレス、デー
タの欄のRD₁，OPCD₄₁……はＡプロセッサの入出力の為
にデータ・バス上に現れたデータである。BUS−STSの欄
はＡプロセッサがバス・ステータス端子に出力したバス
・ステータスのコード及びMMIO信号、RDWR信号を 表６に示した略図でF,MR,MWのみを表わしている。QSTS₄
の欄のH,Lは、ＡプロセッサがQSTS₄端子に出力した信号
がハイ・レベル（Ｈ）であったか、ローレベル（Ｌ）で
あったかを示している。QSTS_3-0の欄はＡプロセッサが
キュー・ステータス端子に出力したキュー・ステータス
の信号を第４表に示した略号でF,S,E₁のみを表わしてい
る。右端の欄は、トレース・バッファ・メモリの内容で
はなく、第13図と表５との対応をつける為に設けた欄
で、t₂は第13図中のt₂に対応している。まず表５に示し
たトレース・バッファ・メモリの内容のダンプ・リスト
からＡプロセッサが実際に実行した命令をＡプロセッサ
が実行した順に命令ニーモニックを得る方法を簡単に説
明する。

本命令トレースの基準として、プロセッサの命令トレー
ス法と同様にキュー・ステータスが、命令キューの内容
が全てパージされた事を示す時点を選ぶ。表５ではフレ
ーム021に於てQSTS_3-0がE₁（命令キューの内容パージ）
を示しているので、表５のトレース・バッファ・メモリ
から命令トレースを行う基準としてフレームを選ぶ。フ
レーム021でQSTS_3-0がE₁を示した後、最初にQSTS_3-0が
Ｆを示すのはフレーム031であり、フレーム031の次にQS
TS_3-0がＦを示すのはフレーム035である。フレーム031
とフレーム035の間でQST_3-0がＳを示すのはフレーム032
のみであるので、フレーム031で命令コードの第１バイ
ト目が命令キューから取出されて命令解読部へ転送され
た命令は２バイト長の命令コードを持つ命令である。フ
レーム031で命令コードの第１バイト目が命令キューか
ら取出された命令を仮に命令Ｉと名付ける。次に命令Ｉ
の命令コードを選び出す。フレーム021で命令キューの
内容が全てパージされた後、最初の命令コード・フェッ
チはフレーム023とフレーム024である。フレーム023で
出力したプリフェッチ用アドレスに対応するメモリ内の
領域から出力された命令コードはフレーム024のデータ
欄のOPCD₆₀である。フレーム023及びフレーム024により
命令Ｉの第１バイト目の命令コードはOPCD₆₀である事が
わかる。フレーム023及び、フレーム024の次の命令コー
ド・フェッチはフレーム025及びフレーム026で行なわれ
ており、命令コードOPCD₆₁がＡプロセッサ内に取込まれ
ているので、２バイト長の命令コードをもつ命令Ｉの命
令コードはOPCD₆₀，OPCD₆₁である。２バイト長の命令コ
ードOPCD₆₀，OPCD₆₁を逆アセンブルするとMOV M₆₀，M₆₁
というニーモニックが得られるので、命令Ｉの命令ニー
モニックはMOV M₆₀，M₆₁である。以下同様な操作を繰返
すと、フレーム035で命令コードの第１バイト目をまた
フレーム036で命令コードの２バイト目を命令キューか
ら取出された命令は２バイト長の命令コードを持つ命令
で、命令コードは命令Ｉのプリフェッチの次の２回のプ
リフェッチつまり027,028及びフレーム029,030での命令
コードであるので、OPCD₇₀，OPCD₇₁であり、逆アセンブ
ルするとMOV M₇₀，M₇₁を得る。

次にＡプロセッサが実行した命令がＡプロセッサ外部の
メモリ又はI/Oにオペランドを持つ場合には、該オペラ
ンドの実際の値、つまりどのアドレスに対しどのような
データをアクセスしたかをトレースしなければならな
い。命令Ｉを例として説明する。命令Ｉは、メモリ内に
リード・オペランドM₆₁と、ライト・オペランドM₆₀を必
要とする転送命令である。Ａプロセッサのリード・オペ
ランド先読み機能により命令Ｉのリード・オペランド
が、命令Ｉの命令解読部に於ける命令解読命令Ｉの命令
実行部に於ける命令実行終了前の間にメモりから読出さ
れる。しかし命令ＩのMOV M₆₀，M₆₁のリード・オペラン
ドのアドレスが間接アドレッシングにより得られるとす
れば、命令Ｉのリード・オペランドのアドレスの値が命
令Ｉの命令コード中には陽に現われてこないため、表５
のダンプ・リスト中のメモリ・リード（BUS−STSがMRを
示す）を示しているいくつかのフレームの中のどのフレ
ームでのメモリ・リードが命令Ｉのリード・オペランド
の読込みの為のメモリ・リードを行っているフレームで
あるかを特定する事ができない。表５には、フレーム00
3と004のメモリ・リード、フレーム010と011のメモリ・
リード、フレーム033と034のメモリ・リード、フレーム
037と039のメモリ・リードの４つがある。フレーム003
と004のメモリ・リードとフレーム010と011のメモリ・
リードは命令Ｉのデコードが行なわれるフレーム031よ
りも時間的に前にあるので、フレーム003と004のメモリ
・リードと、フレーム010と011のメモリ・リードは命令
Ｉのリード・オペランドをメモリから読出す為のメモリ
・リード・バス・サイクルではない事は明白である。命
令Ｉのデコードが行なわれるフレーム031よりも時間的
に後にあるフレーム033と034でのメモリ・リード、フレ
ーム037と039でのメモリ・リード、及び、表５には示さ
れていないフレーム39以降に現われるであろうメモリ・
リードのフレームが命令Ｉのリード・オペランドのメモ
リからの読出しの為のメモリ・リード・バス・サイクル
である可能性があるが、その中のどのフレームが命令Ｉ
のリード・オペランドの為のメモリ・リード・バス・サ
イクルであるかを特定する事ができない。従って、命令
Ｉのニーモニックを得る事はできても、命令Ｉがどのよ
うな値のリード・オペランドをどのアドレスから得たか
を示す情報がないため、命令Ｉの動作の完全な復元がで
きない。

〔発明が解決すべき問題点〕

以上説明してきたように、命令コード・プリフェッチ機
能のみを有する情報処理装置に対し、命令実行動作を該
情報処理装置外部に設けた手段により追跡する事が可能
になるように情報処理装置から内部の命令コード・プリ
フェッチ・キューの状態を示す情報とバス・サイクルの
種類を示す情報の該情報処理装置の外部への出力を必要
充分とする従来の命令トレース方法は、多段パイプライ
ン構造を有し、命令コード・プリフェッチ機能、リード
・オペランド先読み機能、ライト・オペランド後書き機
能を有する高性能な情報処理装置に対しては何ら効果が
ないという欠点を有していた。

〔問題点を解決するための手段〕

本発明は多段ステージのパイプライン構造を実現してい
るマイクロプロセッサにおいて、マイクロプロセッサ内
部に所定の命令の命令コードが解読されると出力が変化
するステータス・フリップ・フロップと、該ステータス
・フリップ・フロップの出力をマイクロプロセッサのバ
ス・サイクル期間のアドレスの出力タイミングに同期し
てマイクロプロセッサ外部に出力する手段と、マイクロ
プロセッサ外部にマイクロプロセッサの入出力端子に現
われる情報を逐次時系列データとして蓄える手段とを設
け、マイクロプロセッサ内部にあるステータス・フリッ
プ・フロップからマイクロプロセッサ外部へ出力される
情報を参照して、マイクロプロセッサのバス・サイクル
がステータス・フリップ・フロップの出力を変化させる
所定の命令以前の命令に付随するバス・サイクルか、あ
るいは所定の命令以後の命令に付随するバス・サイクル
かを区別して時系列データを編集するようにしたことを
特徴とする。

〔実施例〕

第１図は本発明の１実施例のブロック図である。101は
マイクロプロセッサチップ、102はプロセッサ102のアド
レス・バス信号路、103はプロセッサ101のデータ・バス
信号路、104はプロセッサ101内のデータ・バス、105は
プロセッサ101の命令プリフェッチ部で、命令プリフェ
ッチ部105内にはFIFO構造の数バイトの命令コードを格
納する命令キューと、命令キュー制御回路を有する。10
6は命令プリフェッチ部内の命令キューの先頭にある命
令コードを命令解読部107に転送する為の信号路、107は
命令解読部で、命令解読部107内には数バイトの解読中
の命令コードを格納する命令コード・レジスタと命令デ
コーダと命令解読部の動作を制御するシーケンサ等から
成る。108は命令解読部に於てデコードされた結果得ら
れる情報の中で命令実行部110の動作を指定する情報を
格納するFIFO構造のデコード情報キュー、109はデコー
ド情報キュー、109はデコード情報キュー108からの情報
を命令実行部110に伝達する為の信号路、110は命令実行
部で、算術論理演算回路、各種レジスタ等のハードウェ
アを有する。111は命令解読部107からの情報及び指令に
よりアドレス計算を行うアドレス生成部、112はアドレ
ス生成部111で生成されたアドレスをバス制御部113のア
ドレス・バス・インターフェース部に伝達する為の信号
略である。113はプロセッサ101のバス制御部である。バ
ス制御部113は機能的に大別してアドレス・バス・イン
ターフェース部、データ・バス・インターフェース部、
バス・サイクル制御部の３つの部分に分けられる。アド
レス・バス・インターフェース部はプロセッサ101のア
ドレス・バス102からプロセッサ111を含む情報処理シス
テム・アドレス・バス上に定められたアドレスを出力す
る機能をもち、各種アドレスを格納しておくアドレス・
レジスタ群119等のハードウェアを有する。データ・バ
ス・インターフェース部はプロセッサ101のデータ・バ
ス103を介しシステム・データ・バスとプロセッサ101の
内部とのデータの授受を司る部分で、データ・バス103
を介しシステム・データ・バスからデータを取込んで一
時的に蓄えておく読込みテンポラリ・レジスタ1116、ま
たシステム・データ・バス上にデータを出力する際にデ
ータ出力に先だってプロセッサ101内で生成されたデー
タを一時蓄えておく書出しテンポラリ・レジスタ117等
のハードウェアを有する。バス制御部113内のバス・サ
イクル制御部はプロセッサ101のバス・サイクル制御、
バス・ステータス出力制御プロセッサ101の外部端子か
らの信号の入出力制御の機能を有する。115は命令解読
部107がバン制御部113に対し動作を指定する情報を供給
し、又バス制御部113が命令解読部107に対しバス制御部
113の内部状態の情報を伝達する為の信号路、114は命令
解読部107がアドレス生成部111に対しアドレスの生成に
必要な情報とアドレス生成部111の動作を指定する情報
を供給し、又アドレス生成部111が命令解読部107に対し
アドレス生成部111の内部状態の情報を伝達する為の信
号路をまとめて示したものである。118は命令実行部110
内で生成したデータをバス制御部113内のデータ・バス
・インターフェース部にある書出しテンポラリ・レジス
タ117に転送し、又バス制御部113内のデータ・バス・イ
ンターフェース部にある読込みテンポラリ・レジスタ11
6から命令実行部110に転送する為の信号路である。120
はプロセッサ101のバス・ステータス信号路、121はメモ
リI/O信号（MMIO）やリード・ライト信号（RDWR）等の
プロセッサ101の外部へ出力する信号路をまとめて示し
たものである。122はプロセッサ101のキュー・ステータ
ス信号路である。123,124,125,126は本発明を実施する
為に新たに設けられたハードウェアである。123は命令
解読部107内に設けられたトグル・フリップ・フロップ
で、命令解読部に於て分岐命令が解読される度に出力が
反転する回路である。124はトグル・フリップ・フロッ
プ123の出力信号用の信号線、125はバス制御部113内の
アドレス・バス・インターフェース部内のアドレス・レ
ジスタ群の個々のレジスタに１対１で対応するレジスタ
群である。126は、レジスタ群125の出力の中から選ばれ
た信号をプロセッサ101外に出力する信号路である。

本実施例は、第８図に示したＡプロセッサに、トグル・
フリップ・フロップ123、信号路124、レジスタ群125、
出力信号路126を付加したものになっているので命令コ
ード・プリフェッチ機能、リード・オペランド先読み機
能、ライト・オペランド後書き機能を初めとするＡプロ
セッサの全機能が本実施例のプロセッサ101の機能に含
まれている。

第２図は、プロセッサ101内のバス制御部内のアドレス
・バス・インターフェース部の主要部分を示した図であ
る。201は第１図の信号路112に相当し、信号路201は不
図示のアドレス生成部に於て生成されたアドレスを転送
する信号路である。205,208,211,214はアドレス・レジ
スタ群である。205はプリフェッチ用・アドレス・レジ
スタ（PAR）,208はリード・オペランド用アドレス・レ
ジスタ（RAR₁）,211はリード・オペランド用・アドレス
・レジスタ（RAR₂）,214はライト・オペランド用アドレ
ス・レジスタ（WAR）である。206,209,212,215は第１図
119に対応し206,209,212,215はそれぞれレジスタ205,20
8,211,214のラッチ信号である。207はレジスタ205の出
力信号路、210は208の出力信号路、213はレジスタ211の
出力信号路、216はレジスタ214の出力信号路である。21
7は本発明で新たに付加された信号路であり第１図の信
号路124に対応する。219,221,223,225はそれぞれレジス
タでレジスタ219はレジスタ205の、レジスタ221はレジ
スタ208の、レジスタ223はレジスタ211の、レジスタ225
はレジスタ214のそれぞれ拡張した部分と考えられる。2
20はレジスタ219の、222はレジスタ221の224はレジスタ
223の、226はレジスタ225の出力信号路である。202はマ
ルチプレクサでレジスタ205から出力されるアドレスと
レジスタ208から出力されるアドレスレジスタ211から出
力されるアドレスとレジスタ214から出力されるアドレ
スの４つのアドレスと、レジスタ219から出力される信
号とレジスタ221から出力される信号とレジスタ223から
出力される信号とレジスタ225から出力される信号の４
つの信号を入力とし、選択信号204で４つのアドレスの
中から１つのアドレスを選んでアドレス出力信号路203
に出力すると同時に、選ばれたアドレスの格納されてい
たレジスタに対応する該レジスタの拡張部分からの出力
信号を信号路218に出力する。例えば選択信号204によっ
てレジスタ208から出力されたアドレスが選ばれた時に
は信号路218上にはレジスタ222の内容が選ばれて出力さ
れる。信号路204,206,209,212,215は不図示の命令解読
部に於て生成され第１図の信号路115を介してバス制御
部に送られてくる信号である。信号路203は第１図のア
ドレス・バス102に対応し信号路218は第１図の126は対
応する。PAR₂₀₅のみがアドレスの自動更新機能を有す
る。以下の説明の為にPAR₂₀₅の拡張した部分で、信号路
217上の情報を蓄える部分219をPAT,RAR₁に対し221をRAT
₁，RAR₂に対し223をRAT₂,WARに対し225をWATと名付け
る。

第３図は第13図に対応するタイミング・チャートを模式
化した図である。従来例を比較し易いように、第３図の
タイミング・チャートは、表３に示したアセンブリ言語
の命令ニーモニックと命令コードを持つ命令を用いて書
いた第11図のプログラムがアセンブルされて第12図に示
すようにメモリ内に格納されているものと仮定し、プロ
セッサ101が第12図中のメモリ・アドレスADR₁₀の近傍に
ある一連の命令を実行した時のプロセッサ101の内部及
び、プロセッサ101の外部バス端子に表われる情報の時
間的相対関係を示している。プロセッサ101は前記Ａプ
ロセッサの主要機能を全て含んでいるので、第３図の命
令解読部、キュー・ステータス、命令実行部の命令処理
のタイミング及び、RAR₁，RAR₂,WAR,RDR₁，RDR₂,WDRの
レジスタの内容の変化するタイミング、アドレス・バ
ス、データ・バス上に現われる情報の変化するタイミン
グ等は第13図に示した各タイミングと同様である。ここ
では本発明により、新たに付加された機能の動作につい
て説明する。

第13図中、トグル出力とは第１図中の命令解読部107内
に本発明により新たに設けられたトグル、フリップ・フ
ロップ123の出力信号用の信号線124上の信号レベルを示
しており、命令I₁の命令解読部に於ける命令解読が開始
される時刻t₁ではハイ・レベル（Ｈ）にあるものを仮定
する。

JUMPの２バイトの命令コードがt₉から命令解読部に於て
命令解読が開始されt₁₀でJUMPが無条件分岐命令である
事が判明すると、該トグル・フリップ・フロップの出力
が反転しロー・レベル（Ｌ）になる。t₁₀の後、早くて
も第３図のt₁₇までは、該トグル・フリップ・フロップ
の出力はロー・レベルにある。t₆でプロセッサ101外部
のメモリにリード・オペランドM₃₁を必要とする命令I₃
が命令解読部に於て命令解読されると、命令解読部はア
ドレス生成部に対しI₃のリード・オペランドM₃₁のアド
レスRA₃を生成しバス制御部に転送する事を指令する。
同時に命令解読部はバス制御部に対しアドレス生成部か
ら転送されるリード・オペランドM₃₁のアドレスRA₃をア
ドレス・バス・インターフェース部内のリード・オペラ
ンド用アドレス・レジスタRAR₁に格納する事を指令す
る。バス制御部に対する該指令は、第２図中の信号路20
1にアドレス生成部がRA₃を出力している間にRAR₁（20
8）のラッチ信号路206上のラッチ信号をアクティブにす
る事によってなされる。ラッチ信号路206上のラッチ信
号がアクティブになると、RAR₁内に信号路201上のRA₃が
格納されるのと同時に、RAT₁（221）に217上のt₆に於て
ハイ・レベルにある信号が格納される。つまり、第３図
の模式的タイミングチャートのt₆に於て信号路201上の
情報であるRA₃をサンプリングしてRAR₁に格納するのと
同時に、命令解読部内に設けたトグル・フリップ・フロ
ップ123の出力をサンプリングしてRAT₁に格納する。t₁₀
に於てトグル・フリップ・フロップ123は無条件分岐命
令の命令コードが命令解読部に於て命令解読される事に
より出力を反転した後、命令解読部に於て命令解読され
る事により出力を反転した後、命令解読部に於てt₁₃か
ら命令解読が開始される命令I₆もプロセッサ101外部に
リード・オペランドM₆₁を必要とする命令であり、前記I
₃の場合と同様にt₁₃に於て、アドレス生成部に於て生成
されるI₆のリード・オペランドM₆₁のアドレスRA₆をRAR₂
に格納するのと同時にロー・レベルにある前記トグル・
フリップ123の出力をサンプリングしRAT₂に格納する。t
₁₄に於てバス制御部はRAR₁に格納されているI₃のリード
・オペランドM₃₁のアドレスRA₃を用いてM₃₁の先読みの
為のメモリ・リード・バス・サイクルを起動する。第２
図でt₁₄において信号路204上の選択信号により、マルチ
プレクサ202の２つの出力信号路の出力としてRAR₁から
出力されているI₃のリード・オペランドM₃₁のアドレスR
A₃を選択してアドレス・バス203に出力し同時にRAT₁か
ら出力されているハイ・レベルにある信号を選択して信
号路218に出力する。第１図では、t₁₄に於てアドレス・
バス102にRA₃が出力され、同時に信号路126にはRAT₁に
格納されている。ハイ・レベルの信号が出力される。第
３図のt₁₄に於て第３図のアドレス・バスの欄にRA₃が、
また第１図の信号路126、第２図の信号路218に対応する
第３図のATの欄にハイ・レベル（Ｈ）の信号が出力され
ている。次にt₁₆に於て、バス制御部はRAR₂に格納され
ている。I₆のリード・オペランドM₆₁のアドレスRA₆を用
いてM₆₁の先読みの為のメモリ・リード・バス・サイク
ルを起動する。即ちt₁₆に於て第１図の102、第２図の20
3、第３図のアドレス・バスの欄にはI₆のリード・オペ
ランドM₆₁のアドレスRA₆が出力され、同時に第１図の信
号路６、第２図の信号路218、第３図のATの欄には、RAT
₂に格納されているロー・レベルの信号が出力されてい
る。また、命令解読部に於いてt₁₀で命令解読された命
令コードが無条件分岐命令である事が判明すると、命令
プリフェッチ部の命令キューにプリフェッチされていた
命令コードが全て無効にされ、Ａプロセッサと同様にプ
ロセッサ101でも無条件分岐命令の命令コード内に指定
されている分岐先アドレスからの命令コードのプリフェ
ッチが外部バス占有の最高優先権を得る。t₁₀で命令解
読部107がアドレス生成部111に対し、JUMP命令の命令コ
ード内に指定されている分岐先を示す情報を信号路114
経由で伝達して、該分岐先アドレスADR₆₀の生成しバス
制御部に転送する事を指令し、バス制御部113に対しア
ドレス生成部から転送されてくる該分岐先アドレスADR
₆₀をPARに格納して、PARの内容を用いて命令コードのプ
リフェッチ動作を開始する事を指令する。ここで、アド
レス生成部111からバス制御部113に対して転送されるJU
MP命令による分岐の分岐先アドレスADR₆₀をPAR₂₀₅に格
納する際同時にPAR₂₀₅の拡張部分PAT₂₁₉には、命令解読
部内のトグル・フリップ・フロップ123の出力信号路217
上の信号が格納される。前述のようにPAR₂₀₅はアドレス
自動更新機能を有しt₁₀に於てJUMP命令による分岐の分
岐先アドレスADR₆₀が格納された後、命令コードのプリ
フェッチの為の１回のメモリ・リード・バス・サイクル
が終了する度にPAR₂₀₅の内容が更新されるが、PAT₂₁₉の
内容はPAR₂₀₅の該アドレス自動更新機能とは無関係に、
次に命令解読部107からの指令によりPAR₂₀₅に新たなア
ドレスが設定される時まで不変である。バス制御部113
内のアドレス・バス・インターフェース部のマルチプレ
クサ202が選択信号路204上の情報によりプリフェッチの
為にPAR₂₀₅を選択してPARの内容をアドレス・バス端子2
03に出力するとともに、PAR₂₁₉を選択してPATの内容を
信号路218上に出力する。第３図の例ではt₁₀に於てロー
・レベルにある信号路217上の信号をPAT₂₁₉にサンプリ
ングしているため、t₁₀からt₁₃まで続く分岐命令直後の
命令コード・プリフェッチ動作で信号路126から、アド
レスと同じタイミングで出力される信号ATはロー・レベ
ル（Ｌ）にある。

本実施例では、無条件分岐命令の命令コードが命令解読
部に於て命令解読されると、命令解読部内のトグル・フ
リップフロップ123の出力が変化するが、ここでトグル
・フリップ・フロップ123の出力を変化させる要因とし
て無条件分岐命令を選んだ理由は、無条件分岐命令は通
常のプログラムでは統計的に約10ステップに１回は用い
られているためである。すなわち、稀にしか用いられな
い命令をトグル・フリップ・フロップ123の出力を変化
させる要因として用いると、命令トレース装置の有限な
トレース・バッファ・メモリ内で１度もATが変化しない
事が生ずると、本命令トレースが不可能になる。従っ
て、数〜数10ステップ１回現われる命令、もしくはその
ステップサイクルで強制的に挿入できる命令を用いる方
がよい。

以上高度なパイプライン構造を実現しているＡプロセッ
サに本発明により新たに付加されたハードウェアの動作
について説明した。次に本発明を実施しているプロセッ
サ101を用いてソフトウェアを開発する際に用いる命令
トレース法について説明する。本発明の本命令トレース
法は、前述したＡプロセッサの場合の命令トレース法
に、本発明により新たに付加されたハードウェアから得
られる情報を追加する事により、前述のＡプロセッサの
場合の命令トレース法の有していた重大な問題点を根本
的に解決する事ができる。

本発明の命令トレース法による命令トレースを行うため
の命令トレース装置には、前述のＡプロセッサの命令ト
レース装置と同様に、プロセッサ101が一連の命令を実
行している間にアドレス・バス上の情報、必要な制御信
号、ステータス信号及び前記信号路126から出力される
信号をサンプリングし次々に時系列データとして蓄積す
るトレース・バッファ・メモリ、ブレーク・ポイント設
定機能、トレース・バッファ・メモリ内の時系列情報の
編集機能等が必要である。本発明の命令トレース法が命
令トレースの基準としてトレース・バッファ・メモリ内
でキュー・ステータスが命令キューの内容が全て無効に
された事を示す時点を用いている事及び、本命令トレー
ス法の該基準点からトレース・バッファ・メモリ内の時
系列データを追跡して該基準点の直後に実行された１命
令分の命令コードを選び出して逆アセンブルして該基準
点直後に実行された命令のニーモニックを得る方法は、
前述したＡプロセッサに対する命令トレース法と同様で
ある。ここでは本発明の命令トレース法により可能にな
った、メモりやI/Oアクセスを伴う命令について前記逆
アセンブルにより得られた命令ニーモニックと、該命令
が実際にアクセスしたアドレスとデータとを命令ニーモ
ニックと対応させる方法を説明する。

第11図に示したプログラムがアセンブルされて第12図に
示すようにメモリ内に格納されているとして、Ａプロセ
ッサが第12図中のメモリ・アドレスADR₁₀の近傍からの
一連の命令を実行した時にプロセッサ101用の命令トレ
ース装置を用いて命令トレースを行う法を説明する。表
７はプロセッサ101用の命令トレース装置のトレース・
バッファ・メモリの内容の一部のダンプ・リストであ
り、表５と大部分が一致している。アドレスを出力する
のと同時に信号路126に出力する信号がハイ・レベル
（Ｈ）であったかロー・レベル（Ｌ）にあったかを示し
ている。

表７において、フレーム021でQSTS_3-0がE₁を示す点を基
準とすると、表５で用いた方法によりフレーム031,032
で命令解読部に於て命令解読される２バイト長の命令コ
ードを持つ命令Ｊの命令コードはフレーム023,024及び
フレーム025,026でプリフェッチされた２バイトの命令
コードOPCD₆₀，OPCD₆₁であり、命令コー ドOPCD₆₀，OPCD₆₁を逆アセンブルして命令Ｊの命令ニー
モニックとしてMOV R₆，M₆₁を得る。命令Ｊは、メモリ
内にリード・オペランドM₆₁を必要とする転送命令であ
るので、命令Ｊの命令トレースの為には、命令Ｊのリー
ド・オペランドM₆₁としてどのようなメモリ・アドレス
から、どのようなデータがプロセッサ101内に取込まれ
たかを示さなければならない。このため、表７に新たに
加えられたATの欄の情報を用いる。

ATの欄の情報は、プロセッサ101のアドレス端子102に出
力されるアドレスがバス制御部内のアドレス・レジスタ
に格納される際の、命令解読部内のトグル・フリップ・
フロップ123の出力の状態を記憶しているものである。
該トグル・フリップ・フロップ123は命令解読部で無条
件分岐命令の命令コードを解読された瞬間に出力を反転
する。無条件分岐命令の命令コードの解読は、キュー・
ステータスQSTS_3-0がE₁を示す事でプロセッサ101外部に
直ちに示されるため、QSTS_3-0がE₁を示すフレーム021の
直後のプリフェッチの為のアドレス出力の際のATの値を
見ると、フレーム021の前にATはハイ・レベル（Ｈ）に
あり、フレーム021の後ではATがロー・レベル（Ｌ）に
なっている事が判る。無条件分岐命令解読直後にある転
送命令Ｊの命令コードがフレーム021よりも後に命令解
読部に於いて命令解読され、該命令Ｊのリード・オペラ
ンドM₆₁のアドレスがアドレス生成部で生成されバス制
御部のアドレス・レジスタ群に格納される際に該アドレ
ス・レジスタの拡張部分には、ロー・レベルにあるトグ
ル・フリップ・フロップ123の出力が格納される。従っ
てメモリ内にリード・オペランドM₆₁を必要とする命令
Ｊのリード・オペランド読込みの為のメモリ・リード・
バス・サイクルは、フレーム021よりも後のフレームの
中で、初めてATがＬ（ロー・レベル）を示している、命
令コード・プリフェッチ以外のメモリ・リード・バス・
サイクルである。表８ではフレーム021より後にフレー
ム033,034とフレーム037,039の２回のメモリ・リード・
バス・サイクルがあるが、ATの欄がフレーム021よりも
後に初めてＬを示すのはフレーム037でのアドレス出力
であるので、メモリ内にリード・オペランドM₆₁を必要
とする命令Ｊのリード・オペランド読込みの為のバス・
サイクルはフレーム037,039に於けるメモリ・リード・
バス・サイクルであり、命令Ｊのリード・オペランドM
₆₁のアドレスはフレーム037からRA₆であり、M₆₁のデー
タはフレーム039のRD₆である事が決定される。以下同様
にして、無条件分岐命令の命令コードの命令解読初めて
現われるメモリ内にリード・オペランドを必要とする命
令Ｊの次に現われるメモリ内にリード・オペランドを必
要とする命令のリード・オペランド読込みの為のメモリ
・リード・バス・サイクルは、フレーム037,039の次にA
TがＬを示すメモリ・リード・バス・サイクルである事
が決定できる。ここまでの説明は、命令がメモリ内にリ
ード・オペランドを持つ場合について行ってきたが、該
命令トレース法の命令とオペランドの対応をつける法
は、オペランドがメモリ内にあってもI/0内にあっても
全く同様に行う事ができる。

以上説明したように、本発明は多段ステージのパイプラ
イン構造を実現している高機能プロセッサ内で、各ステ
ージの命令処理のシーケンスを定める命令解読部内に、
予め定められた種類の命令の命令コードが命令解読され
ると出力が反転するトグル・フリップ・フロップを設
け、該プロセッサ内のアドレス生成部に於いて生成され
たアドレスがバス制御部内のアドレス・レジスタの中の
一本に格納される時同時に該アドレス・レジスタの拡張
部分に前記トグル・フリップ・フロップの状態を格納
し、バス制御部がバス・サイクルを起動する際に選ばれ
るアドレス・レジスタのアドレス部分を該プロセッサの
アドレス・バス端子に、アドレス・レジスタの拡張部分
の情報を該プロセッサの情報出力用端子に出力し、該プ
ロセッサ用の命令トレース装置において情報出力用端子
に現われる信号を該プロセッサのアドレス・バス上に現
われる信号とともに命令トレース装置のトレース・バッ
ファ内に逐次取込み、リード・オペランド先読み及びラ
イト・オペランド後書きを行うプロセッサの命令トレー
スの際、命令ニーモニックと該命令のプロセッサ外部の
オペランド・アクセスとを、アドレス・レジスタの拡張
部分からプロセッサ外にアドレスとともに出力される情
報を基準にして対応づける命令トレース法である。

表７において、アドレス欄のRA₁，ADR₄₁…はプロセッサ
101がアドレス・バス上に出力したアドレス、データ欄
のRD₁，OPCD₄₁…はプロセッサ101のデータ入出力により
データ・バス上に現われたデータである。BUS−STSの欄
はプロセッサ101がバス・ステータス端子120に出力した
バス・ステータス・コード及び信号路121上に出力され
るMMIO信号、RDWR信号を表６に示した略号でF,MR,MWの
みを示している。QSTS欄のH,Lはプロセッサ101がQSTS₄
端子122に出力した信号がハイ・レベル（Ｈ）にあった
かロー・レベル（Ｌ）にあったかを示している。QSTS
_3-0欄はプロセッサ101がキュー・ステータス端子122に
出力したキュー・ステータス信号を表４に示した略号で
F,S,E₁のみを表わしている。ATの欄はプロセッサ101が
アドレス・バス端子102上にアドレスを出力するのと同
時に信号路126に出力する信号がハイ・レベル（Ｈ）で
あったかロー・レベル（Ｌ）であったかを示している。

この結果、多段ステージのパイプライン構造を実現して
いるプロセッサが、このプロセッサの外部にオペランド
を必要とする命令のリード・オペランドの先読み又はラ
イト・オペランドの後書きを行っている場合でも、この
プロセッサが実行した命令に対してその実行順に命令ニ
ーモニックを得、プロセッサの外部にオペランドを必要
とする命令の場合には、その命令のニーモニックとオペ
ランドが実際にアクセスされた際のアドレスとデータを
対応づける事ができる。

なお、表１は8086プロセッサのキュー・ステータスの
表、表２は8086プロセッサのバス・ステータスの表、表
３はＡプロセッサ及びプロセッサ101のアセンブリ言語
で書かれたプログラムの命令ニーモニックと命令コード
の対応表、表４はＡプロセッサ及びプロセッサ101のキ
ュー・ステータスの表、表５はＡプロセッサが、第12図
に示したメモリ内のADR₁₀の近傍から順次命令を実行し
た時の命令トレース装置のトレース・バッファ・メモリ
に蓄えられた情報のダンプリスト、表6Aはプロセッサ及
びプロセッサ101のバス・ステータスの表、表７はプロ
セッサ101が第12図に示したメモリ内のADR₁₀の近傍から
順次命令を実行した時に命令トレース装置のトレース・
バッファ・メモリに蓄えられた情報のダンプリストであ
る。

〔発明の効果〕

本発明によれば、多段ステージのパイプライン機能をも
つプロセッサであって、プロセッサ外部のオペランドに
対しリード・オペランドの先読み及びライト・オペラン
ドの後書きを行なうプロセッサにおいて、該プロセッサ
の完全な命令トレースが可能となるので、プロセッサの
ソフトウェア開発とデバッグ効率が飛躍的に向上すると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のプロセッサの内部ブロック
図である。 101……プロセッサ、102……アドレス・バス、103……
データ・バス、104……内部データ・バス、105……命令
プリフェッチ部、106……命令コード用信号路、107……
命令解読部、108……デコード情報キュー、109……デコ
ード情報用信号路、110……命令実行部、111……アドレ
ス生成部、112……アドレス用信号路、113……バス制御
部、114……アドレス生成部と命令解読部間の情報授受
の為の信号路、115……バス制御部と命令解読部間の情
報授受の為の信号路、116……プロセッサ101の外部から
読込んだデータを格納するレジスタ群、117……命令実
行部で生成され、プロセッサ101の外部へ書出すデータ
を格納するレジスタ群、118……バス制御部と命令実行
部間のデータ授受の為の信号路、119……アドレス生成
部で生成されプロセッサ101の外部へ出力するアドレス
を格納するレジスタ群のアドレスを格納する部分、120
……バス制御部で生成されるバス・ステータス情報をプ
ロセッサ101の外部へ出力する為の信号路、121……プロ
セッサ101がプロセッサ101の内部と外部の間で情報を授
受する為の信号路、122……命令プリフェッチ部の命令
キューの状態を示す情報をプロセッサ101の外部へ出力
する為の信号路、123……トグル・フリップ・フロッ
プ、124……トグル・フリップ・フロップ123の出力信号
をバス制御部113内へ伝達する為の信号路、125……トグ
ル・フリップ・フロップ123の出力信号を格納する、レ
ジスタ群119の拡張部分、126……レジスタ群119の拡張
部分125をプロセッサ101外部へ出力する信号路、 第２図は、第１図アドレス・バス・インターフェース部
内のアドレス・レジスタ群の詳細なブロック図である。 第３図は、プロセッサ101のタイミング図である。 第４図は従来のプロセッサの内部ブロック図である。 401……i8086プロセッサ、402……アドレス／データ・
バス、403……内部バス、404……データ・レジスタ、40
5……アドレス生成部、406……命令キュー、407……キ
ュー・ステータス信号路、408……命令コード用信号
路、409……内部データ・バス、410……命令実行制御
部、411……命令ラッチ、412……デコーダ、413……各
種レジスタ群、414……算術論理演算回路、415……オペ
ランド・レジスタ、416……バス制御回路、417……バス
・ステータス信号用信号路、 第５図は、命令トレース装置のトレース・バッファメモ
リのダンプリスト図である。 第６図は、擬似キューの構成図である。 第７図は、キューの深さを算出する回路のブロック図で
ある。 700……キューの深さを算出する回路、701……キュー・
ステータス信号路、702……デコーダ、703……信号路、
704……カウンタ、705……信号路、706……減算器、707
……信号路、708……リセット信号路、709……オア・ゲ
ート、710……出力信号路、711……バス・ステータス信
号路、712……デコーダ、713……信号路、714……カウ
ンタ、715……信号路、716……キュー深さ出力信号路、 第８図は、第５図のトレース・バッファ・メモリの内容
を編集した結果を示す図である。 第９図はパイプライン機能をもつＡプロセッサの内部ブ
ロック図である。 901……Ａプロセッサ、902……アドレス・バス、903…
…データ・バス、904……内部データ・バス、905……命
令プリフェッチ部、906……命令コード用信号路、907…
…命令解読部、908……デコード情報キュー、909……デ
コード情報用信号路、910……命令実行部、911……アド
レス生成部、912……アドレス用信号路、913……バス制
御部、914……命令解読部とアドレス生成部の間の信号
路、915……バス制御部と命令解読部の間の信号路、916
……Ａプロセッサ外部から読込んだデータを格納するレ
ジスタ群、917……命令実行部で生成されＡプロセッサ
外部へ書出すデータを格納するレジスタ群、918……バ
ス制御部と命令実行部間のデータ授受の為の信号路、91
9……アドレス生成部で生成されＡプロセッサの外部へ
出力するアドレスを格納するレジスタ群、920……バス
制御部で生成されるバス・ステータス信号出力信号路、
921……Ａプロセッサの内部と外部で制御信号を授受す
る信号路、922……命令プリフェッチ部の命令キューの
状態を示す情報をＡプロセッサ外部に出力する信号路、 第10図はレジスタ919の内部詳細ブロック図である。 1001……アドレス用信号路、1002……アドレス・レジス
タ、1003……レジスタ1002のラッチ信号路、1004……信
号路、1005……アドレス・レジスタ、1006……レジスタ
1005のラッチ信号路、1007……信号路、1008……アドレ
ス・レジスタ、1009……アドレス・レジスタ1008用ラッ
チ信号路、1010……信号路、1011……アドレス・レジス
タ、1012……レジスタ1011用ラッチ信号路、1013……信
号路、1014……マルチプレクサ、1015……選択信号路、
1016……アドレス出力信号路、 第11図はテスト・プログラム図である。 第12図はテスト・プログラムのメモリ内ロケーションを
示す図である。 第13図はＡプロセッサのタイミング図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】フェッチされた命令を解読する命令解読部
   と、要求されるバスサイクルで使用されるアドレス情報
   を生成するアドレス生成部と、このアドレス生成部から
   のアドレス情報を用いてバスサイクルを起動するバスサ
   イクル制御部とを有し、これらがパイプライン方式で動
   作するマイクロプロセッサを含む情報処理装置におい
   て、前記命令解読部に所定の命令が解読されるとその状
   態を所定の論理レベルでもって示す指示信号を発生する
   手段を設け、前記バスサイクル制御部に前記アドレス生
   成部で生成され前記所定の命令の実行に必要なアドレス
   情報を一時ストアするアドレスレジスタ、このアドレス
   レジスタに対をなして設けられ前記アドレスレジスタに
   前記アドレス情報がストアされれるタイミングで前記命
   令解読部からの前記指示信号の論理レベルを一時ストア
   する指示信号レジスタ、および前記アドレスレジスタに
   ストアされた前記アドレス情報を用いてバスサイクルを
   起動するときに前記アドレス情報とともに前記指示信号
   レジスタにストアされている前記指示信号の論理レベル
   を外部に出力する手段を設け、前記バスサイクル制御部
   が実行するバスサイクルが前記所定の命令の実行よりも
   前に起動されたバスサイクルか前記所定の命令の実行以
   後に起動されたバスサイクルかその判別を可能にしたこ
   とを特徴とする情報処理装置。