JPH0782448B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0782448B2 JPH0782448B2 JP62314615A JP31461587A JPH0782448B2 JP H0782448 B2 JPH0782448 B2 JP H0782448B2 JP 62314615 A JP62314615 A JP 62314615A JP 31461587 A JP31461587 A JP 31461587A JP H0782448 B2 JPH0782448 B2 JP H0782448B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- microprocessor
- execution
- fetch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は命令の先取りを行うマイクロプロセッサに係
り、特にデバック支援装置の開発を容易にできるマイク
ロプロセッサに関するものである。
り、特にデバック支援装置の開発を容易にできるマイク
ロプロセッサに関するものである。
ソフトウェア開発において、デバック支援ツールは、開
発期間の短縮という点から必要不可欠なものであり、そ
のデバッグ支援ツールの最も重要な機能の一つが、プロ
グラム実行中に任意のアドレスで実行を中断させるブレ
ーク機能である。このブレーク機能を実現する方法とし
ては、ソフトウェアによる方法とハードウエアによる方
法がある。
発期間の短縮という点から必要不可欠なものであり、そ
のデバッグ支援ツールの最も重要な機能の一つが、プロ
グラム実行中に任意のアドレスで実行を中断させるブレ
ーク機能である。このブレーク機能を実現する方法とし
ては、ソフトウェアによる方法とハードウエアによる方
法がある。
ソフトウエアによる方法では、実行を中断したいアドレ
ス、即ち、ブレークポイントに格納されている命令を特
別な命令（例えばジャンプ命令など）に置き換え、プロ
グラムの流れを変えることによって、ブレーク機能を実
現することができる。しかし、この方法ではROM上のプ
ログラム領域にブレークポイントを設定したり、データ
領域やI/O領域にブレークポイントを設定する事ができ
ない。
ス、即ち、ブレークポイントに格納されている命令を特
別な命令（例えばジャンプ命令など）に置き換え、プロ
グラムの流れを変えることによって、ブレーク機能を実
現することができる。しかし、この方法ではROM上のプ
ログラム領域にブレークポイントを設定したり、データ
領域やI/O領域にブレークポイントを設定する事ができ
ない。
これを実現可能とするものに、ハードウェアによる方法
がある。これは、マイクロプロセッサの外部にブレーク
ポイントレジスタを設け、マイクロプロセッサの出力す
るアドレスとこのブレークポイントレジスタの内容を比
較し、一致したときマイクロプロセッサに割り込みをか
けることによりブレークを発生させるものである。しか
し、命令のプリフェッチ等のパイプライン処理を行うマ
イクロプロセッサでは、命令のフェッチと、その命令の
実行が時間的に一致しない。また、条件分岐命令等によ
り、フェッチされた命令が無効になる（実行されない）
ことも起こりうるので、正確にブレークを発生させるこ
とができないという問題が生じる。
がある。これは、マイクロプロセッサの外部にブレーク
ポイントレジスタを設け、マイクロプロセッサの出力す
るアドレスとこのブレークポイントレジスタの内容を比
較し、一致したときマイクロプロセッサに割り込みをか
けることによりブレークを発生させるものである。しか
し、命令のプリフェッチ等のパイプライン処理を行うマ
イクロプロセッサでは、命令のフェッチと、その命令の
実行が時間的に一致しない。また、条件分岐命令等によ
り、フェッチされた命令が無効になる（実行されない）
ことも起こりうるので、正確にブレークを発生させるこ
とができないという問題が生じる。
そこで、状来では次に述べるような方法でこれを解決し
ている。第４図に従来の命令プリフェッチを行うマイク
ロプロセッサを用いた場合のブレーク発生装置のブロッ
ク図を示す。
ている。第４図に従来の命令プリフェッチを行うマイク
ロプロセッサを用いた場合のブレーク発生装置のブロッ
ク図を示す。
第４図において、21は命令プリフェッチを行うマイクロ
プロセッサ、22は前記マイクロプロセッサ21で実行され
るプログラムのアドレスを監視するアドレス監視回路、
23はブレークポイントレジスタ（BPR）、24はユーザプ
ログラムを格納する記憶装置、25は外部アドレスバス、
26は外部データバス、27はアドレスが有効であることを
示すフェッチアドレス・ストローブ信号、28は命令置換
回路である。
プロセッサ、22は前記マイクロプロセッサ21で実行され
るプログラムのアドレスを監視するアドレス監視回路、
23はブレークポイントレジスタ（BPR）、24はユーザプ
ログラムを格納する記憶装置、25は外部アドレスバス、
26は外部データバス、27はアドレスが有効であることを
示すフェッチアドレス・ストローブ信号、28は命令置換
回路である。
上記マイクロプロセッサ21は、実行されたアドレスに対
する命令（フェッチアドレス）を先取りする。そして、
マイクロプロセッサ21は、このフェッチアドレスを外部
アドレス25に出力するとともに、アドレス情報となるフ
ェッチアドレス・ストローブ信号27をアドレス監視回路
22,記憶装置24等の外部機器に出力する。
する命令（フェッチアドレス）を先取りする。そして、
マイクロプロセッサ21は、このフェッチアドレスを外部
アドレス25に出力するとともに、アドレス情報となるフ
ェッチアドレス・ストローブ信号27をアドレス監視回路
22,記憶装置24等の外部機器に出力する。
次に、動作について説明する。まず、あらかじめブレー
クさせたいアドレスの値を外部データバス26を介してア
ドレス監視回路22内にあるブレークポイントレジスタ23
に書き込んでおく。すると、ユーザプログラムの実行中
にアドレス監視回路22は、マイクロプロセッサ21の出力
するアドレスとブレークポイントレジスタ23の値を比較
する。このときに値が一致すれば、命令置換回路28が記
憶装置24からのデータを切り離し、代わりにある特定の
命令コード（例えば、JUMP命令、TRAP命令等）を外部デ
ータバス26に載せる。そして、ブレークポイントレジス
タ23で指定したアドレスに実行が及ぶと、置き換えられ
た命令が実行され、ブレーク処理ルーチンに制御が移さ
れる。この方法では、実行アドレスに対して先取りされ
たフェッチアドレスは、分岐命令などで無効になり、実
際に実行されるアドレスに対してのみブレークがかけら
れる。
クさせたいアドレスの値を外部データバス26を介してア
ドレス監視回路22内にあるブレークポイントレジスタ23
に書き込んでおく。すると、ユーザプログラムの実行中
にアドレス監視回路22は、マイクロプロセッサ21の出力
するアドレスとブレークポイントレジスタ23の値を比較
する。このときに値が一致すれば、命令置換回路28が記
憶装置24からのデータを切り離し、代わりにある特定の
命令コード（例えば、JUMP命令、TRAP命令等）を外部デ
ータバス26に載せる。そして、ブレークポイントレジス
タ23で指定したアドレスに実行が及ぶと、置き換えられ
た命令が実行され、ブレーク処理ルーチンに制御が移さ
れる。この方法では、実行アドレスに対して先取りされ
たフェッチアドレスは、分岐命令などで無効になり、実
際に実行されるアドレスに対してのみブレークがかけら
れる。
上記のように、従来の命令プリフェッチを行うマイクロ
プロセッサ21でブレーク機能を実現するためには、マイ
クロプロセッサ21の外部にアドレス監視回路22や命令置
換回路28などを設ける必要があり、ハードウェア量が非
常に多くなるという問題点があった。
プロセッサ21でブレーク機能を実現するためには、マイ
クロプロセッサ21の外部にアドレス監視回路22や命令置
換回路28などを設ける必要があり、ハードウェア量が非
常に多くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、現在実行中のアドレスを外部からリアルタイ
ムに参照することを可能にし、ブレーク機能を実現する
際にマイクロプロセッサ外部のハードウェアを簡単にす
ることのできるマイクロプロセッサを提供する事を目的
とする。
たもので、現在実行中のアドレスを外部からリアルタイ
ムに参照することを可能にし、ブレーク機能を実現する
際にマイクロプロセッサ外部のハードウェアを簡単にす
ることのできるマイクロプロセッサを提供する事を目的
とする。
この発明に係るマイクロプロセッサは、バスラインにフ
ェッチアドレスと現在実行中の実行アドレスとを時分割
で出力するアドレス出力手段と、このアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力するアドレス情報出力手段とを設け
たものである。
ェッチアドレスと現在実行中の実行アドレスとを時分割
で出力するアドレス出力手段と、このアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力するアドレス情報出力手段とを設け
たものである。
この発明においては、アドレス出力手段がバスラインに
フェッチアドレスと現在実現中の実行アドレスとを時分
割で出力し、アドレス情報出力手段がアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力す。
フェッチアドレスと現在実現中の実行アドレスとを時分
割で出力し、アドレス情報出力手段がアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力す。
第１図はこの発明の一実施例を示すマイクロプロセッサ
のバスインターフェイス部のブロック構成図である。
のバスインターフェイス部のブロック構成図である。
図において、第４図と同一符号は同一または相当部分を
示し、１は読み込むべき命令のフェッチアドレスを保持
するフェッチアドレスレジスタ、２は現在実行中の実行
アドレスを保持する実行アドレスレジスタ、３はバスイ
ンターフェイス制御ユニット、４は前記外部アドレスバ
ス25に接続された内部アドレスバス、５は内部データバ
ス、６は前記外部アドレスバス25に出力するアドレスを
保持するラッチ、７はバッファ、８は前記外部アドレス
バス25上に現在実行中のアドレスが出力されていること
を示す実行アドレス・ストローブ信号である。
示し、１は読み込むべき命令のフェッチアドレスを保持
するフェッチアドレスレジスタ、２は現在実行中の実行
アドレスを保持する実行アドレスレジスタ、３はバスイ
ンターフェイス制御ユニット、４は前記外部アドレスバ
ス25に接続された内部アドレスバス、５は内部データバ
ス、６は前記外部アドレスバス25に出力するアドレスを
保持するラッチ、７はバッファ、８は前記外部アドレス
バス25上に現在実行中のアドレスが出力されていること
を示す実行アドレス・ストローブ信号である。
上記バスインターフェイス制御ユニット３は、この発明
によるアドレス出力手段とアドレス情報出力手段とを兼
ねており、内部アドレスバス４にフェッチアドレスと現
在実行中の実行アドレスとを時分割で出力し、これらの
フェッチアドレスまたは実行アドレスが出力されている
ことを示すそれぞれのフェッチアドレス・ストローブ信
号27あるいは実行アドレス・ストローブ信号８をそれぞ
れ外部機器に出力する。
によるアドレス出力手段とアドレス情報出力手段とを兼
ねており、内部アドレスバス４にフェッチアドレスと現
在実行中の実行アドレスとを時分割で出力し、これらの
フェッチアドレスまたは実行アドレスが出力されている
ことを示すそれぞれのフェッチアドレス・ストローブ信
号27あるいは実行アドレス・ストローブ信号８をそれぞ
れ外部機器に出力する。
第１図に示したバスインターフェイス部を有するマイク
ロプロセッサの動作について説明する。このマイクロプ
ロセッサからの命令フェッチ要求があった場合は、フェ
ッチアドレスレジスタ１から外部アドレスバス25に出力
し、フェッチアドレス・ストローブ信号27をアクティブ
にする。そうでない場合は、実行アドレスレジスタ２か
ら外部アドレスバス25に出力し、実行アドレス・ストロ
ーブ信号８をアクティブにする。
ロプロセッサの動作について説明する。このマイクロプ
ロセッサからの命令フェッチ要求があった場合は、フェ
ッチアドレスレジスタ１から外部アドレスバス25に出力
し、フェッチアドレス・ストローブ信号27をアクティブ
にする。そうでない場合は、実行アドレスレジスタ２か
ら外部アドレスバス25に出力し、実行アドレス・ストロ
ーブ信号８をアクティブにする。
次に第２図のタイミングチャートを参照しながら第１図
に示したバスインターフェイス部の動作を説明する。
に示したバスインターフェイス部の動作を説明する。
第２図において、マイクロプロセッサの命令実行サイク
ルおよびフェッチサイクルの最小時間を２クロックと
し、EA1〜EA6は実行アドレス、FA1〜FA4はフェッチアド
レスを示す。
ルおよびフェッチサイクルの最小時間を２クロックと
し、EA1〜EA6は実行アドレス、FA1〜FA4はフェッチアド
レスを示す。
フェッチアドレスFA1〜FA4のように命令実行サイクルと
フェッチサイクルが重なった場合は、まず最初のクロッ
クでフェッチアドレスFA1〜FA4をアドレスバスに出力
し、次のクロックで実行アドレスEA1,EA3,EA4,EA6を出
力する。
フェッチサイクルが重なった場合は、まず最初のクロッ
クでフェッチアドレスFA1〜FA4をアドレスバスに出力
し、次のクロックで実行アドレスEA1,EA3,EA4,EA6を出
力する。
また、フェッチサイクル以外、すなわち、実行アドレス
サイクル単独のEA2,EA5では、実行アドレスEA2,EA5をそ
のまま外部アドレスバス25に出力する。現在出力されて
いるアドレスがフェッチアドレスか実行アドレスかは、
２種類のアドレス・ストローブ信号（フェッチ27、実行
８）によって示される。
サイクル単独のEA2,EA5では、実行アドレスEA2,EA5をそ
のまま外部アドレスバス25に出力する。現在出力されて
いるアドレスがフェッチアドレスか実行アドレスかは、
２種類のアドレス・ストローブ信号（フェッチ27、実行
８）によって示される。
次に、第１図のような構成バスインターフェイス部を有
するマイクロプロセッサで、ブレーク発生装置を構成し
た場合のブレーク発生の機構について説明する。
するマイクロプロセッサで、ブレーク発生装置を構成し
た場合のブレーク発生の機構について説明する。
第３図は、この発明のマイクロプロセッサで構成したブ
レーク発生装置のブロック図である。
レーク発生装置のブロック図である。
図において、第１図と同一符号は同一のものを示す。11
はこの発明のマイクロプロセッサ、12は割り込み要求信
号である。
はこの発明のマイクロプロセッサ、12は割り込み要求信
号である。
まず、あらかじめブレークさせたいアドレスの値を外部
データバス26を介してアドレス監視回路22内にあるブレ
ークポイントレジスタ23に書き込んでおく。すると、ユ
ーザプログラムの実行中にアドレス監視回路22は、実行
アドレス・ストローブ信号８が有効になった時、マイク
ロプロセッサ11の出力する実行アドレスとブレークポイ
ントレジスタ23の値を比較し、もし一致すれば割り込み
要求信号12をアクティブにする。マイクロプロセッサ11
は、割り込み要求信号12を受けるとブレーク処理ルーチ
ンに制御を移す。
データバス26を介してアドレス監視回路22内にあるブレ
ークポイントレジスタ23に書き込んでおく。すると、ユ
ーザプログラムの実行中にアドレス監視回路22は、実行
アドレス・ストローブ信号８が有効になった時、マイク
ロプロセッサ11の出力する実行アドレスとブレークポイ
ントレジスタ23の値を比較し、もし一致すれば割り込み
要求信号12をアクティブにする。マイクロプロセッサ11
は、割り込み要求信号12を受けるとブレーク処理ルーチ
ンに制御を移す。
このような構成にすると、ブレークポイントに設定した
アドレスに実行が移った瞬間にマイクロプロセッサ11に
割り込みがかかるので、正確に実行ブレークを発生する
ことができる。
アドレスに実行が移った瞬間にマイクロプロセッサ11に
割り込みがかかるので、正確に実行ブレークを発生する
ことができる。
以上のように、この発明は、バスラインにフェッチアド
レスと現在実行中の実行アドレスとを時分割で出力する
アドレス出力手段と、このアドレス出力手段から出力さ
れる各アドレスを示すそれぞれのアドレス情報を外部機
器に出力するアドレス情報出力手段とを設けたので、マ
イクロプロセッサの内部アドレスバスにフェッチアドレ
スと現在実行中の実行アドレスを時分割で出力でき、ブ
レーク発生回路を容易に構成できる効果がある。
レスと現在実行中の実行アドレスとを時分割で出力する
アドレス出力手段と、このアドレス出力手段から出力さ
れる各アドレスを示すそれぞれのアドレス情報を外部機
器に出力するアドレス情報出力手段とを設けたので、マ
イクロプロセッサの内部アドレスバスにフェッチアドレ
スと現在実行中の実行アドレスを時分割で出力でき、ブ
レーク発生回路を容易に構成できる効果がある。
第１図はこの発明の一実施例を示すマイクロプロセッサ
のバスインターフェイス部のブロック構成図、第２図は
第１図に示したバスインターフェイス部の動作を説明す
るタイミングチャート、第３図はこの発明のマイクロプ
ロセッサで構成したブレーク発生装置のブロック図、第
４図は従来の命令プリフェッチを行うマイクロプロセッ
サを用いた場合のブレーク発生装置のブロック図であ
る。 図において、１はフェッチアドレスレジスタ、２は実行
アドレスレジスタ、３はバスインターフェイス制御ユニ
ット、４は内部アドレスバス、８は実行アドレス・スト
ローブ信号、25は外部アドレスバス、27はフェッチアド
レス・ストローブ信号、EA1〜６は実行アドレス、FA1〜
４はフェッチアドレスである。 なお、各図中の同一符号は同一または相当部分を示す。
のバスインターフェイス部のブロック構成図、第２図は
第１図に示したバスインターフェイス部の動作を説明す
るタイミングチャート、第３図はこの発明のマイクロプ
ロセッサで構成したブレーク発生装置のブロック図、第
４図は従来の命令プリフェッチを行うマイクロプロセッ
サを用いた場合のブレーク発生装置のブロック図であ
る。 図において、１はフェッチアドレスレジスタ、２は実行
アドレスレジスタ、３はバスインターフェイス制御ユニ
ット、４は内部アドレスバス、８は実行アドレス・スト
ローブ信号、25は外部アドレスバス、27はフェッチアド
レス・ストローブ信号、EA1〜６は実行アドレス、FA1〜
４はフェッチアドレスである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】フェッチアドレスをバスラインに出力する
とともに、このフェッチアドレスが有効であることを示
すアドレス情報を外部機器に出力するマイクロプロセッ
サにおいて、前記バスラインに前記フェッチアドレスと
現在実行中の実行アドレスとを時分割で出力するアドレ
ス出力手段と、このアドレス出力手段から出力される前
記各アドレスを示すそれぞれのアドレス情報を前記外部
機器に出力するアドレス情報出力手段とを具備すること
を特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314615A JPH0782448B2 (ja) | 1987-12-10 | 1987-12-10 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314615A JPH0782448B2 (ja) | 1987-12-10 | 1987-12-10 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154255A JPH01154255A (ja) | 1989-06-16 |
| JPH0782448B2 true JPH0782448B2 (ja) | 1995-09-06 |
Family
ID=18055432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314615A Expired - Fee Related JPH0782448B2 (ja) | 1987-12-10 | 1987-12-10 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782448B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284938A (ja) * | 1988-05-12 | 1989-11-16 | Fujitsu Ltd | 実行命令アドレス検出方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123941A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | アドレス一致検出方式 |
| JPH0731615B2 (ja) * | 1986-04-18 | 1995-04-10 | 日本電気株式会社 | 情報処理装置 |
-
1987
- 1987-12-10 JP JP62314615A patent/JPH0782448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01154255A (ja) | 1989-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |