JPH03201031A

JPH03201031A - 情報処理装置

Info

Publication number: JPH03201031A
Application number: JP1338594A
Authority: JP
Inventors: Takahiko Uesugi; 貴彦上杉
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-02
Anticipated expiration: 2015-04-24
Also published as: EP0435249A2; EP0435249B1; DE69029250T2; JP3035828B2; DE69029250D1; EP0435249A3; US5475855A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はバイブライン制御で動作する情報処理装置に関
し、特に、複数の命令を並列に実行する情報処理装置に
関・する。

〔従来の技術〕

この種の複数の命令を並列に実行する情報処理装置は、
命令制御回路を備えている。命令制御回路における命令
の実行指示は、情報処理装置の種々の資源の確認（例え
ば、レジスタの干渉条件のチエツクや汎用レジスタへの
書込みバス競合など）を行って、全ての実行条件が整っ
たときになされている。この時、実行指示条件が多岐に
わたり、実行指示チエツクの終了まで多数の論理回路を
通る。従って、実行指示チエツクの終了まで長時間かか
っている。

一方、汎用レジスタへの書込みは、その書込みタイミン
グを判定するのに上記命令実行指示を実行するうえで必
要とされるような複雑な論理回路を必要としないので、
短時間で済む。

一般に、高速で動作可能な情報処理装置では、パイプラ
インで動作可能な独立した機能の異なる複数の演算器を
備えている。そして、同じ種類の演算を実行する場合に
は、その演算を実行するための特定の１つの演算器に対
して連続してオペランドを送り込んでパイプライン処理
を行っている。

一方、異なった演算を実行する場合には、それぞれの演
算を実行するための異なった演算器に対してオペランド
を送り込んで、並列に処理を行っている。

ここで、演算器からの演算結果やメモリアクセス命令を
処理するメモリアクセス処理装置からのメモリアクセス
処理結果は、汎用レジスタへの書込みパス上で競合が起
きなければ、１マシンサイクル毎に１命令の実行起動が
なされる。

しかしながら、実際には、メモリアクセス命令を処理す
るメモリアクセス処理装置からのメモリアクセス処理結
果と複数の演算器からの演算結果データは、しばしば、
汎用レジスタへの書込みパス上で同一タイミングになり
、競合することがある。これは、メモリアクセス処理装
置や演算器への実行指示タイミングや、メモリアクセス
処理装置や演算器からの結果の得られるタイミングが違
うためである。そこで、書込みタイミングが競合する２
つの命令をチエツクする競合チエツク回路を設け、それ
ら２つの命令の後ろの命令の実行起動を、競合が起こら
ないタイミングまで遅らせている。

メモリアクセス命令を処理するメモリアクセス処理装置
は、データ・バッファ（キャッシュメモリ）を備えてい
る。従って、目的のデータがデータ・バッファに存在す
れば、即ち、キャツシュヒツトすれば、所定時間で汎用
レジスタにメモリアクセス処理結果を書込むことが出来
る。しかしながら、目的のデータがデータ・バッファに
存在しなければ、キャッシュミスヒツトとして扱われ、
メモリアクセス処理結果が所定時間では得られなくなる
。そこで、従来の命令制御回路は、競合チエツク回路に
メモリアクセス命令用競合チエツク回路を付加え、キャ
ッシュミスヒツトしたデータを主記憶装置から採取して
きた時点で書込みバスを確保しにいき、そのデータを汎
用レジスタに格納している。

尚、メモリアクセス処理装置は、汎用レジスタへのデー
タの履歴を保証する為、与えられた命令の順にしか汎用
レジスタへのデータ供給ができないようになっている。

第２図は従来の情報処理装置の構成を示すブロック図で
ある。乗算回路１、加減算回路２、及び論理演算回路３
は、それぞれ各段が１マシンサイクルで動作するパイプ
ラインで動作可能な演算器である。乗算回路１、加減算
回路２、及び論理演算回路３の各々は、１マシンサイク
ル毎に穴なつたオペランドの演算をパイプライン形式で
処理することができる。この例では、乗算回路１、加減
算回路２、及び論理演算回路３は、７段、４段、及び２
段の演算処理ステージを備えている。各演算に必要なオ
ペランドは、汎用レジスタである演算レジスタ５から人
力オペランドバス１０１．１０２を介して与えられる。

演算起動信号が起動制御回路１０より送られると、乗算
回路１、加減算回路２、及び論理演算回路３は、それぞ
れ、その時点から７マシンサイクル、４マシンサイクル
、及び２マシンサイクル後に演算結果データを出力する
ことができる。

メモリアクセス処理装置４は、一般によく使用される主
記憶装置１２内のデータを高速に供給する為に、データ
・バッファ（キャッシュメモリと呼ぶ）を備えている。

メモリアクセス処理装置４は、メモリアクセス命令に応
答して主記憶装置１２から演算レジスタ５にデータを格
納する。この場合、目的のデータがキャッシュメモリに
存在すれば、メモリアクセス命令を受けた時点から、所
定時間（例えば、４マシンサイクル）で演算レジスタ５
にデータが格納される。一方、目的のデータがキャッシ
ュメモリに存在しなければ、主記憶装置１２からデータ
を採集してからメモリアクセス処理装置４を経由して演
算レジスタ５にそのデータが格納される。従って、所定
時間では、メモリアクセスデータが演算レジスタ５に格
納されない。

目的のデータがキャッシュメモリに存在しなくて主記憶
装置１２からデータを採集してきたとき、そのデータを
そのまま演算レジスタ５に書込んだのでは書込みバス１
０３上で競合が生じる場合がある。そのタイミング合せ
のためにバッファ・レジスタがメモリアクセス処理装置
４の出力に設けられている。尚、メモリアクセス命令の
メモリアクセス処理結果は最大６マシンサイクル遅らせ
ることがある。従って、バッファ・レジスタとして６段
のバッファ・レジスタ１４−１〜１４−６を設けている
。

切替回路７′は、メモリアクセス処理装置４の出力か６
段のバッファ・レジスタ１４−１〜１４−６の出力のう
ちのいずれか１つを書込み制御回路１１からの第１の選
択制御信号により選択し、第１の選択結果を切替回路６
′に送出する。

切替回路６′は、演算器１〜３からの出力か切替回路７
′からの出力のうちのいずれか１つを書込み制御回路１
１からの第２の選択制御信号により選択し、第２の選択
結果を信号線１０３を介して演算レジスタ５に供給する
。

次に、メモリアクセス命令がメモリアクセス処理回路４
においてキャッシュミスヒツトして、主記憶装置１２か
ら採集したデータを演算レジスタ５に書込む場合の動作
について説明する。

まず、メモリアクセス命令が命令解読回路８に供給され
、ここで必要な情報がデコードされる。

このデコードされた情報の中で、メモリアクセス処理回
路４の処理所要時間（目的のデータがキャッンユメモリ
内に存在すると仮定した場合の時間）の情報が命令解読
回路８から競合チエツク回路９に供給される。メモリア
クセス命令の実行起動をしても競合が起きないときは、
チエツク完了の信号が競合チエツク回路９から起動制御
回路１０に供給されると同時に起動信号が起動制御回路
１０からメモリアクセス処理装置ゞ４に送出される。

このとき、メモリアクセス命令のメモリアクセス処理結
果である目的のデータがメモリアクセス処理装置４内の
キャッシュメモリに存在しなければ、メモリアクセス処
理装置４は主記憶装置１２へ採集にいく。そして、採集
してきた時点で、メモリアクセス処理装置４はメモリア
クセス命令用競合チエツク回路１３へ採集完了情報を送
出する。

メモリアクセス命令用競合チエツク回路１３は、この採
集完了情報に応答して、競合チエツク回路９内の情報を
基に採集したデータを演算レジスタ５に書込めるタイミ
ングを探し求める。この書込めるタイミングで、書込み
制御回路１１は書込みパス１０３を確保しにいく。

ここで、書込めるタイミングが２マシンサイクル後であ
ると仮定しよう。この場合、メモリアクセス処理装置４
の出力をバッファ・レジスタ１４−１．１４−２で２マ
シンサイクルの間持ち廻った後、書込み制御回路１１か
らの第１及び第２の選択制御信号により、切替回路７′
がバッファ・レジスタ１４−２の出力を、切替回路６′
が切替回路７′の出力を選択するように制御して、演算
レジスタ５にメモリアクセス命令のメモリアクセス処理
結果を格納する。

第３図、第５図は第２図に示された従来の情報処理装置
の動作を説明するための命令列の例を示す。第３図はメ
モリアクセス命令について目的のデータがキャッシュメ
モリ上に存在する場合、第５図はキャッシュメモリ上に
存在しない場合である。

第３図において、命令のは演算レジスタＲ１の内容と演
算レジスタＲ２の内容とを乗算し、乗算結果を演算レジ
スタＲ３に格納することを指示する乗算命令である。命
令■は演算レジスタＲ４の内容と演算レジスタＲ５の内
容とを乗算し、乗算結果を演算レジスタＲ６に格納する
ことを指示する乗算命令である。命令■は演算レジスタ
Ｒ７の内容と演算レジスタＲ８の内容との論理積演算を
実行し、論理積結果を演算レジスタＲ９に格納すること
を指示する論理積命令である。命令■は、主記憶装置の
１００番のアドレスにあるデータＭ（１００）を読み出
し、その読み出されたデータＭ（１００）を演算レジス
タＲ９に格納することを指示するメモリアクセス命令で
ある。命令■は演算レジスタＲ１１の内容と演算レジス
タＲ１２の内容との論理積演算を実行し、論理積結果を
演算レジスタＲ１３に格納することを指示する論理積命
令である。

第４−Ａ図は、第２図に示された従来の情報処理装置が
第３図に示された命令列を実行した場合のタイムチャー
トを示す。命令の実行起動がマシンサイクル毎に１命令
で、与えられた命令列順にのみ行なえるとする。

この場合、命令■〜■については、起動制御回路１０は
、１マシンサイクルずれて乗算回路１゜乗算回路１．論
理演算回路３に演算実行を指示する。その結果、命令■
〜■に対して、７マシンサイクル目、７マシンサイクル
目、２マシンサイクル目に演算結果が求まる。これら演
算結果が求まる次マシンサイクルで、書込み制御回路１
１は、命令■、命令■、及び命令■の演算結果の順に、
演算レジスタ５への書込みを切替回路６′を制御して書
込みパス１０３を介して行わせる。

ところがメモリアクセス命令である命令■については、
第４−Ａ図の点線に示されるように、タイミング４から
実行起動させると、そのメモリアクセス処理結果が４マ
シンサイクル後のタイミング７で求まり、タイミング８
で書込みが行われる。

このタイミング８は、命令■の演算結果が書込まれるタ
イミングと一致する。命令■をタイミング５から実行起
動させた場合にも、そのメモリアクセス処理結果の書込
みタイミングが命令■の演算結果が書込まれるタイミン
グ９と一致する。従って、命令■に対する実行開始を２
マシンサイクル遅らせ、第４−Ａ図の実線に示されるよ
うに、タイミング６から命令■の演算実行を行わせるこ
とによって、書込みパス１０３の競合を避けるようにし
ている。

命令■に対しても同様で、タイミング７より２マシンサ
イクル遅らせたタイミグって実行起動させる。

このように、演算命令とメモリアクセス命令との間で書
込みパス１０３において競合が生じる場合、競合が生じ
る後続命令の実行起動を遅らせている。

第５図において、命令■は主記憶装置の１００番のアド
レスにあるデータＭ（１００）を読み出し、その読み出
されたデータＭ（１００）を演算レジスタＲ１に格納す
ることを指示するメモリアクセス命令である。命令■は
演算レジスタＲ２の内容と演算レジスタＲ３の内容との
論理積演算を実行し、論理積結果を演算レジスタＲ４に
格納することを指示する論理積命令である。命令■は演
算レジスタＲ５の内容と演算レジスタＲ６の内容との論
理積演算を実行し、論理積結果を演算レジスタＲ７に格
納することを指示する論理積命令である。命令■は演算
レジスタＲ８の内容と演算レジスタＲ９の内容とを乗算
し、乗算結果を演算レジスタＲＩＯに格納することを指
示する乗算命令である。命令■は演算レジスタＲ１１の
内容と演算レジスタＲ１２の内容とを乗算し、乗算結果
を演算レジスタＲ１３に格納することを指示する乗算命
令である。

第６−Ａ図は、第２図に示された従来の情報処理装置が
第５図に示された命令列を実行した場合のタイムチャー
トを示す。この例においても命令の実行起動がマシンサ
イクル毎に１命令で、与えられた命令列順にのみ行なえ
るとする。

メモリアクセス命令のについては、上述したように、目
的のデータがキャッシュメモリ上に存在しない（キャッ
シュミスヒツトした）ので、第６−Ａ図の点線で示され
たタイミングうで書込みができない。従って、メモリア
クセス処理装置４は、主記憶装置１２からデータを採集
する。その採集できたタイミングがタイミング１１であ
るとする。

メモリアクセス命令用競合チエツク回路１３は、タイミ
ング１１の次のタイミング１２で書込みパス１０３を確
保できるか否かのチエラックを行う。

この例では、メモリアクセス命令■より後続命令である
乗算命令■及び■の書込みがそれぞれタイミング１２及
び１３で行われる。この為、メモリアクセス命令■のメ
モリアクセス処理結果をそのまま書込むとタイミング１
２で書込みバス１０３の競合が生じる。そこで、競合が
生じないように、書込めるタイミングを確保し、書込め
るタイミングまでメモリアクセス処理結果をバッファ・
レジスタで持ち廻る。この場合、タイミング１４で書込
みタイミングを確保し、２マシンサイクルの間、データ
を持ち廻るので、バッファ　レジスタ１４−１．１４−
２を使用する。

尚、命令■については、結果的には命令■がキャッシュ
ミスヒツトしているので、タイミング５で書込みの競合
が起こらず、タイミング３で起動させることができる。

しかし、タイミング３ではメモリアクセス命令のがキャ
ッシュミスヒツトするかどうかがわからないので、書込
みが競合しないように、１マシンサイクル遅らせ、タイ
ミング４で実行起動するようにしている。

〔発明が解決しようとする課題〕

上述したように、従来の情報処理装置では、キャッシュ
ミスヒツトしたメモリアクセス命令のメモリアクセス処
理結果が所定時間では得られないので、競合チエツク回
路にメモリアクセス命令用競合チエツク回路を付は加え
、主記憶装置から採取したキャッシュミスヒツトしたデ
ータを持ち廻るためのバッファ・レジスタを設けている
。そのため、回路規模が大きくなり、制御も複雑になる
という欠点がある。

本発明の課題は、回路規模が小さく、制御も簡単な情報
処理装置を提供することにある。

〔課題を解決するための手段〕

本発明による情報処理装置は、パイプライン化した機能
の異なる複数の演算器と、主記憶装置をアクセスするメ
モリアクセス処理装置と、前記複数の演算器からの演算
結果と前記メモリアクセス処理装置からのメモリアクセ
ス処理結果とが書込まれる複数の汎用レジスタとを有す
る情報処理装置に於いて、前記複数の汎用レジスタへの
書込みサイクルを半マシンサイクルで行い、各１マイン
サイクル中の前半の半マシンサイクル又は後半の半マシ
ンサイクルのどちらか一方を前記演算結果データの書込
みサイクルとし、他方を前記メモリアクセス処理結果の
書込みサイクルとする書込み制御手段を有することを特
徴とする。

〔作　用〕

本発明は、命令の実行にかかる時間に比べて汎用レジス
タの書込み時間が短いという点に着目した。汎用レジス
タへの書込みサイクルを半マシンサイクルで行う。メモ
リアクセス命令を実行してからキャッシュミスヒツト等
による結果が得られるまでの時間が不定のメモリアクセ
ス命令のメモリアクセス処理結果と、演算命令の実行を
開始した時点から所定時間で結果が得られる演算命令の
演算結果との汎用レジスタへの書込みを半マシンサイク
ル毎に交互に行う。これにより、メモリアクセス命令用
競合チエツク回路と、主記憶装置から採取したキャッシ
ュミスヒツトしたデータを持ち廻るためのバッファ・レ
ジスタトが不要になる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図である。

第２図と同様の機能を有するものには同一参照符号を付
し、それらの説明については省略する。

切替回路６は、演算器１〜３からの出力のうちのいずれ
か１つを書込み制御回路１１からの選択制御信号により
選択し、その選択結果を切替回路７に供給する。

切替回路７は、１マシンサイクルの前半の半マシンサイ
クルでは切替回路６の選択結果を選択し、後半の半マシ
ンサイクルではメモリアクセス処理装置４の出力を選択
し、その選択結果を信号線１０３を介して演算レジスタ
５に格納する。

各命令は、機能分担された命令処理回路を流れていく。

命令には、演算命令とメモリアクセス命令とがある。

命令が演算命令であるとしよう。この場合、演算命令が
命令解読回路８に供給される。命令解読回路８は、その
演算命令をデコードして、演算バイブライン所要時間の
情報を競合チエツク回路９に送出する。競合チエツク回
路９は、この演算命令を実行起動しても競合が起きない
とき、チエツク完了信号を起動制御回路１０へ送出する
。このチエツク完了信号に応答して、起動制御回路１０
は、起動信号を演算命令に対応する演算器へ供給する。

この時、起動制御回路１０は起動信号を競合チエツク回
路９へも送る。また、起動信号は、書込み制御回路１１
へも供給される。この起動信号に応答して、書込み制御
回路１１は、演算命令の演算結果が得られるタイミング
で切替回路６に対してその演算結果が得られる演算器を
選択させる。

命令がメモリアクセス命令であるとしよう。メモリアク
セス命令は命令解読回路８に供給される。

上述したように、メモリアクセス命令のメモリアクセス
処理結果と演算命令の演算結果とは演算レジスタ５への
書込みタイミングが違う。従って、演算レジスタ５への
書込みバス１０３上での競合が起こらない。その為、競
合チエツクを必要としない。これ故に、命令解読回路８
は起動指示の情報を起動制御回路１０へ送出する。この
起動指示の情報に応答して、起動制御回路１０は起動信
号をメモリアクセス処理装置４へ送る。

演算レジスタ５へのデータの履歴を保証する為、キャッ
シュメモリのヒツト・ミスヒツトに関係なく、与えられ
た命令順に書込みパス１０３を介して演算レジスタ５ヘ
データが戻ってくる。

第４−Ｂ図は、第１図に示された本実施例の情報処理装
置が第３図に示された命令列を実行した場合のタイムチ
ャートを示す。命令の実行起動がマシンサイクル毎に１
命令で、与えられた命令列順にのみ行なえるとする。

この場合、命令■〜■については、起動制御回路１０は
、１マシンサイクルずれて乗算回路１゜乗算回路１．論
理演算回路３に演算実行を指示する。その結果、命令■
〜■に対して、７マシンサイクル目、７マシンサイクル
目、２マシンサイクル目に演算結果が求まる。これら演
算結果が求まる次マシンサイクルで、書込み制御回路１
１は、命令■、命令■、及び命令■の演算結果の順に、
演算レジスタ５への書込みを切替回路６を制御して切替
回路７及び書込みバス１０３を介して行わせる。

この場合、演算レジスタ５へ格納される演算結果の命令
順が変わっても何等問題ない。

メモリアクセス命令である命令■については、演算命令
■の演算結果の書込みタイミングが半マシンサイクルで
分れているので、タイミング４から実行起動させても、
演算レジスタ５への書込みパス１０Ｂで競合が生じない
。従って、後続命令は、実行起動が遅れることなく、マ
シンサイクル毎に１命令づつ実行起動がなされる。

第６−Ｂ図は、第１図に示された本実施例の情報処理装
置が第５図に示された命令列を実行した場合のタイムチ
ャートを示す。この例においても命令の実行起動がマシ
ンサイクル毎に１命令で、与えられた命令列順にのみ行
なえるとする。

メモリアクセス命令■については、上述したように、目
的のデータがキャッシュメモリ上に存在しない（キャッ
シュミスヒツトした）ので、メモリアクセス処理装置４
は、主記憶装置１２からデータを採集する。

後続の演算命令■については、メモリアクセス命令■と
書込みタイミングが半マシンサイクルで分れているので
、演算レジスタ５への書込みバス１０Ｂで競合が生じな
い。従って、従来のようにバッファ・レジスタでデータ
を持ち廻ることなく、タイミング１１で書込みが行なえ
る。

又、演算命令■についても、メモリアクセス命令■と書
込みタイミングが半マシンサイクルで分れているので、
演算レジスタ５への書込みパス１０３で競合が生じない
。従って、演算命令■をタイミング３で起動させること
ができる。

〔発明の効果〕

以上説明したように、本発明は、複数の汎用レジスタと
パイプライン化した機能の異なる複数の演算器とメモリ
アクセス処理装置を有する情報処理装置に於いて、複数
の演算器の各々において、演算を実行するのに必要なパ
イプライン段数が異なる場合、各演算器からの演算結果
を書込み制御回路からの信号で選択できる第１の切替回
路と、この第１の切替回路の選択結果かメモリアクセス
処理装置のメモリアクセス処理結果を半マシンサイクル
で交互に選択する第２の切替回路とを備えることにより
、演算器からの演算結果とメモリアクセス処理装置から
のメモリアクセス処理結果の汎用レジスタへの書込みバ
ス上での競合がなくなる。これにより、従来の情報処理
装置において必要であった、メモリアクセス命令用競合
チエツク回路と主記憶装置から採取したキャッシュミス
ヒツトしたデータを持ち廻るためのバッファ・レジスタ
が不要になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図、第２図は従来の情報処理装置の構成を
示すブロック図、第３図はメモリアクセス命令がキャツ
シュヒツトしたと仮定した命令列を示す図、第４−Ａ図
は第３図の命令列を第２図の従来の情報処理装置で実行
した場合のタイムチャート、第４−Ｂ図は第３図の命令
列を第１図の本発明の情報処理装置で実行した場合のタ
イムチャート、第５図はメモリアクセス命令がキャッシ
ュミスヒツトしたと仮定した命令列を示す図、第６−Ａ
図は第５図の命令列を第２図の従来の情報処理装置で実
行した場合のタイムチャート、第６−Ｂ図は第５図の命
令列を第１図の本発明の情報処理装置で実行した場合の
タイムチャートである。１・・・乗算回路、２・・・加減算回路、３・・・論理
演算回路、４・・・メモリアクセス処理回路、５・・・
演算レジスタ、６，７・・・切替回路、８・・・命令解
読回路、９・・・競合チエツク回路、１０・・・起動制
御回路、１１・・・書込み制御回路、１２・・・主記憶
装置、１０２゜１０２・・・オペランド供給パス、１０
３・・・結果格納バス（書込みパス）。第３図第４−Ａ図第４−Ｂ図 ■Ｒ４−Ｒ２＆Ｒ３ ■Ｒ７−Ｒ５，＆Ｒ６ ■Ｒ１０−Ｒ８ＸＲ９ ■Ｒ１３−Ｒｌ１ｘＲ１２第６−Ａ図第６−Ｂ図

Claims

【特許請求の範囲】１、パイプライン化した機能の異なる複数の演算器と、
主記憶装置をアクセスするメモリアクセス処理装置と、
前記複数の演算器からの演算結果と前記メモリアクセス
処理装置からのメモリアクセス処理結果とが書込まれる
複数の汎用レジスタとを有する情報処理装置に於いて、
前記複数の汎用レジスタへの書込みサイクルを半マイン
サイクルで行い、各１マインサイクル中の前半の半マイ
ンサイクル又は後半の半マインサイクルのどちらか一方
を前記演算結果の書込みサイクルとし、他方を前記メモ
リアクセス処理結果の書込みサイクルとする書込み制御
手段を有することを特徴とする情報処理装置。２、前記複数の演算器からの演算結果の１つを前記書込
み制御手段からの選択制御信号で選択し、第１の選択結
果を出力する第１の切替回路と、該第１の選択結果か前
記メモリアクセス処理結果を半マインサイクルで交互に
選択し、第２の選択結果を前記汎用レジスタへ供給する
第２の切替回路とを有する請求項１記載の情報処理装置
。