JP3035828B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン制御で動作する情報処理装置に
関し、特に、複数の命令を並列に実行する情報処理装置
に関する。

〔従来の技術〕

この種の複数の命令を並列に実行する情報処理装置
は、命令制御回路を備えている。命令制御回路における
命令の実行指示は、情報処理装置の種々の資源の確認
（例えば、レジスタの干渉条件のチェックや汎用レジス
タへの書込みパス競合など）を行って、全ての実行条件
が整ったときになされている。この時、実行指示条件が
多岐にわたり、実行指示チェックの終了まで多数の論理
回路を通る。従って、実行指示チェックの終了まで長時
間かかっている。

一方、汎用レジスタへの書込みは、その書込みタイミ
ングを判定するのに上記命令実行指示を実行するうえで
必要とされるような複雑な論理回路を必要としないの
で、短時間で済む。

一般に、高速で動作可能な情報処理装置では、パイプ
ラインで動作可能な独立した機能の異なる複数の演算器
を備えている。そして、同じ種類の演算を実行する場合
には、その演算を実行するための特定の１つの演算器に
対して連続してオペランドを送り込んでパイプライン処
理を行っている。一方、異なった演算を実行する場合に
は、それぞれの演算を実行するための異なった演算器に
対してオペランドを送り込んで、並列に処理に行ってい
る。

ここで、演算器からの演算結果やメモリアクセス命令
を処理するメモリアクセス処理装置からのメモリアクセ
ス処理結果は、汎用レジスタへの書込みパス上で競合が
起きなければ、１マシンサイクル毎に１命令の実行起動
がなされる。

しかしながら、実際には、メモリアクセス命令を処理
するメモリアクセス処理装置からのメモリアクセス処理
結果と複数の演算器からの演算結果データは、しばし
ば、汎用レジスタへの書込みパス上で同一タイミングに
なり、競合することがある。これは、メモリアクセス処
理装置や演算器への実行指示タイミングや、メモリアク
セス処理装置や演算器からの結果の得られるタイミング
が違うためである。そこで、書込みタイミングが競合す
る２つの命令をチェックする競合チェック回路を設け、
それら２つの命令の後ろの命令の実行起動を、競合が起
こらないタイミングまで遅らせている。

メモリアクセス命令を処理するメモリアクセス処理装
置は、データ・バッファ（キャッシュメモリ）を備えて
いる。従って、目的のデータがデータ・バッファに存在
すれば、即ち、キャッシュヒットすれば、所定時間で汎
用レジスタにメモリアクセス処理結果を書込むことが出
来る。しかしながら、目的のデータがデータ・バッファ
に存在しなければ、キャッシュミスヒットとして扱わ
れ、メモリアクセス処理結果が所定時間では得られなく
なる。そこで、従来の命令制御回路は、競合チェック回
路にメモリアクセス命令用競合チェック回路を付加え、
キャッシュミスヒットしたデータを主記憶装置から採取
してきた時点で書込みパスを確保しにいき、そのデータ
を汎用レジスタに格納している。

尚、メモリアクセス処理装置は、汎用レジスタへのデ
ータの履歴を保証する為、与えられた命令の順にしか汎
用レジスタへのデータ供給ができないようになってい
る。

第２図は従来の情報処理装置の構成を示すブロック図
である。乗算回路１、加減算回路２、及び論理演算回路
３は、それぞれ各段が１マシンサイクルで動作するパイ
プラインで動作可能な演算器である。乗算回路１、加減
算回路２、及び論理演算回路３の各々は、１マシンサイ
クル毎に異なったオペランドの演算をパイプライン形式
で処理することができる。この例では、乗算回路１、加
減算回路２、及び論理演算回路３は、７段、４段、及び
２段の演算処理ステージを備えている。各演算に必要な
オペランドは、汎用レジスタである演算レジスタ５から
入力オペランドパス101、102を介して与えられる。演算
起動信号が起動制御回路10より送られると、乗算回路
１、加減算回路２、及び論理演算回路３は、それぞれ、
その時点から７マシンサイクル、４マシンサイクル、及
び２マシンサイクル後に演算結果データを出力すること
ができる。

メモリアクセス処理装置４は、一般によく使用される
主記憶装置12内のデータを高速に供給する為に、データ
・バッファ（キャッシュメモリと呼ぶ）を備えている。
メモリアクセス処理装置４は、メモリアクセス命令に応
答して主記憶装置12から演算レジスタ５にデータを格納
する。この場合、目的のデータがキャッシュメモリに存
在すれば、メモリアクセス命令を受けた時点から、所定
時間（例えば、４マシンサイクル）で演算レジスタ５に
データが格納される。一方、目的のデータがキャッシュ
メモリに存在しなければ、主記憶装置12からデータを採
集してからメモリアクセス処理装置４を経由して演算レ
ジスタ５にそのデータが格納される。従って、所定時間
では、メモリアクセスデータが演算レジスタ５に格納さ
れない。

目的のデータがキャッシュメモリに存在しなくて主記
憶装置12からデータを採集してきたとき、そのデータを
そのまま演算レジスタ５に書込んだのでは書込みパス10
3上で競合が生じる場合がある。そのタイミング合せの
ためにバッファ・レジスタがメモリアクセス処理装置４
の出力に設けられている。尚、メモリアクセス命令のメ
モリアクセス処理結果は最大６マシンサイクル遅らせる
ことがある。従って、バッファ・レジスタとして６段の
バッファ・レジスタ14−１〜14−６を設けている。

切替回路７′は、メモリアクセス処理装置４の出力か
６段のバッファ・レジスタ14−１〜14−６の出力のうち
のいずれか１つを書込み制御回路11からの第１の選択制
御信号により選択し、第１の選択結果を切替回路６′に
送出する。

切替回路６′は、演算器１〜３からの出力か切替回路
７′からの出力のうちのいずれか１つを書込み制御回路
11からの第２の選択制御信号により選択し、第２の選択
結果を信号線103を介して演算レジスタ５に供給する。

次に、メモリアクセス命令がメモリアクセス処理回路
４においてキャッシュミスヒットして、主記憶装置12か
ら採集したデータを演算レジスタ５に書込む場合の動作
について説明する。

まず、メモリアクセス命令が命令解読回路８に供給さ
れ、ここで必要な情報がデコードされる。このデコード
された情報の中で、メモリアクセス処理回路４の処理所
要時間（目的のデータがキャッシュメモリ内に存在する
と仮定した場合の時間）の情報が命令解読回路８から競
合チェック回路９に供給される。メモリアクセス命令の
実行起動をしても競合が起きないときは、チェック完了
の信号が競合チェック回路９から起動制御回路10に供給
されると同時に起動信号が起動制御回路10からメモリア
クセス処理装置４に送出される。

このとき、メモリアクセス命令のメモリアクセス処理
結果である目的のデータがメモリアクセス処理装置４内
のキャッシュメモリに存在しなければ、メモリアクセス
処理装置４は主記憶装置12へ採集にいく。そして、採集
してきた時点で、メモリアクセス処理装置４はメモリア
クセス命令用競合チェック回路13へ採集完了情報を送出
する。メモリアクセス命令用競合チェック回路13は、こ
の採集完了情報に応答して、競合チェック回路９内の情
報を基に採集したデータを演算レジスタ５に書込めるタ
イミングを探し求める。この書込めるタイミングで、書
込み制御回路11は書込みパス103を確保しにいく。

ここで、書込めるタイミングが２マシンサイクル後で
あると仮定しよう。この場合、メモリアクセス処理装置
４の出力をバッファ・レジスタ14−１、14−２で２マシ
ンサイクルの間持ち廻った後、書込み制御回路11からの
第１及び第２の選択制御信号により、切替回路７′がバ
ッファ・レジスタ14−２の出力を、切替回路６′が切替
回路７′の出力を選択するように制御して、演算レジス
タ５にメモリアクセス命令のメモリアクセス処理結果を
格納する。

第３図、第５図は第２図に示された従来の情報処理装
置の動作を説明するための命令列の例を示す。第３図は
メモリアクセス命令について目的のデータがキャッシュ
メモリ上に存在する場合、第５図はキャッシュメモリ上
に存在しない場合である。

第３図において、命令は演算レジスタR1の内容と演
算レジスタR2の内容とを乗算し、乗算結果を演算レジス
タR3に格納することを指示する乗算命令である。命令
は演算レジスタR4の内容と演算レジスタR5の内容とを乗
算し、乗算結果を演算レジスタR6に格納することを指示
する乗算命令である。命令は演算レジスタR7の内容と
演算レジスタR8の内容との論理積演算を実行し、論理積
結果を演算レジスタR9に格納することを指示する論理積
命令である。命令は、主記憶装置の100番のアドレス
にあるデータＭ（100）を読み出し、その読み出された
データＭ（100）を演算レジスタR9に格納することを指
示するメモリアクセス命令である。命令は演算レジス
タR11の内容と演算レジスタR12の内容との論理積演算を
実行し、論理積結果を演算レジスタR13に格納すること
を指示する論理積命令である。

第４−Ａ図は、第２図に示された従来の情報処理装置
が第３図に示された命令列を実行した場合のタイムチャ
ートを示す。命令の実行起動がマシンサイクル毎に１命
令で、与えられた命令列順にのみ行なえるとする。

この場合、命令〜については、起動制御回路10
は、１マシンサイクルずれで乗算回路1,乗算回路1,論理
演算回路３に演算実行を指示する。その結果、命令〜
に対して、７マシンサイクル目、７マシンサイクル
目、２マシンサイクル目に演算結果が求まる。これら演
算結果が求まる次マシンサイクルで、書込み制御回路11
は、命令、命令、及び命令の演算結果の順に、演
算レジスタ５への書込みを切替回路６′を制御して書込
みパス103を介して行わせる。

ところがメモリアクセス命令である命令について
は、第４−Ａ図の点線に示されるように、タイミング４
から実行起動させると、そのメモリアクセス処理結果が
４マシンサイクル後のタイミング７で求まり、タイミン
グ８で書込みが行われる。このタイミング８は、命令
の演算結果が書込まれるタイミングと一致する。命令
をタイミング５から実行起動させた場合にも、そのメモ
リアクセス処理結果の書込みタイミングが命令の演算
結果が書込まれるタイミング９と一致する。従って、命
令に対する実行開始を２マシンサイクル遅らせ、第４
−Ａ図の実線に示されるように、タイミング６から命令
の演算実行を行わせることによって、書込みパス103
の競合を避けるようにしている。

命令に対しても同様で、タイミング７より２マシン
サイクル遅らせたタイミング９で実行起動させる。

このように、演算命令とメモリアクセス命令との間で
書込みパス103において競合が生じる場合、競合が生じ
る後続命令の実行起動を遅らせている。

第５図において、命令は主記憶装置の100番のアド
レスにあるデータＭ（100）を読み出し、その読み出さ
れたデータＭ（100）を演算レジスタR1に格納すること
を指示するメモリアクセス命令である。命令は演算レ
ジスタR2の内容と演算レジスタR3の内容との論理積演算
を実行し、論理積結果を演算レジスタR4に格納すること
を指示する論理積命令である。命令は演算レジスタR5
の内容と演算レジスタR6の内容との論理積演算を実行
し、論理積結果を演算レジスタR7に格納することを指示
する論理積命令である。命令は演算レジスタR8の内容
と演算レジスタR9の内容とを乗算し、乗算結果を演算レ
ジスタR10に格納することを指示する乗算命令である。
命令は演算レジスタR11の内容と演算レジスタR12の内
容とを乗算し、乗算結果を演算レジスタR13に格納する
ことを指示する乗算命令である。

第６−Ａ図は、第２図に示された従来の情報処理装置
が第５図に示された命令列を実行した場合のタイムチャ
ートを示す。この例においても命令の実行起動がマシン
サイクル毎に１命令で、与えられた命令列順にのみ行な
えるとする。

メモリアクセス命令については、上述したように、
目的のデータがキャッシュメモリ上に存在しない（キャ
ッシュミスヒットした）ので、第６−Ａ図の点線で示さ
れたタイミング５で書込みができない。従って、メモリ
アクセス処理装置４は、主記憶装置12からデータを採集
する。その採集できたタイミングがタイミング11である
とする。メモリアクセス命令用競合チェック回路13は、
タイミング11の次のタイミング12で書込みパス103を確
保できるか否かのチェッックを行う。この例では、メモ
リアクセス命令より後続命令である乗算命令及び
の書込みがそれぞれタイミング12及び13で行われる。こ
の為、メモリアクセス命令のメモリアクセス処理結果
をそのまま書込むとタイミング12で書込みパス103の競
合が生じる。そこで、競合が生じないように、書込める
タイミングを確保し、書込めるタイミングまでメモリア
クセス処理結果をバッファ・レジスタで持ち廻る。この
場合、タイミング14で書込みタイミングを確保し、２マ
シンサイクルの間、データを持ち廻るので、バッファ・
レジスタ14−１、14−２を使用する。

尚、命令については、結果的には命令がキャッシ
ュミスヒットしているので、タイミング５で書込みの競
合が起こらず、タイミング３で起動させることができ
る。しかし、タイミング３ではメモリアクセス命令が
キャッシュミスヒットするかどうかがわからないので、
書込みが競合しないように、１マシンサイクル遅らせ、
タイミング４で実行起動するようにしている。

〔発明が解決しようとする課題〕

上述したように、従来の情報処理装置では、キャッシ
ュミスヒットしたメモリアクセス命令のメモリアクセス
処理結果が所定時間では得られないので、競合チェック
回路にメモリアクセス命令用競合チェック回路を付け加
え、主記憶装置から採取したキャッシュミスヒットした
データを持ち廻るためのバッファ・レジスタを設けてい
る。そのため、回路規模が大きくなり、制御も複雑にな
るという欠点がある。

本発明の課題は、回路規模が小さく、制御も簡単な情
報処理装置を提供することにある。

〔課題を解決するための手段〕

本発明の情報処理装置は、パイプライン化した機能の
異なる複数の演算器と、主記憶装置をアクセスするメモ
リアクセス処理装置と、前記複数の演算器から所定時間
で得られる演算結果と前記メモリアクセス処理装置から
不定時間で得られるメモリアクセス処理結果とが書き込
まれる複数の汎用レジスタと、前記複数の汎用レジスタ
への書込みサイクルを半マシンサイクルで行い、各１マ
シンサイクル中の前半の半マシンサイクル又は後半の半
マシンサイクルのどちらか一方を前記演算結果の書込み
サイクルとし、他方を前記メモリアクセス処理結果の書
込みサイクルとする書込み制御手段とを含んでいる。

〔作 用〕

本発明は、命令の実行にかかる時間に比べて汎用レジ
スタの書込み時間が短いという点に着目した。汎用レジ
スタへの書込みサイクルを半マシンサイクルで行う。メ
モリアクセス命令を実行してからキャッシュミスヒット
等による結果が得られるまでの時間が不定のメモリアク
セス命令のメモリアクセス処理結果と、演算命令の実行
を開始した時点から所定時間で結果が得られる演算命令
の演算結果との汎用レジスタへの書込みを半マシンサイ
クル毎に交互に行う。これにより、メモリアクセス命令
用競合チェック回路と、主記憶装置から採取したキャッ
シュミスヒットしたデータを持ち廻るためのバッファ・
レジスタが不要になる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例による情報処理装置の構成
を示すブロック図である。

第２図と同様の機能を有するものには同一参照符号を
付し、それらの説明については省略する。

切替回路６は、演算器１〜３からの出力のうちのいず
れか１つを書込み制御回路11からの選択制御信号により
選択し、その選択結果を切替回路７に供給する。

切替回路７は、１マシンサイクルの前半の半マシンサ
イクルでは切替回路６の選択結果を選択し、後半の半マ
シンサイクルではメモリアクセス処理装置４の出力を選
択し、その選択結果を信号線103を介して演算レジスタ
５に格納する。

各命令は、機能分担された命令処理回路を流れてい
く。命令には、演算命令とメモリアクセス命令とがあ
る。

命令が演算命令であるとしよう。この場合、演算命令
が命令解読回路８に供給される。命令解読回路８は、そ
の演算命令をデコードして、演算パイプライン所要時間
の情報を競合チェック回路９に送出する。競合チェック
回路９は、この演算命令を実行起動しても競合が起きな
いとき、チェック完了信号を起動制御回路10へ送出す
る。このチェック完了信号に応答して、起動制御回路10
は、起動信号を演算命令に対応する演算器へ供給する。
この時、起動制御回路10は起動信号を競合チェック回路
９へも送る。また、起動信号は、書込み制御回路11へも
供給される。この起動信号に応答して、書込み制御回路
11は、演算命令の演算結果が得られるタイミングで切替
回路６に対してその演算結果が得られる演算器を選択さ
せる。

命令がメモリアクセス命令であるとしよう。メモリア
クセス命令は命令解読回路８に供給される。上述したよ
うに、切替回路７は１マシンサイクルの前半の半マシン
サイクルは切替回路６の結果を選択し、後半の半マシン
サイクルはメモリアクセス処理装置４の出力結果を選択
して演算レジスタ５に書込む。この為、メモリアクセス
命令のメモリアクセス処理結果と演算命令の演算結果
は、切替回路７での処理サイクルが異なるので、演算レ
ジスタ５への書込みタイミング競合は発生しない。従っ
て、演算結果とメモリアクセス処理結果との間では演算
レジスタ５への書込みパス103上での競合が起こらな
い。よって、本発明では、第１図に示すように、第２図
に示したメモリアクセス命令用競合チェック回路13によ
る競合チェックは不要である。すなわち、本発明では、
第２図中のメモリアクセス命令用競合チェック回路13と
バッファ・レジスタ14−１〜14−６とが不要である。
尚、本発明でも、書込みタイミングが競合する２つの演
算命令をチェックするための競合チェック回路９は必要
であることに注意願います。これ故に、命令解読回路８
は起動指示の情報を起動制御回路10へ送出する。この起
動指示の情報に応答して、起動制御回路10は起動信号を
メモリアクセス処理装置４へ送る。

演算レジスタ５へのデータの履歴を保証する為、キャ
ッシュメモリのヒット・ミスヒットに関係なく、与えら
れた命令順に書込みパス103を介して演算レジスタ５へ
データが戻ってくる。

第４−Ｂ図は、第１図に示された本実施例の情報処理
装置が第３図に示された命令列を実行した場合のタイム
チャートを示す。命令の実行起動がマシンサイクル毎に
１命令で、与えられた命令列順にのみ行なえるとする。

この場合、命令〜については、起動制御回路10
は、１マシンサイクルずれで乗算回路1,乗算回路1,論理
演算回路３に演算実行を指示する。その結果、命令〜
に対して、７マシンサイクル目、７マシンサイクル
目、２マシンサイクル目に演算結果が求まる。これら演
算結果が求まる次マシンサイクルで、書込み制御回路11
は、命令、命令、及び命令の演算結果の順に、演
算レジスタ５への書込みを切替回路６を制御して切替回
路７及び書込みパス103を介して行わせる。

この場合、演算レジスタ５へ格納される演算結果の命
令順が変わっても何等問題ない。

メモリアクセス命令である命令については、演算命
令の演算結果の書込みタイミングが半マシンサイクル
で分れているので、タイミング４から実行起動させて
も、演算レジスタ５への書込みパス103で競合が生じな
い。従って、後続命令は、実行起動が遅れることなく、
マシンサイクル毎に１命令づつ実行起動がなされる。

第６−Ｂ図は、第１図に示された本実施例の情報処理
装置が第５図に示された命令列を実行した場合のタイム
チャートを示す。この例においても命令の実行起動がマ
シンサイクル毎に１命令で、与えられた命令列順にのみ
行なえるとする。

メモリアクセス命令については、上述したように、
目的のデータがキャッシュメモリ上に存在しない（キャ
ッシュミスヒットした）ので、メモリアクセス処理装置
４は、主記憶装置12からデータを採集する。

後続の演算命令については、メモリアクセス命令
と書込みタイミングが半マシンサイクルで分れているの
で、演算レジスタ５への書込みパス103で競合が生じな
い。従って、従来のようにバッファ・レジスタでデータ
を持ち廻ることなく、タイミング11で書込みが行なえ
る。

又、演算命令についても、メモリアクセス命令と
書込みタイミングが半マシンサイクルで分れているの
で、演算レジスタ５への書込みパス103で競合が生じな
い。従って、演算命令をタイミング３で起動させるこ
とができる。

〔発明の効果〕

以上説明したように、本発明は、複数の汎用レジスタ
とパイプライン化した機能の異なる複数の演算器とメモ
リアクセス処理装置を有する情報処理装置に於いて、複
数の演算器の各々において、演算を実行するのに必要な
パイプライン段数が異なる場合、各演算器からの演算結
果を書込み制御回路からの信号で選択できる第１の切替
回路と、この第１の切替回路の選択結果かメモリアクセ
ス処理装置のメモリアクセス処理結果を半マシンサイク
ルで交互に選択する第２の切替回路とを備えることによ
り、演算器からの演算結果とメモリアクセス処理装置か
らのメモリアクセス処理結果の汎用レジスタへの書込み
パス上での競合がなくなる。これにより、従来の情報処
理装置において必要であった、メモリアクセス命令用競
合チェック回路と主記憶装置から採取したキャッシュミ
スヒットしたデータを持ち廻るためのバッファ・レジス
タが不要になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図、第２図は従来の情報処理装置の構成を
示すブロック図、第３図はメモリアクセス命令がキャッ
シュヒットしたと仮定した命令列を示す図、第４−Ａ図
は第３図の命令列を第２図の従来の情報処理装置で実行
した場合のタイムチャート、第４−Ｂ図は第３図の命令
列を第１図の本発明の情報処理装置で実行した場合のタ
イムチャート、第５図はメモリアクセス命令がキャッシ
ュミスヒットしたと仮定した命令列を示す図、第６−Ａ
図は第５図の命令列を第２図の従来の情報処理装置で実
行した場合のタイムチャート、第６−Ｂ図は第５図の命
令列を第１図の本発明の情報処理装置で実行した場合の
タイムチャートである。 １……乗算回路、２……加減算回路、３……論理演算回
路、４……メモリアクセス処理回路、５……演算レジス
タ、6,7……切替回路、８……命令解読回路、９……競
合チェック回路、10……起動制御回路、11……書込み制
御回路、12……主記憶装置、102,102……オペランド供
給パス、103……結果格納パス（書込みパス）。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】パイプライン化した機能の異なる複数の演
   算器と、 主記憶装置をアクセスするメモリアクセス処理装置と、 前記複数の演算器から所定時間で得られる演算結果と前
   記メモリアクセス処理装置から不定時間で得られるメモ
   リアクセス処理結果とが書き込まれる複数の汎用レジス
   タと、 前記複数の汎用レジスタへの書込みサイクルを半マシン
   サイクルで行い、各１マシンサイクル中の前半の半マシ
   ンサイクル又は後半の半マシンサイクルのどちらか一方
   を前記演算結果の書込みサイクルとし、他方を前記メモ
   リアクセス処理結果の書込みサイクルとする書込み制御
   手段とを含むことを特徴とする情報処理装置。
2. 【請求項２】前記複数の演算器からの演算結果の一つを
   前記書込み制御手段からの選択制御信号で選択して出力
   する第１の切替回路と、 この第１の切替回路の出力及び前記メモリアクセス処理
   結果の何れかを半マシンサイクルで交互に選択して前記
   汎用レジスタへ供給する第２の切替回路とをさらに含む
   ことを特徴とする請求項１記載の情報処理装置。