JP2752076B2 - プログラマブル・コントローラ - Google Patents

プログラマブル・コントローラ

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JP2752076B2
JP2752076B2 JP63040109A JP4010988A JP2752076B2 JP 2752076 B2 JP2752076 B2 JP 2752076B2 JP 63040109 A JP63040109 A JP 63040109A JP 4010988 A JP4010988 A JP 4010988A JP 2752076 B2 JP2752076 B2 JP 2752076B2
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Program-control systems
    • G05B19/02—Program-control systems electric
    • G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はシーケンス命令の高速演算実行を行ない得る
ようにしたプログラマブル・コントローラに関する。
（従来の技術） 第４図は、従来のプログラマブル・コントローラの一
例を示すブロック図である。第４図において、プログラ
ム・メモリ１と、データ・メモリ２と、シーケンス実行
制御部３は、共通のアドレス・バス４およびデータ・バ
ス５により接続されている。プログラム・メモリ１は、
命令部およびオペランド部からなるシーケンス命令群を
格納するものである。データ・メモリ２は、プロセス入
出力データ，内部出力等の演算データを格納するもので
ある。シーケンス実行制御部３は、プログラム・メモリ
１からフェッチした命令部とデータ・メモリ２からの演
算データとに基づいて、シーケンス演算を実行するもの
である。
すなわち、シーケンス実行制御部３は、命令ポインタ
６からアドレス・バス４を介してプログラム・アドレス
をプログラム・メモリ１に指示し、データ・バス５を介
してシーケンス命令を命令レジスタ７に取込む。次に、
データ・メモリ２のアドレスとなるシーケンス命令のオ
ペランド部を、命令レジスタ７からアドレス・バス４を
介してデータ・メモリ２に指示し、データ・バス５を介
してデータ・レジスタ８に取込む。そして最後に、命令
レジスタ７の内容とデータ・レジスタ８の内容とを基
に、ビット演算処理部９によってシーケンス命令の主体
である２値論理演算を実行する。
第５図は、この場合のプログラマブル・コントローラ
の動作を概念的に示したものである。第５図に示すよう
に、シーケンス命令の２値論理命令１命令の実行時間
は、命令フェッチ時間と，オペランド・データ・取込み
時間と，命令実行時間との総和となる。さらに、命令フ
ェッチやオペランド・データ・取込みのメモリ・アクセ
スに要する時間は、命令実行時間である２値論理演算に
要する時間に比べて長くなっている。
（発明が解決しようとする課題） 以上のことから、従来のプログラマブル・コントロー
ラでは、２値論理演算を主体とするシーケンス命令実行
時間中における、メモリ・アクセス時間の占める割合が
大きいため、ロス時間が生じてシーケンス命令の演算実
行を高速に行なえないという問題があった。
本発明の目的は、ロス時間を少なくしてシーケンス命
令の高速演算実行を行なうことが可能なプログラマブル
・コントローラを提供することにある。
［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために本発明のプログラマブル
・コントローラは、命令部およびオペランド部からなる
シーケンス命令群を格納するプログラム・メモリと、プ
ロセス入出力データ，内部出力等の演算データを格納す
るデータ・メモリと、プログラム・メモリからフェッチ
した命令部とデータ・メモリからの演算データとに基づ
いてシーケンス演算を実行するシーケンス実行制御部
と、シーケンス実行制御部がプログラム・メモリからの
ステップｎ＋１の命令フェッチ時に、データ・メモリか
ら演算データの取込みを行なうためのアドレスとしてス
テップｎのオペランド部を取込む保持レジスタとを有
し、前記シーケンス実行制御部がステップｎ＋１の命令
フェッチを行なう際に、前記保持レジスタによるステッ
プｎに係る演算データを取込むことと、前記保持レジス
タがステップｎ＋１に応じたオペランド部を取込むため
のトランスペアレント状態になることとが並列して行な
われる。
（作用） 従って、本発明のプログラマブル・コントローラにお
いては、シーケンス実行制御部がプログラム・メモリか
らの命令フェッチ時に、オペランド部をデータ・メモリ
のアドレスとしてデータ・メモリから演算データの取込
みを行なうためのデータ・メモリ・アドレスを保持する
保持レジスタを備えていることにより、プログラム・メ
モリの命令部とデータ・メモリの演算データとを同時に
取込んで命令実行できる、すなわち次命令フェッチと現
命令実行とを同時に行なうことが可能となる。また、こ
のとき、シーケンス実行制御部がステップｎ＋１の命令
フェッチを行なう際に、保持レジスタによるステップｎ
に係る演算データを取込むことと、保持レジスタがステ
ップｎ＋１に応じたオペランド部を取込むためのトラン
スペアレント状態になることとが並列して行なわれる。
（実施例） 以下、本発明を図面に示す一実施例を参照して説明す
る。
第１図は、本発明によるプログラマブル・コントロー
ラの一実施例を示すブロック図である。第１図に示すよ
うに、本実施例のプログラマブル・コントローラは、プ
ログラム・メモリ10と、データ・メモリ11と、シーケン
ス実行制御部12と、保持レジスタであるパイプ・ライン
・レジスタ13とから構成している。また、シーケンス実
行制御部12は、命令ポインタ14と、命令レジスタ15と、
データ・レジスタ16と、ビット演算処理部17と、タイミ
ング制御部18とからなっている。一方、命令ポインタ14
とプログラム・メモリ10をプログラム・アドレス・バス
19−１により接続し、命令レジスタ15とプログラム・メ
モリ10とを第１のプログラム・データ・バス20−１によ
り接続している。また、プログラム・メモリ10とパイプ
・ライン・レジスタ13を第２のプログラム・データ・バ
ス20−２により接続し、データ・メモリ11とパイプ・ラ
イン・レジスタ13をオペランド・アドレス・バス19−２
により接続している。さらに、データ・メモリ11とデー
タ・レジスタ16をオペランド・データ・バス20−３によ
り接続している。
ここで、プログラム・メモリ10は、命令部（命令部１
〜Ｎ）およびオペランド部（オペランド部１〜Ｎ）から
なるシーケンス命令群を格納するものである。データ・
メモリ11は、プロセス入出力データ，内部出力等の演算
データを格納するものである。パイプ・ライン・レジス
タ13は、演算データのアドレスとなるオペランド部をラ
ッチするものである。シーケンス実行制御部12は、プロ
グラム・メモリ10からフェッチした命令部とデータ・メ
モリ11からの演算データとに基づいて、シーケンス演算
を実行するものである。
すなわち、シーケンス実行制御部12において、命令ポ
インタ14はプログラム・メモリ10にプログラム・アドレ
スを指示するものであり、命令レジスタ15はプログラム
・メモリ10の命令部をラッチするものである。また、デ
ータ・レジスタ16はデータ・メモリ11の演算データをラ
ッチするものであり、ビット演算処理部17は命令レジス
タ15の内容とデータ・レジスタ16の内容とを基に、シー
ケンス命令の主体である２値論理演算を実行するもので
ある。さらに、タイミング制御部18は内部のクロック信
号からタイミング信号Φ1，Φ2を作製し、タイミング信
号Φ1によって命令ポインタ14,命令レジスタ15,ビット
演算処理部17の動作を制御し、タイミング信号Φ2によ
ってデータ・レジスタ16,パイプ・ライン・レジスタ13
の動作を制御するものである。
次に、以上の如く構成したプログラマブル・コントロ
ーラの動作について説明する。
まず、命令ポインタ14の内容を更新するタイミング信
号Φ1にて、更新される前の命令ポインタ14の内容をア
ドレスとするプログラム・メモリ10の命令部およびオペ
ランド部が、命令レジスタ15およびパイプ・ライン・レ
ジスタ13にそれぞれ取込まれる。次に、タイミング信号
Φ2にて、パイプ・ライン・レジスタ13の内容をアドレ
スとするデータ・メモリ11の演算データが、データ・レ
ジスタ16に取込まれる。またこれと同時に、次命令の演
算データを取込むために、データ・メモリ11のメモリ・
アクセス時間を考慮してパイプ・ライン・レジスタ13が
トランスペアレント状態とされる。その後、既に取込ん
だ命令レジスタ15の内容とデータ・レジスタ16の内容と
を基に、ビット演算処理部17ではタイミング信号Φ1に
て２値論理演算が実行される。またこれと同時に、タイ
ミング信号Φ1にて命令ポインタ14の内容が更新され
る。第２図は、この場合のプログラマブル・コントロー
ラの動作を概念的に示したものである。
次に、上述した動作について、第３図を用いてより詳
細に説明する。
まず、命令ポインタ14の内容がクロック信号の立上が
りタイミングで更新され、命令２アドレスが出力され
る。またこれと同時に、プログラム・メモリ10が既に出
力していた命令部１およびオペランド部１が、命令レジ
スタ15およびパイプ・ライン・レジスタ13にそれぞれラ
ッチされる。ここで、オペランド部１はクロック信号の
立下がりタイミングでトランスペアレント状態にて取込
みが開始されており、既にオペランド・アドレス・バス
19−２には演算データのアドレスであるオペランド部１
が出力されている。
次に、データ・レジスタ16ではクロック信号の立上が
りタイミングからトランスペアレント状態にて演算デー
タ１の取込みが開始されており、クロック信号の立下が
りタイミングでラッチされる。
その後、命令レジスタ15に取込まれた命令部１と，デ
ータ・レジスタ16に取込まれた演算データ１とを基に、
ビット演算処理部17ではクロック信号の立上がりタイミ
ング信号にて、シーケンス命令の主体である２値論理演
算が実行される。以後、上述の動作が繰返して行なわれ
る。
上述したように、本実施例のプログラマブル・コント
ローラにおいては、プログラム・アドレス・バス19−１
とオペランド・アドレス・バス19−２とを分離すると共
に、第１のプログラム・データ・バス20−１と第２のプ
ログラム・データ・バス20−２とオペランド・データ・
バス20−３とを分離し、かつ第２のプログラム・データ
・バス20−２とオペランド・アドレス・バス19−２とを
分離するパイプ・ライン・レジスタ13を備えているの
で、次命令フェッチと現命令実行との同時処理を行なう
ことが可能となる。すなわち、命令ポインタ14,プログ
ラム・アドレス・バス19−1,第１のプログラム・データ
・バス20−1,第２のプログラム・データ・バス20−２を
用いて次命令フェッチが行なわれ、またパイプ・ライン
・レジスタ13,オペランド・アドレス・バス19−2,オペ
ランド・データ・バス20−3,命令レジスタ15,データ・
レジスタ16,ビット演算処理部17を用いて現命令実行が
行なわれ、結果的に次命令フェッチと現命令実行とが同
時に行なわれる。
従って、２値論理演算を主体とするシーケンス命令実
行時間中における、メモリ・アクセス時間の占める割合
を小さくできるため、ロス時間を少なくしてシーケンス
命令の高速演算実行を行なうことが可能となる。これに
より、プログラマブル・コントローラの処理能力の増強
を図ることができ、さらにプログラマブル・コントロー
ラの制御対象に対する制御精度の向上を図ることができ
る。
［発明の効果］ 以上説明したように本発明によれば、ロス時間を少な
くしてシーケンス命令の高速演算実行を行なうことが可
能なプログラマブル・コントローラが提供できる。
【図面の簡単な説明】
第１図は本発明によるプログラマブル・コントローラの
一実施例を示すブロック図、第２図は同実施例における
動作概念図、第３図は同実施例における動作タイムチャ
ート図、第４図は従来のプログラマブル・コントローラ
の構成例を示すブロック図、第５図は第４図における動
作概念図である。 10…プログラム・メモリ、11…データ・メモリ、12…シ
ーケンス実行制御部、13…パイプ・ライン・レジスタ、
14…命令ポインタ、15…命令レジスタ、16…データ・レ
ジスタ、17…ビット演算処理部、18…タイミング制御
部、19−１…プログラム・アドレス・バス、19−２…オ
ペランド・アドレス・バス、20−１…第１のプログラム
・データ・バス、20−２…第２のプログラム・データ・
バス、20−３…オペランド・データ・バス。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】命令部およびオペランド部からなるシーケ
    ンス命令群を格納するプログラム・メモリと、 プロセス入出力データ，内部出力等の演算データを格納
    するデータ・メモリと、 前記プログラム・メモリからフェッチした命令部と前記
    データ・メモリからの演算データとに基づいてシーケン
    ス演算を実行するシーケンス実行制御部と、 前記シーケンス実行制御部がプログラム・メモリからの
    ステップｎ＋１の命令フェッチ時に、前記データ・メモ
    リから演算データの取込みを行なうためのアドレスとし
    てステップｎのオペランド部を取込む保持レジスタとを
    有し、 前記シーケンス実行制御部がステップｎ＋１の命令フェ
    ッチを行なう際に、前記保持レジスタによるステップｎ
    に係る演算データを取込むことと、前記保持レジスタが
    ステップｎ＋１に応じたオペランド部を取込むためのト
    ランスペアレント状態になることとが並列して行なわれ
    ることを特徴とするプログラマブル・コントローラ。
JP63040109A 1988-02-23 1988-02-23 プログラマブル・コントローラ Expired - Lifetime JP2752076B2 (ja)

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US07/869,508 US5586337A (en) 1988-02-23 1992-04-16 Programmable controller with timing control

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