JPH024010B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はプログラマブルコントローラ、特に高
速、高機能を必要とする制御に使用する好適なプ
ログラマブルコントローラのパイプライン処理方
法に関する。

〔発明の背景〕

プログラマブルコントローラとは、種々のプラ
ントを制御する目的を持ち、論理演算を行うシー
ケンサと数値演算を行う演算手段とを兼ね具えた
プログラマブルなコントローラを云う。ここで、
プログラマブルとは、ユーザが処理手順（制御手
順をも含む）を変更可能とするものとの意であ
る。

かかるプログラマブルコントローラでは、プラ
ントとのインターフエースは、プロセス入出力装
置（PI／Ｏ）によつてなす。然るにPI／Ｏは、
シーケンサからみた場合、アドレスが固定
（PI／Ｏアドレスが与えられている）化されてい
るため、修飾（インデツクス）等の処理は少な
い。一方、シーケンサではなく、一般的な処理装
置では、逆に修飾等の処理は多く、アドレスは固
定化されていない。ここで、修飾とは、命令（コ
マンド）の一部を構成するアドレス部をそのまま
アドレスとして利用するのではなく、命令の一部
を構成する修飾部で指示するインデツクス内容に
よつてアドレス部を修飾することを云う。この修
飾は、一般にアドレス部とインデツクス内容とを
加算する処理を云う。

次に、以上を前提とした従来のプログラマブル
コントローラを第１図に示す。このプログラマブ
ルコントローラは、処理装置（CPU）１とプロ
グラム格納用メモリ１２より成る。プロセス入出
力装置（PI／Ｏ）１３は、CPU１とプロセスと
のインターフエース手段である。

プログラム格納用メモリ１２は、シーケンス用
のプログラムを格納する。このメモリ１２は、
CPU１のアクセスを受け、プログラムを構成す
る命令をCPU１に出力する。アクセスとは、プ
ログラムカウンタ４でのプログラム番号の受付け
であり、CPU１への命令の出力とは、命令レジ
スタ１１に送出することを云う。

CPU１は、発振回路２、制御回路３、プログ
ラムカウンタ４、修飾（インデツクス）レジスタ
５、スイツチ６，８、演算回路７、アドレスレジ
スタ９、アキユムレータ１０、命令レジスタ１１
より成る。

発振回路２は、基本クロツクの発振源であり、
種々のタイミングの元となる。制御回路３は、各
種の制御源となす。この制御は、プログラムの解
読によつてなす制御が主である。

プログラムカウンタ４は、制御回路３からのカ
ウントアツプ信号（又はダウン信号）を受けて、
次に必要とするプログラムの番号を計数する。プ
ログラムカウンタ４の計数値は、プログラム番号
（命令番号）を指す。このプログラム番号は、プ
ログラムメモリ１２のアドレスを直接に、又は間
接に指示する。この直接指示とは、プログラム番
号がプログラムメモリ１２のアドレスそのもので
あることを意味し、間接指示とは、プログラム番
号を一度デコードを行いその出力がプログラムメ
モリ１２のアドレスを指示することを意味する。

命令レジスタ１１は、プログラムカウンタ４の
プログラム番号に従つてプログラムメモリ１２か
ら読出した命令を一時記憶するレジスタである。
読出し命令は、オペコードOPとインデツクス部
IX、及びアドレス部ADDRより成る。

オペコードOPは制御回路３に送出された後解
読され、制御回路３は、その解読結果に従つて必
要な制御を行う。スイツチ６と８とは制御回路３
の制御のもとに、１側か２側かにオンする構成を
なす。スイツチ６を１側にオンさせた時は、アキ
ユムレータ１０の内容を選択し、２側にオンさせ
た時はインデツクスレジスタ５の内容を選択す
る。スイツチ８を１側にオンさせた時は、PI／
Ｏ１３の出力（オペランド）を選択し、２側にオ
ンさせた時は命令レジスタ１１のアドレス部
ADDRを選択する。

インデツクスレジスタ５は、インデツクスIX
をアドレスとするレジスタ群であり、この各レジ
スタはその修飾すべき内容を格納してある。

演算回路７は、スイツチ６と８とからの選択出
力を取込み、制御回路３の制御のもとに種々の演
算を行う。演算内容は、加算、減算等がある。

演算回路７の演算内容がアドレス作成であれば
アドレスレジスタ９に送られ、データ作成であれ
ばアキユームレータ１０に送られる。アドレスレ
ジスタ９は、PI／Ｏ１３のアドレス（オペラン
ド）指定用となる。

以上の従来例によれば、全ての命令がオペラン
ドをレジスタ修飾アドレツシングモードで指すた
め、オペランド、つまりPI／Ｏ１３を読出すご
とに番地計算が必要となる。PI／Ｏ１３の番地
計算は、命令レジスタ１１のアドレス部ADDR
の内容とインデツクスレジスタ１５で指示したイ
ンデツクス内容を加える計算であり、この結果が
PI／Ｏアドレスとなる。

この番地計算のために、スイツチ６，８を設け
て、PI／Ｏ１３の番地計算時には、スイツチ８
を２側、スイツチ６を２側にオンし、演算回路７
でADDRとインデツクス内容との加算を行う。
加算結果は、アドレスレジスタ９に送出される。

尚、命令のアドレス部ADDRのみでオペラン
ド番地を指定したい場合、即ち、ダイレクトアド
レツシングモードに相当する場合には、予じめ
“０”を書込んでなるレジスタをインデツクスレ
ジスタ５に用意しておき、命令のインデツクス部
IXをその番地に設定させておけばよい。

かかる従来例によれば、演算回路７は、命令本
来の演算とオペランドの番地計算の２通りの演算
を行うことを必要とする。然るに、この２つの演
算を演算回路が行うことは、演算回路自体にとつ
ては負担であり、CPU１全体にとつても、処理
速度向上のネツクとなつていた。

一方、高速処理のための処理方法には、パイプ
ライン処理方法がある。プログラマブルコントロ
ーラの分野でもパイプライン処理方法が導入され
つつある。パイプライン処理とは、命令の処理過
程を分割し、各分割処理毎に別々の制御を行わ
せ、あたかも複数の命令の処理を同時併行的に行
わせているように、処理させる方法である。分割
の仕方も種々存在する。一般的には命令を取出す
処理を行う命令フエツチ処理、このフエツチした
命令を解読しオペランドの読み出しを行うオペラ
ンド読み出し処理、このオペランドを利用しての
演算処理、より成る。

かかるパイプライン処理方法のもとで演算処理
を行う演算回路７を有し、この演算回路７では命
令本来の演算とオペランドの番地計算との２通り
の演算を必要とする。この２通りの演算の結果、
処理速度が低下していた。

〔発明の目的〕

本発明の目的は、処理速度の向上をはかつてな
るプログラマブルコントローラのパイプライン処
理方法を提供するにある。

〔発明の概要〕

本発明は、パイプライン化したプログラマブル
コントローラにおいて、命令からオペランドのレ
ジスタ修飾アドレツシングモードとダイレクトア
ドレツシングモードとを判別し、ダイレクトアド
レツシングモードでは演算回路を経由しないで直
接オペランドを読出さしめた点にある。これによ
つて、演算回路の演算負担の軽減化をはかれる。

〔発明の実施例〕

第２図は本発明の実施例図である。本実施例は
CPU１と、プログラム格納用メモリ１２と、
PI／Ｏ１３とより成る。CPU１は、発振回路２、
制御回路３、プログラムカウンタ４、インデツク
スレジスタ５、スイツチ６，８、演算回路７、レ
ジスタ９、アキユムレータ１０、命令レジスタ１
１，１８、スイツチ２７、オアゲート２３，２
５、微分回路２４より成る。

第１図の従来例と異なる点は、パイプライン化
したこと、命令の中にオペランド先読み許可信号
部POFを設けたこと、命令レジスタ１１の他に
パイプライン用の第２の命令レジスタ１８を設け
たこと、データレジスタ２６を設けたこと、オア
ゲート２３，２５、微分回路２４、スイツチ２７
を設けた点にある。

ここで、POFを設定する理由を述べる。

プログラマブルコントローラは、入力データを
もとに演算を行い出力する装置であり、ここで、
入力及び出力は、プラントからの直接のデータで
あつたり、プラントへの駆動出力であるため、そ
の割付（アドレス割付け）は、演算の途中で自動
的に割付けたり、任意のアドレスに割付けたりす
る様な性格のものではなく、システム計画時に制
御対象であるプラントとの間で一義的にアドレス
割付けが決められる性格のものである。

例えば、第７図の様な層の温度管理を行なう場
合では、各々の測定温度は各々の温度検出器から
アナログ入力へ温度データとして入力され、プロ
グラマブルコントローラ内で演算しその結果をフ
イードバツクとしてアナログ出力によりヒータを
駆動して温度コントロールを行う。ここで、各々
の温度データ（アナログ入力）、ヒータ駆動（ア
ナログ出力）は任意のアドレス割付けではなく、
システム計画時に各々に個々のアドレスを割付け
られる。

この様にプログラマブルコントローラは、通常
の計算機と異なり、プログラム作成者やソフトウ
エアが勝手にアドレス割付けを行うものではな
く、システムにより一義的に決められているため
直接アドレスを指定するダイレクトアドレシング
でアクセスする場合が圧倒的に多い。

しかし乍ら、以上の例で制御対象の温度槽が複
数台あり、入出力のアドレス割付が相似的な割付
けであり、かつ制御アルゴリズムが同じ場合に
は、制御プログラムをサブルーチン化し、制御対
象の入出力アドレスをインデツクス修飾により、
相似的なアドレツシングでアクセスする事によ
り、プログラム量を少なくする事が可能である。
この様なケースは、少ないのであるが、しかし、
この種のアプリケーシヨンにおいては、インデツ
クス修飾が多大の効果を発揮する。このためプロ
グラマブルコントローラにおいては、この様な２
種類のアドレツシングモードが必要である。

以上のように、プログラマブルコントローラで
は、ダイレクトアドレツシングモードの命令がほ
とんどであり、一般の計算機とは大いに異なる。
従つて、一般の計算機の如く、主たる命令がイン
デツクス修飾やベースレジスタ方式の如きシステ
ムのもとでの命令のパイプライン処理にあつて
は、インデツクス修飾やベースレジスタの判定が
重要となるが、プログラマブルコントローラでは
このようなことはない。

一方、プログラマブルコントローラでも、イン
デツクス修飾が皆無かと云うと上述の如き例外的
ケースがある。そこで、一般の計算機とは多数と
少数とが逆転するが、ダイレクトアドレツシング
モードを示す命令にはPOF＝１とし、インデツ
クス修飾モードを示す命令にはPOF＝０とする、
POFを命令の一部に導入したのである。即ち、
POFは１ビツト構成であり、“１”であればダイ
レクトアドレツシングモードの命令であることを
意味し、POFが“０”であればそうでない命令
であることを意味する。

これ以外の構成要素は、第１図と同じ機能を持
つ。以下簡単に説明する。発振回路２は、基本ク
ロツクの発振を行う。制御回路３は、命令レジス
タ１８のオペコード部OPを取込み解読し必要な
制御のための各種信号を出力する。このタイミン
グは発振回路２の基本クロツクに基づく。制御回
路３は、この他に各種の制御機能を持つ。

プログラムカウンタ４は、プログラム番号（命
令）の計数を行う。この計数出力は直接又は間接
にプログラム格納用メモリ１２のアドレスをな
す。プログラム格納用メモリ１２は、プログラム
（命令）を格納してなり、プログラムカウンタ４
の出力によつてアクセスを受け、そのアクセスア
ドレスから所定のプログラム（命令）を読出す。

命令レジスタ１１は、メモリ１２から読出した
命令を一時格納する。命令は、オペコード部OP、
オペランド先読み許可信号部POF、インデツク
ス部IX、アドレス部ADDRより成る。この命令
レジスタ１１の内容はレジスタ１８に送出される
と共に、その一部はスイツチ２７等の制御に使用
される。

インデツクスレジスタ５は、ｎ個のインデツク
スアドレスを持ち、このインデツクスアドレスは
命令レジスタ１８のインデツクス部IXが指定す
る。インデツクスレジスタ５の内容はインデツク
スデータが入つている。

アキユームレータ７は、スイツチ８とスイツチ
６の選択出力を取込み所定の演算を行う。アキユ
ムレータ７は、演算回路７の出力を取込む。レジ
スタ９は演算回路７の出力を取込む。スイツチ２
７の出力は、PI／Ｏ１３に送られる。更に、
PI／Ｏ１３のオペランドはレジスタ２６に送ら
れ一時記憶される。

以上の構成で、プログラムカウンタ４、プログ
ラム格納用メモリ１２、命令レジスタ１１、
PI／Ｏ１３、演算回路７、レジスタ２６、アキ
ユムレータ１０はそれぞれ、並行して動作し、あ
る命令の演算中に次の命令のオペランドを読出
し、そして次の次の命令を読出すように動作す
る。従つて、各構成要素は遊ぶことなく動作して
いる。即ち、これがパイプライン処理である。こ
のパイプライン処理でPC４によりプログラムメ
モリ１２から命令を読出してIR１１に命令をセ
ツトするまでを命令フエツチ処理、IR１１への
命令セツトからレジスタ修飾指令信号１０２がで
るまでの処理をオペランド読出し処理、IR１８
への命令セツトからALU７での演算完了までの
処理を実行処理と呼ぶ。具体的には第３図に詳述
されている。

以上の実施例で発明の中心となる動作について
更に詳述する。第３図はタイムチヤートである。
発振器２の発振クロツク１００を基本クロツクと
しているものとする。今、プログラムカウンタ４
がｋ番地の命令を読出したとすると、次の演算終
了信号１０４で命令レジスタ１１はその読出し命
令I_kをラツチする。命令I_kがダイレクトアドレツ
シングモードの命令であるとすると、命令I_kのア
ドレス部ADDRが直接にPI／Ｏアドレスとして
オペランド読出を行う。この手順は、以下とな
る。POF＝１により、スイツチ２７を１側にオ
ンさせ、次いで命令レジスタ１１のアドレス部
ADDRをこのスイツチ２７を介してPI／Ｏ１３
に送り、オペランド読出しを行う。このPI／Ｏ
１３から読出されたオペランドは次の演算終了信
号１０４でレジスタ２６にラツチされる。これと
同時に命令レジスタ１１の命令I_kは命令レジスタ
１８に移される。

命令レジスタ１８の内容の中でオペコード部
OP及びPOFは制御回路３に送られ、制御回路３
はこれを解読し、演算回路７に対して演算動作指
令１０３を与える。演算回路７は、指令１０３を
受けてレジスタ２６の内容とアキユムレータ１０
の内容との間で所定の演算を行い、次の演算終了
信号１０４でこの演算結果をアキユムレータ１０
にラツチさせる。

以上詳述したことから明らかなように、読出さ
れる命令がダイレクトアドレツシングモードの命
令であれば、演算終了信号１０４を区切りに、次
から次へと命令を流れ作動的に処理してゆくこと
になる。この処理の過程では、演算回路７の処理
内容は１つの命令で１回の演算でよい。

一方、レジスタ修飾アドレツシングモードの命
令では、POF＝“０”をなす。例えば、（ｋ＋１）
番目の命令がレジスタ修飾アドレツシングモード
の命令である時には、スイツチ２７は２側にオン
となる。そして最初の基本クロツクで次の演算終
了信号１０４により、命令レジスタ１８に入つた
命令I_k+1のオペコード部OP及びPOF＝“０”とを
制御回路３が解読する。この解読の結果、制御回
路３は番地計算指令１０５を出力し、スイツチ６
及び８を２側にオンさせる。これにより、演算回
路７は命令レジスタ１８のADDRとインデツク
スIXの指令したレジスタ５の内容との加算とを
行い番地計算を行わせる。この計算結果は、番地
計算指令１０５の後縁でレジスタ９にラツチさせ
る。次に基本クロツク１００でPI／Ｏ１３から
のオペランド読出しを行う。この間は演算回路７
も休止している。レジスタ修飾指令信号１０２
は、命令I_k+1を解読した結果として、番地計算と
この期間の２クロツク分、“１”となつている。
レジスタ修飾指令信号１０２はオアゲート２３に
入力し信号１０６となり、微分回路２４は信号１
０６の後縁で微分出力１０７で発生する。この微
分信号１０７によりオアゲート２５を介してレジ
スタ２６に、PI／Ｏ１３から読出したオペラン
ドをラツチさせる。次の基本クロツクで命令本来
の演算を実行し、１命令分の処理を終了する。

以上の３クロツクの間、演算終了信号１０４は
休止しているので、プログラムカウンタ４、命令
レジスタ１１，１８の動作も凍結され、次の動作
に備えている。

尚、POF＝“０”の時には、オペランド必要と
する命令を示したが、オペランド不用な命令もあ
る。オペランドが必要か不用かは各命令のオペコ
ードOPによつて決まる故に、最終的には制御回
路３がこの判定を行う。

本実施例によれば、ダイレクトアドレツシング
モードの命令の場合には、命令読出しとオペラン
ド読出しとに分れて並行して処理可能となり、処
理速度は従来に比して３倍向上できた。従つて、
演算回路７の負担も軽くなつた。

第４図は本発明の他の実施例図を示す。命令コ
ードの中に、POFを特別に設けずに、代りに、
インデツクス部IXにPOFを実質的に含ませるこ
とができる。従つて、インデツクス部IXをドコ
ードさせるべくデコーダ２８を設けた。このデコ
ード出力はオアゲート２３の入力とすればよい。
この実施例では、プログラムの中にPOFを持た
なくてよいとの利点を持つ。

第５図は他の実施例図を示す。本実施例は、共
通バス方式を使用した時のものである。プログラ
ム格納用メモリ１２とPI／Ｏ１３とを共通バス
３７，３８に接続せしめている。共通バス３７は
アドレスバス、共通バス３８はデータバスであ
る。CPU１内には、スイツチ２９，３０を設け、
スイツチ２９は出力選択用であり、プログラムカ
ウンタ４の計数値とスイツチ２７の出力との選択
を行い、スイツチ３０は入力選択用であり、デー
タバス上のデータを命令レジスタ１１に送出する
か、レジスタ２６に送出するかの選択を行う。ス
イツチ２９，３０の選択の制御は制御回路３が行
う。

プログラム格納用メモリ１２は、本来のメモリ
１２Ａの他のアドレス一致回路３１とスイツチ３
２とを持つ。PI／Ｏ１３は、本来のPI／Ｏ１３
Ａの他のアドレス一致回路３３とスイツチ３４と
を持つ。アドレス一致回路３１と３３とは、アド
レスバス３７より送られてくるアドレスがプログ
ラム格納用メモリ１２のためのアドレスか、
PI／Ｏ用のアドレスかの区分を行い且つ該当す
るアドレスであればアクセスを行い且つスイツチ
３２又は３３をオンする機能を持つ。

第６図は、第５図の実施例のタイムチヤートで
ある。第６図で、アドレスバス３７、データバス
３８は、バス切替信号１０８を用いて行つてお
り、プログラムとPI／Ｏとを交互に読出すため、
プログラムカウンタ４、命令レジスタ１１，１
８、レジスタ２６、演算がすべて基本クロツクの
２倍の周期で行うことになる。これ以外の動作
は、第３図と変りない。

本実施例によると、第２図の実施例に比して処
理速度が遅くなる欠点を持つが、従来例に比して
は1.5倍の処理速度を得る利点を持つ。更に、
CPU１、プログラム格納用メモリ１２、PI／Ｏ
１３間のトータル接続信号語数を減少させる利点
を持つ。

発明の効果 本発明によれば、パイプライン化したプログラ
マブルコントローラにおいて、多数発生するダイ
レクトアドレツシングモードの命令は、先読みさ
れることとなり、処理速度の向上がはかれた。

【図面の簡単な説明】

第１図は従来例図、第２図は本発明の実施例
図、第３図はそのタイムチヤート、第４図は本発
明の他の実施例図、第５図は本発明の更に他の実
施例図、第６図はそのタイムチヤート、第７図は
プログラマブルコントローラでのダイレクトアド
レツシングの説明図である。 １…CPU、２…発振回路、３…制御回路、４
…プログラムカウンタ（PC）、５…インデツクス
レジスタ、６，８…スイツチ、７…演算回路
（ALU）、９…PI／Ｏアドレスレジスタ（IOAR）
１０…アキユムレータ（ACC）１１，１８…命
令レジスタ（IR）、２６…PI／Ｏデータレジスタ
（IODR）、２７…スイツチ、２３，２５…オアゲ
ート、２４…微分回路、１２…プログラム格納用
メモリ、１３…プロセス入出力装置（PI／Ｏ）。

Claims (1)

1. 【特許請求の範囲】 １ 命令のフエツチ処理と命令のオペランド読出
   し処理と命令の実行処理とをパイプラインによつ
   て行うプログラマブルコントローラにおいて、 命令をフエツチ処理によりフエツチした次のス
   テツプで該命令語をみてレジスタ修飾アドレツシ
   ングモードかダイレクトアドレツシングモードか
   を判定し、ダイレクトアドレツシングモードの命
   令であればアドレス計算することなくプロセス入
   出力装置から対応するオペランドを読出して次の
   ステツプで命令の実行処理を行わせ、レジスタ修
   飾アドレツシングモードの命令であればオペラン
   ド読み出し処理は休止しその次のステツプたる命
   令の実行処理でレジスタ修飾に従つたアドレス計
   算を行わせ、この計算アドレスを命令のオペラン
   ド読み出し処理に利用させてなるプログラマブル
   コントローラのパイプライン処理方法。 ２ 上記プロセス入出力装置と命令を格納するプ
   ログラムメモリとは、共通のアドレス線と共通の
   データ線とに接続され、共通のアドレス線上のプ
   ロセス入出力装置かプログラムメモリかを示すア
   ドレスによつてプロセス入出力装置かプログラム
   メモリかの選択を行い、この選択に従つて上記共
   通バスをその選択した装置側に占有させてなる特
   許請求の範囲第１項記載のプログラマブルコント
   ローラのパイプライン処理方法。