JPS6134188B2 - - Google Patents
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- JPS6134188B2 JPS6134188B2 JP56204202A JP20420281A JPS6134188B2 JP S6134188 B2 JPS6134188 B2 JP S6134188B2 JP 56204202 A JP56204202 A JP 56204202A JP 20420281 A JP20420281 A JP 20420281A JP S6134188 B2 JPS6134188 B2 JP S6134188B2
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- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 210000003813 thumb Anatomy 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、後続するベクトル命令が先行するベ
クトル・マクロ命令の実行の終了をまたずに実行
できるようにした命令実行制御方式に関するもの
である。
クトル・マクロ命令の実行の終了をまたずに実行
できるようにした命令実行制御方式に関するもの
である。
(2) 従来技術と問題点
複数のエレメントを有する第２オペランドＡ
Ａ＝a1，a2，……ai，……an- 1
と複数のエレメントを有する第３オペランドＢ
Ｂ＝b1，b2，……bi，……bn- 1
との間で対応するエレメントどうしの演算を施
し、結果の第１オペランドＣ Ｃ＝c1，c2，……ci，……cn- 1 を得るようなベクトル処理装置は、公知である。
第１図はこの種のベクトルに処理装置の構成を示
すものであつて、１は主記憶装置、２は主記憶制
御装置、３はベクトル処理装置、４はメモリ・ア
クセス処理部、５はベクトル・レジスタ、６は演
算処理部、７は命令制御部、８はストア処理部、
９はロード処理部、１０は乗算器、１１は加算器
をそれぞれ示している。主記憶制御装置２は、主
記憶装置１とベクトル処理装置３との間の通信を
行うものである。ベクトル処理装置３は、ストア
処理部８とロード処理部９をもつメモリ・アクセ
ス処理部４、ベクトル・レジスタ５、乗算器１０
と加算器１１をもつ演算処理部および命令制御部
７から構成されている。ストア処理部８は、主記
憶装置１へデータを書込むための処理を行うもの
であり、ロード処理部９は主記憶装置１からデー
タを読出すための処理を行うものであり、乗算器
１０は乗算を行うものであり、加算器１１は加算
を行うものである。ストア処理部８、ロード処理
部９、乗算器１０および加算器１１は、パイプラ
イン構造のものである。ベクトル・レジスタ５
は、複数のエレメント格納域を有している。図に
は、ベクトル・レジスタは１個しか示されていな
いが、実際には複数個存在するものである。命令
制御部７は、ベクトル命令のフエツチ、命令の解
読、命令の待合せおよび命令の発信などを行うも
のである。
し、結果の第１オペランドＣ Ｃ＝c1，c2，……ci，……cn- 1 を得るようなベクトル処理装置は、公知である。
第１図はこの種のベクトルに処理装置の構成を示
すものであつて、１は主記憶装置、２は主記憶制
御装置、３はベクトル処理装置、４はメモリ・ア
クセス処理部、５はベクトル・レジスタ、６は演
算処理部、７は命令制御部、８はストア処理部、
９はロード処理部、１０は乗算器、１１は加算器
をそれぞれ示している。主記憶制御装置２は、主
記憶装置１とベクトル処理装置３との間の通信を
行うものである。ベクトル処理装置３は、ストア
処理部８とロード処理部９をもつメモリ・アクセ
ス処理部４、ベクトル・レジスタ５、乗算器１０
と加算器１１をもつ演算処理部および命令制御部
７から構成されている。ストア処理部８は、主記
憶装置１へデータを書込むための処理を行うもの
であり、ロード処理部９は主記憶装置１からデー
タを読出すための処理を行うものであり、乗算器
１０は乗算を行うものであり、加算器１１は加算
を行うものである。ストア処理部８、ロード処理
部９、乗算器１０および加算器１１は、パイプラ
イン構造のものである。ベクトル・レジスタ５
は、複数のエレメント格納域を有している。図に
は、ベクトル・レジスタは１個しか示されていな
いが、実際には複数個存在するものである。命令
制御部７は、ベクトル命令のフエツチ、命令の解
読、命令の待合せおよび命令の発信などを行うも
のである。
ベクトル命令は、命令コード、第１オペランド
指定部、第２オペランド指定部および第３オペラ
ンド指定部より成る。例えば VM １，２，３ は、ベクトル・レジスタ２とベクトル・レジスタ
３の内容を乗算し、ベクトル・レジスタ１に結果
を入れるベクトル乗算命令を表し、 VSMS ，４，Ｄ は、ベクトル・レジスタ４の内容を累和（ai）
し、結果をメモリ・アドレスＤに入れる
VECTORSUM and STORE命令を示している。
指定部、第２オペランド指定部および第３オペラ
ンド指定部より成る。例えば VM １，２，３ は、ベクトル・レジスタ２とベクトル・レジスタ
３の内容を乗算し、ベクトル・レジスタ１に結果
を入れるベクトル乗算命令を表し、 VSMS ，４，Ｄ は、ベクトル・レジスタ４の内容を累和（ai）
し、結果をメモリ・アドレスＤに入れる
VECTORSUM and STORE命令を示している。
VSMS命令は、VECTOR SUM動作を加算器で
行い、その結果をストア処理部により主記憶装置
にストアする。第２図は、VSMS命令の後にVM
命令が続く場合の従来の処理を示すタイムチヤー
トである。第２図において、Ｆは命令取出しサイ
クル、Ｄは命令解読サイクル、Ｑは命令実行開始
待合せサイクル、ＡはVSMS命令のサム動作実行
サイクル、ＳはVSMS命令のストア動作実行サイ
クル、Ｍはベクトル・マルチプライ動作実行サイ
クルをそれぞれ示している。第２図に示すように
VM命令は、タイミングＴ１０までＱサイクルに
入れないため、実行開始はタイミングＴ１１から
になる。このため第１図の乗算器やロード処理部
が空いていても使用されないことになる。
行い、その結果をストア処理部により主記憶装置
にストアする。第２図は、VSMS命令の後にVM
命令が続く場合の従来の処理を示すタイムチヤー
トである。第２図において、Ｆは命令取出しサイ
クル、Ｄは命令解読サイクル、Ｑは命令実行開始
待合せサイクル、ＡはVSMS命令のサム動作実行
サイクル、ＳはVSMS命令のストア動作実行サイ
クル、Ｍはベクトル・マルチプライ動作実行サイ
クルをそれぞれ示している。第２図に示すように
VM命令は、タイミングＴ１０までＱサイクルに
入れないため、実行開始はタイミングＴ１１から
になる。このため第１図の乗算器やロード処理部
が空いていても使用されないことになる。
(3) 発明の目的
本発明は、上記の考察に基づくものであつて、
ベクトル・マクロ命令の実行が終了しない間に後
続ベクトル命令の実行を開始できるようにした命
令実行制御方式を提供することを目的としてい
る。
ベクトル・マクロ命令の実行が終了しない間に後
続ベクトル命令の実行を開始できるようにした命
令実行制御方式を提供することを目的としてい
る。
(4) 発明の構成
そしてそのため、本発明の命令実行制御方式
は、ベクトル・レジスタと、上記ベクトル・レジ
スタのベクトル・データをオペランドとして処理
を行う複数個のパイプライン構造の命令処理部と
を具備するベクトル処理装置において、ベクトル
命令がセツトされる命令レジスタと、該命令レジ
スタのベクトル命令をデコードするデコーダと、
複数の待合せレジスタと、上記命令レジスタにセ
ツトされたベクトル命令の結果オペランドが上記
複数の待合せレジスタにセツトされているベクト
ル命令の入出力オペランドと一致していない時に
上記デコーダの出力するベクトル命令情報を待合
せレジスタに投入する投入制御手段と、命令実行
開始を妨げる要因がないときに待合せレジスタに
セツトされているベクトル命令情報を対応する命
令処理部に送る命令実行開始制御部とを設け、更
に、上記命令レジスタに格納されているベクトル
命令がベクトル・マクロ命令である場合には当該
ベクトル・マクロ命令を構成する複数の単独ベク
トル命令のそれぞれを待合せレジスタに格納する
ように上記投入制御手段を構成し、更に、複数の
待合せレジスタに格納されているベクトル・マク
ロ命令の構成要素である単独ベクトル命令を当該
ベクトル・マクロ命令によつて定められる順序に
従つて上記命令実行開始制御部によつて取り出さ
れるように制御する制御手段を設けたことを特徴
とするものである。
は、ベクトル・レジスタと、上記ベクトル・レジ
スタのベクトル・データをオペランドとして処理
を行う複数個のパイプライン構造の命令処理部と
を具備するベクトル処理装置において、ベクトル
命令がセツトされる命令レジスタと、該命令レジ
スタのベクトル命令をデコードするデコーダと、
複数の待合せレジスタと、上記命令レジスタにセ
ツトされたベクトル命令の結果オペランドが上記
複数の待合せレジスタにセツトされているベクト
ル命令の入出力オペランドと一致していない時に
上記デコーダの出力するベクトル命令情報を待合
せレジスタに投入する投入制御手段と、命令実行
開始を妨げる要因がないときに待合せレジスタに
セツトされているベクトル命令情報を対応する命
令処理部に送る命令実行開始制御部とを設け、更
に、上記命令レジスタに格納されているベクトル
命令がベクトル・マクロ命令である場合には当該
ベクトル・マクロ命令を構成する複数の単独ベク
トル命令のそれぞれを待合せレジスタに格納する
ように上記投入制御手段を構成し、更に、複数の
待合せレジスタに格納されているベクトル・マク
ロ命令の構成要素である単独ベクトル命令を当該
ベクトル・マクロ命令によつて定められる順序に
従つて上記命令実行開始制御部によつて取り出さ
れるように制御する制御手段を設けたことを特徴
とするものである。
(5) 発明の実施例
以下、本発明を図面を参照しつつ説明する。
第３図は本発明による命令制御部７の１実施例
のブロツク図、第４図は本発明の処理を示すタイ
ムチヤートである。第３図において、１２と１３
はレジスタ、１４はデコーダ、１５は投入制御回
路、１６―１と１６―２は待合せレジスタ、１７
はAND回路、１８―１と１８―２は一致回路、
１９は命令実行開始制御部、２０はマクロ命令制
御フラグをそれぞれ示している。
のブロツク図、第４図は本発明の処理を示すタイ
ムチヤートである。第３図において、１２と１３
はレジスタ、１４はデコーダ、１５は投入制御回
路、１６―１と１６―２は待合せレジスタ、１７
はAND回路、１８―１と１８―２は一致回路、
１９は命令実行開始制御部、２０はマクロ命令制
御フラグをそれぞれ示している。
レジスタ１２には、フエツチされたベクトル命
令がセツトされる。レジスタ１２のベクトル命令
はレジスタ１３に移され、レジスタ１３のベクト
ル命令はデコーダ１４によつてデコードされる。
投入制御回路１５は、空きの待合せレジスタがあ
ること及び一致を出力している一致回路が存在し
ないことを条件として、命令デコード情報を空き
の待合せレジスタに投入する。一致回路１８―１
は、待合せレジスタ１６―１の入出力オペランド
レジスタ番号とレジスタ１３のベクトル命令の第
１オペランド・レジスタ番号とを比較し、一致す
れば一致信号を出力する。一致回路１８―２も同
様な動作を行う。命令実行開始制御部１９は、待
合せレジスタ１６―１の結果オペランドが先行し
て実行中の命令のオペランドを更新しないことを
確認し且つその命令が使用する命令処理部が空い
ていることを確認してその命令の実行を開始す
る。命令実行開始制御部１９は、待合せレジスタ
１６―２についても同様な処理を行う。マクロ命
令制御フラグ２０は、ベクトル・マクロ命令が投
入された時にオンされ、演算処理部６からの終了
情報によつてオフされる。
令がセツトされる。レジスタ１２のベクトル命令
はレジスタ１３に移され、レジスタ１３のベクト
ル命令はデコーダ１４によつてデコードされる。
投入制御回路１５は、空きの待合せレジスタがあ
ること及び一致を出力している一致回路が存在し
ないことを条件として、命令デコード情報を空き
の待合せレジスタに投入する。一致回路１８―１
は、待合せレジスタ１６―１の入出力オペランド
レジスタ番号とレジスタ１３のベクトル命令の第
１オペランド・レジスタ番号とを比較し、一致す
れば一致信号を出力する。一致回路１８―２も同
様な動作を行う。命令実行開始制御部１９は、待
合せレジスタ１６―１の結果オペランドが先行し
て実行中の命令のオペランドを更新しないことを
確認し且つその命令が使用する命令処理部が空い
ていることを確認してその命令の実行を開始す
る。命令実行開始制御部１９は、待合せレジスタ
１６―２についても同様な処理を行う。マクロ命
令制御フラグ２０は、ベクトル・マクロ命令が投
入された時にオンされ、演算処理部６からの終了
情報によつてオフされる。
次に第４図の実施例の動作について説明する。
いま、VSMS命令がフエツチされてレジスタ１２
にセツトされたとすると、次のタイミングでレジ
スタ１３に移される。待合せレジスタ１６―１お
よび１６―２が空きであると、VSMS命令は待合
せレジスタ１６―１および１６―２に入れられる
が、待合せレジスタ１６―１はストア動作を行う
デコード情報を合わせて持ち、待合せレジスタ１
６―２はサム動作を行うためのデコード情報をも
つ。また、マクロ命令制御フラグ２０がオンとな
る。マクロ命令制御フラグ２０がONの間は、待
合せレジスタ１６―１の命令の実行開始は禁止さ
れる。このため、先ず待合せレジスタ１６―２に
あるSUM動作の実行が開始され、演算処理部６
内の加算器に起動がかゝり、待合せレジスタ１６
―２が開放される。サム動作が終了すると、演算
処理部６から終了情報が送られて来てマクロ命令
制御フラグがオフになり、これによりストア動作
開始が可能となる。さて、ストア動作が待たされ
ているときに、VM命令がレジスタ１３にセツト
されると、VM命令の第１オペランド・レジスタ
番号と、待合せレジスタ１６―１、１６―２にあ
る命令の入出力オペランド・レジスタ番号とが比
較され、一致がなければ空いているベクトル・デ
ータ処理装置１６―２に入れられる。待合せレジ
スタ１６―１のストア動作は実行開始可能となつ
ていないため、待合せレジスタ１６―２のVM命
令の実行開始条件が調べられ、例えば乗算器が空
いていれば実行開始となる。
いま、VSMS命令がフエツチされてレジスタ１２
にセツトされたとすると、次のタイミングでレジ
スタ１３に移される。待合せレジスタ１６―１お
よび１６―２が空きであると、VSMS命令は待合
せレジスタ１６―１および１６―２に入れられる
が、待合せレジスタ１６―１はストア動作を行う
デコード情報を合わせて持ち、待合せレジスタ１
６―２はサム動作を行うためのデコード情報をも
つ。また、マクロ命令制御フラグ２０がオンとな
る。マクロ命令制御フラグ２０がONの間は、待
合せレジスタ１６―１の命令の実行開始は禁止さ
れる。このため、先ず待合せレジスタ１６―２に
あるSUM動作の実行が開始され、演算処理部６
内の加算器に起動がかゝり、待合せレジスタ１６
―２が開放される。サム動作が終了すると、演算
処理部６から終了情報が送られて来てマクロ命令
制御フラグがオフになり、これによりストア動作
開始が可能となる。さて、ストア動作が待たされ
ているときに、VM命令がレジスタ１３にセツト
されると、VM命令の第１オペランド・レジスタ
番号と、待合せレジスタ１６―１、１６―２にあ
る命令の入出力オペランド・レジスタ番号とが比
較され、一致がなければ空いているベクトル・デ
ータ処理装置１６―２に入れられる。待合せレジ
スタ１６―１のストア動作は実行開始可能となつ
ていないため、待合せレジスタ１６―２のVM命
令の実行開始条件が調べられ、例えば乗算器が空
いていれば実行開始となる。
第４図は本発明による処理のタイムチヤートを
示すものである。第２図と第４図とを比較して判
るように、本発明の実施例によれば命令実行サイ
クルが16サイクルから10サイクルとなり、６サイ
クル早くなつた。なお、実施例では２個の待合せ
レジスタが設けられているが、待合せレジスタの
個数をこれ以上とすることが出来、待合せレジス
タの個数を多くすると、後続ベクトル命令が先行
するベクトル・マクロ命令を完全に追越して実行
することが可能となる。
示すものである。第２図と第４図とを比較して判
るように、本発明の実施例によれば命令実行サイ
クルが16サイクルから10サイクルとなり、６サイ
クル早くなつた。なお、実施例では２個の待合せ
レジスタが設けられているが、待合せレジスタの
個数をこれ以上とすることが出来、待合せレジス
タの個数を多くすると、後続ベクトル命令が先行
するベクトル・マクロ命令を完全に追越して実行
することが可能となる。
(6) 発明の効果
以上の説明から明らかなように、本発明によれ
ば、ベクトル・マクロ命令の実行が終了しなくと
も、後続するベクトル命令を実行することが可能
となり、ベクトル処理装置を効率的に使用するこ
とが可能となつた。
ば、ベクトル・マクロ命令の実行が終了しなくと
も、後続するベクトル命令を実行することが可能
となり、ベクトル処理装置を効率的に使用するこ
とが可能となつた。
第１図はベクトル処理装置の概要を示す図、第
２図はVSMS命令と後続するVM命令の従来の処
理を示すタイムチヤート、第３図は本発明による
命令制御部の１実施例のブロツク図、第４図は本
発明の処理の１例を示すタイムチヤートである。 １…主記憶装置、２…主記憶制御装置、３…ベ
クトル処理装置、４…メモリ・アクセス処理部、
５…ベクトル・レジスタ、６…演算処理部、７…
命令制御部、８…ストア処理部、９…ロード処理
部、１０…乗算器、１１…加算器、１２と１３…
レジスタ、１４…デコーダ、１５…投入制御回
路、１６―１と１６―２…待合せレジスタ、１７
…AND回路、１８―１と１８―２…一致回路、
１９…命令実行開始制御部、２０…マクロ命令制
御フラグ。
２図はVSMS命令と後続するVM命令の従来の処
理を示すタイムチヤート、第３図は本発明による
命令制御部の１実施例のブロツク図、第４図は本
発明の処理の１例を示すタイムチヤートである。 １…主記憶装置、２…主記憶制御装置、３…ベ
クトル処理装置、４…メモリ・アクセス処理部、
５…ベクトル・レジスタ、６…演算処理部、７…
命令制御部、８…ストア処理部、９…ロード処理
部、１０…乗算器、１１…加算器、１２と１３…
レジスタ、１４…デコーダ、１５…投入制御回
路、１６―１と１６―２…待合せレジスタ、１７
…AND回路、１８―１と１８―２…一致回路、
１９…命令実行開始制御部、２０…マクロ命令制
御フラグ。
Claims (1)
- １ ベクトル・レジスタと、上記ベクトル・レジ
スタのベクトル・データをオペランドとして処理
を行う複数個のパイプライン構造の命令処理部と
を具備するベクトル処理装置において、ベクトル
命令がセツトされる命令レジスタと、該命令レジ
スタのベクトル命令をデコードするデコーダと、
複数の待合せレジスタと、上記命令レジスタにセ
ツトされたベクトル命令の結果オペランドが上記
複数の待合せレジスタにセツトされているベクト
ル命令の入出力オペランドと一致していない時に
上記デコーダの出力するベクトル命令情報を待合
せレジスタに投入する投入制御手段と、命令実行
開始を妨げる要因がないときに待合せレジスタに
セツトされているベクトル命令情報を対応する命
令処理部に送る命令実行開始制御部とを設け、更
に、上記命令レジスタに格納されているベクトル
命令がベクトル・マクロ命令である場合には当該
ベクトル・マクロ命令を構成する複数の単独ベク
トル命令のそれぞれを待合せレジスタに格納する
ように上記投入制御手段を構成し、更に、複数の
待合せレジスタに格納されているベクトル・マク
ロ命令の構成要素である単独ベクトル命令を当該
ベクトル・マクロ命令によつて定められる順序に
従つて上記命令実行開始制御部によつて取り出さ
れるように制御する制御手段を設けたことを特徴
とする命令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420281A JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420281A JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105355A JPS58105355A (ja) | 1983-06-23 |
| JPS6134188B2 true JPS6134188B2 (ja) | 1986-08-06 |
Family
ID=16486518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20420281A Granted JPS58105355A (ja) | 1981-12-17 | 1981-12-17 | 命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358687U (ja) * | 1989-10-14 | 1991-06-07 | ||
| JPH04101589U (ja) * | 1991-02-04 | 1992-09-02 | 朝日エテイツク株式会社 | 内照式の看板装置 |
| JP2629160B2 (ja) * | 1991-08-21 | 1997-07-09 | 株式会社タツノ・メカトロニクス | 給油機 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224366A (ja) * | 1985-07-03 | 1987-02-02 | Hitachi Ltd | ベクトル処理装置 |
| JP2007050190A (ja) * | 2005-08-19 | 2007-03-01 | Takashi Kinoshita | ゴルフフォーム矯正用具 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
| JPS5421150A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Information processor |
-
1981
- 1981-12-17 JP JP20420281A patent/JPS58105355A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
| JPS5421150A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Information processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358687U (ja) * | 1989-10-14 | 1991-06-07 | ||
| JPH04101589U (ja) * | 1991-02-04 | 1992-09-02 | 朝日エテイツク株式会社 | 内照式の看板装置 |
| JP2629160B2 (ja) * | 1991-08-21 | 1997-07-09 | 株式会社タツノ・メカトロニクス | 給油機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105355A (ja) | 1983-06-23 |
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