JPH0227429A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パイプラインによって制御されるデータ処理装置におい
て、主記憶に対するオペランドフェッチと、レジスタに
対するオペランドフェッチとの間に時間差１のあるオペ
ランドフェッチを行う際のパイプライン制御方式に係り
、特に、主記憶に対するオペランドフェッチの制御方式
に関し、主記憶に対するオペランドフェッチと、レジス
タに対するオペランドフェッチとの間に時間差のあるオ
ペランドフェッチを行う命令を実行する際の演算ステー
ジでの空き時間を無くすることを目的とし、 前命令の処理中の主記憶オペランドのアドレス計算の為
の演算器の空き時間に、該アドレス演算器を用いて、当
該命令の主記憶オペランドのアドレス計算、及び該主記
憶に対するフェッチ要求を送出するように制御する。

〔産業上の利用分野〕

本発明は、パイプラインによって制御されるデータ処理
装置において、主記憶に対するオペランドフェッチと、
レジスタに対するオペランドフェッチとの間に時間差の
あるオペランドフェッチを行う際のパイプライン制御方
式に係り、特に、主記憶に対するオペランドフェッチの
制御方式に関する。

従来から、計算機システムの処理能力を向上させる為に
、複数個の命令をパイプラインに投入して、該投入され
た複数個の命令を並列に実行することが行われている。

然しなから、例えば、主記憶に対するオペランドフェッ
チと、レジスタに対するオペランドフェッチとの間に時
間差があると、レジスタオペランドは、例えば、１τで
得られるのに比較して、主記憶オペランドは、例えば、
２ｒかかるようなケースでは、該主記憶からのオペラン
ドデータが得られる迄、演算ステージを実行することが
できないことから、パイプラインの演算ステージ（Ｅス
テージ）に空きが生じるという問題があり、該演算ステ
ージの空きを生じさせないパイプライン制御方式が必要
とされていた。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来のパイプライン制御方式を説明する図であって、（
ａ）はレジスタオペランドと主記憶オペランドによる加
算命令の場合を示し、（ｂ）は２オペランドの除算命令
の場合を示している。

通常、パイプライン計算機においては、演算ステージ（
Ｅステージ）に空きが生じないように制御されており、
例えば、オペランドアドレスの計算、オペランドフェッ
チ要求を行うＡステージにおいては、前の命令のＥステ
ージが終了する迄、同じＡステージの状態で待ち続ける
ように動作する。

又、該Ａステージは１回実行されると、直ぐ、次のＥス
テージに遷移するように動作する為、例えば、２つの主
記憶オペランドを持つ命令を実行する場合、Ａステージ
で第１オペランドのアドレス計算を行うと、第２オペラ
ンドは次のＥステージにおいて、同じアドレス計算用の
演算器を使用してアドレス計算を行うように機能する。

そして、Ａステージでは、純ハードウェア論理によりア
ドレス計算を行うが、Ｅステージでは、元々マイクロプ
ログラム化されていることから、該アドレス計算に対し
てもマイクロプログラムによって演算される。

又、一般に、主記憶に対するオペランドフェッチは、レ
ジスタに対するオペランドフェッチに比較してフェッチ
時間が長く、例えば、２τ必要とする為、あるＥステー
ジでフェッチ要求を送出しても、咳主記憶オペランドの
データが得られるのは２τ後であることから、該アドレ
ス演算器に空きが生じることがある。

該Ｅステージで実行されるアドレス演算器の空きは、例
えば、マイクロプログラムレジスタの内容が、無操作命
令（ＮＯＰ）であるかどうかを検出することで知ること
ができる。

上記パイプライン計算機の一般的な動作態様を前提にし
て、第２図（ａ）　、　（ｂ）に示した各ケースの動作
を説明する。

（ａ）　　レジスタに対するオペランドフェッチ（例え
ば、１τ必要）と、主記憶に対するオペランドフェッチ
（例えば、２τ必要）に時間差があって、該主記憶に対
するオペランドフェッチが１つである加算命令（ＡＤＤ
）の場合： 先ず、Ｄステージで、該加算命令（ＡＤＤ）■がデコー
ドされ、次のＡステージで主記憶に対する第２オペラン
ド（ＯＦ２）のアドレスの計算と、フェッチ要求が送出
されると共に、汎用レジスタに対する第１オペランド（
ＯＰＩ）のアクセス要求が送出される。

本例においては、前の命令■のＥステージ（Ｅ７）は、
図示されている如（に、本加算命令（ＡＤＤ）のＡステ
ージで終了しているので、当該加算命令（八〇〇）は、
該Ａステージの終了で、即、Ｅ０ステージに遷移でき、
上記第１オペランド（ＯＰＩ）は、ワークのＡレジスタ
３０に設定されるが、第２オペランド（ＯＦ２）である
主記憶オペランドは、前述のように２τかかるので、当
該Ｅ０ステージではワークのＢレジスタ３１に設定でき
ず、次のＥ１ステージで、該Ｂレジスタ３１に設定され
る。

従って、該加算演算（ＡＤＤ）は、該Ｅ、ステージで実
行されることになり、図示されている如くに、Ｅ０ステ
ージが空き（オペランド演算器４．アドレス演算器ｌの
空き）サイクルとなってしまうという問題があった。

（ｂ）主記憶オペランドが２オペランド（ＯＰＩ、０Ｐ
２）である除算命令の場合： この場合には、当該除算命令■のＡステージにおいて、
主記憶オペランド（ＯＦ２）に対するアドレス計算と、
フェッチ要求が送出され、ｍ＜、ＥＯステージで主記憶
オペランド（ＯＰＩ）に対するアドレス計算とフェッチ
要求が送出される結果、２τ後のＥ３ステージで該２つ
の主記憶オペランド（ＯＰｌ、０Ｐ２）のデータが揃い
、該Ｂｔステージにｍ　＜　Ｅ、ステージ塩において、
除算が実行されることになる。

従って、この場合には、Ｅ、ステージに空き（オペラン
ド演算器４．アドレス演算器１の空き）が生じることに
なる。

このように、パイプライン計算機のＥステージにおいて
は、その命令の形式によって空きサイクルが生じるとい
う性質がある。

本発明は上記従来の欠点と性質に鑑み、パイプラインに
よって制御されるデータ処理装置において、主記憶に対
するオペランドフェッチと、レジスタに対するオペラン
ドフェッチとの間に時間差のあるオペランドフェッチを
行う際の演算ステージの空きサイクルを無くするパイプ
ライン制御方式を提供することを目的とするものである
。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成されたパイプライン制
御方式によって解決される。

パイプラインによって制御されるデータ処理装置におい
て、主記憶に対するオペランドフェッチと、レジスタに
対するオペランドフェッチとの間に時間差のあるオペラ
ンドフェッチを必要とする命令■を実行する際、 前命令の処理中の主記憶オペランドのアドレス計算の為
の演算器の空き時間に、該アドレス演算器を用いて、上
記命令■の主記憶オペランドのアドレス計算、及び主記
憶に対するフェッチ要求を送出するように制御する 〔作用〕 即ち、本発明によれば、パイプラインによって制御され
るデータ処理装置において、主記憶に対するオペランド
フェッチと、レジスタに対するオペランドフェッチとの
間に時間差のあるオペランドフェッチを必要とする命令
■を実行する際、該主記憶に対する複数個のオペランド
フェッチのみを実行する命令においては、一般に、主記
憶に対するオペランドフェッチの動作態様によって、Ｅ
ステージの種々のステージにおいて、アドレス計算器に
空きが生じること、及び、一般に、該Ｅステージが終了
する迄、次の命令のＡステージが待っていることに着目
して、前の命令の上記Ｅステージの空きサイクルを当該
命令■のＡステージにおいて捕捉し、主記憶オペランド
のアドレス計算。

フェッチ要求を行い、予め、該主記憶オペランドを特定
のレジスタに先取りしておいて、当該命令■のＥステー
ジに空きサイクルが生じないように制御する。

従って、本発明を実施した場合には、主記憶に対するオ
ペランドフェッチと、レジスタに対するオペランドフェ
ッチとの間に時間差のあるオペランドフェッチを必要と
する命令のＥステージでの空き　（オペランド演算器の
空き）サイクルがな（なり、該パイプライン計算機の性
能を向上させることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を模式的に示した図であり、
（ａ）は前命令の６１　ステージでアドレス演算器が空
いている場合を示し、（ｂ）は前命令のＥ６ステージで
アドレス演算器が空いている場合を示し、（ｃ）はアド
レス演算器の空きステージの検出手段を示しており、該
前命令におけるアドレス演算器の空きステージを次の命
令のＡステージにおいて捕捉し、主記憶オペランドをフ
ェッチする為のアドレス計算、フェッチ要求を行う手段
が本発明を実施するのに必要な手段である。尚、全図を
通して同じ符号は同じ対象物を示している。

以下、第１図によって本発明のパイプライン制御方式を
説明する。

前述のように、主記憶オペランドのアドレスを計算する
為のアドレス計算器１は、Ａステージで使用される場合
には、純ハードウェア論理で使用されるが、Ｅステージ
で使用される場合には、マイクロプログラムによって使
用されている。

従って、該アドレス計算器１が該Ｅステージで使用され
ているか否かは、（ｃ）図に示したように、マイクロプ
ログラムのマイクロ命令レジスタ２に、例えば、無操作
命令（ＮＯＰ）が設定されているか否かをデコーダ２ａ
で検出することにより認識することができる。

該検出信号［相］により、該アドレス計算器１に対する
入力レジスタ（インデックスレジスタ（ＸＲ）　。

ペースレジスタ（ＢＲ）　、ディスプレイスメント（Ｄ
Ｒ））を、命令パイプラインのＡステージから取り出す
か、Ｅステージから取り出すかを切り換えると共に、該
アドレス計算の実行制御をマイクロプログラムで行うか
、ハードウェア論理で行うかを切り換えるように機能さ
せることで、以下に説明するアドレス計算器１の切り換
え制御が実現できる。

先ず、（ａ）の例について説明する。この例では、注目
している加算命令（該命令が、前述のように、主記憶（
ＭＳ）に対するオペランドフェッチと、レジスタに対す
るオペランドフェッチとの間に時間差のあるオペランド
フェッチを必要とする命令である）　（ＡＤＤ）■の前
の命令■がＯＰＩ’　、　’ＯＰ２’で示す主記憶オペ
ランドを２つ持っている除算命令であって、Ｅステージ
は、図示されている如くに、Ｅ。〜Ｅ、、迄を必要とし
、前述のように、Ｅ、ステージでアドレス演算器が空い
ている場合、当該加算命令（ＡＤＤ）■において、待ち
状態にあるＡステージの上記Ｅ、ステージのサイクルに
おいて、（Ｃ）図に示した手段で、該アドレス計算器１
を取り込み、該加算命令（ＡＤＤ）■の為の主記憶オペ
ランドのアドレス計算、フェッチ要求を行い、例えば、
２τ後において得られた該フェッチデータを、先取り用
のＰレジスタ３３にセットしておき、前命令■のＥステ
ージ（Ｅ、ステージ）の終了と同時に、該加算命令（Ａ
ＤＤ）■を実行ステージ（Ｅ＋ステージ）に遷移させ、
又、上記先取りしている主記憶オペランドのＰレジスタ
３３からＢレジスタ３１への転送と、汎用レジスタ（Ｇ
Ｒで示す）からのレジスタオペランドのフェッチ（Ａレ
ジスタ３０へのセット）を行い、従来方式で必要として
いたＥ０ステージを省略して、Ｅ、ステージで該加算処
理を実行させるようにすることができる。

次の（ｂ）図に示した例は、主記憶オペランドデータを
受は取るタイミングと同時に、前命令が終了する場合で
ある。

即ち、注目している上記の加算命令（ＡＤＤ）■の簡の
命令■が命令■と同様加算命令（ＡＤＤ）であって、Ｅ
ステージは、図示されている如（に、Ｅｏ。

及びＥ１迄の２ステージを必要とし、前述のように、Ｅ
０ステージでアドレス演算器が空いている場合であって
、当該加算命令（ＡＤＤ）■において、待ち状態にある
Ａステージの上記Ｅ０ステージのサイクルにおいて、（
Ｃ）図に示した手段で、該アドレス計算器１を取り込み
、該加算命令（ＡＤＤ）■の為の主記憶オペランドのア
ドレス計算、フェッチ要求を行い、例えば、２τ後のに
おいて得られた該フェッチデータを受は取るタイミング
において、前命令■のＥステージ（Ｅ、ステージ）の終
了となるので、該主記憶オペランドデータを直接ワーク
のＢレジスタ３１にセットすると共に、汎用レジスタ（
ＧＲ）からのレジスタオペランドをＡレジスタ３０にセ
ットして、該加算命令（ＡＤＤ）■を実行ステージ（Ｅ
ｌステージ）に遷移させることで、従来方式で必要とし
ていたＥ０ステージを省略して、Ｅ、ステージで該加算
処理を実行させることができる。

この例においては、（ａ）図に示した例のように、主記
憶オペランドデータをＰレジスタ３３に設定して、続く
該加算命令のＥ、ステージにおいて、へ十Ｐ　＝ＯＣな
る演算を行うようにしても良いことはいう迄もないこと
である。

尚、第１図（ａ）　、　（ｂ）において示したＡ、ステ
ーシバ、３１５　Ａステージの処理が既に実行済みであ
ることを示している。

このように、本発明は、命令処理中のＥステージにおい
て、アドレス計算器が空いている場合があることに着目
し、後続の命令が、例えば、主記憶に対するオペランド
フェッチと、レジスタに対するオペランドフェッチとの
間に時間差のあるオペランドフェッチを行う命令の場合
に、上記前命令中のアドレス演算器の空き時間を検出し
て、当該命令の主記憶オペランドフェッチの為のアドレ
ス計算、フェッチ要求を行い、該主記憶オペランドを先
取りして、当該命令の演算ステージでの空きの発生を無
くするようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のパイプライン制
御方式は、パイプラインによって制御されるデータ処理
装置において、主記憶に対するオペランドフェッチと、
レジスタに対するオペランドフェッチとの間に時間差の
あるオペランドフェッチを行う命令を実行する際に、前
命令の処理中の主記憶オペランドのアドレス計算の為の
演算器の空き時間に、該アドレス演算器を用いて、当該
命令の主記憶オペランドのアドレス計算、及び主記憶に
対するフｊ−ソチ要求を送出するようにしたものである
ので、該主記憶に対するオペランドフェッチと、レジス
タに対するオペランドフェッチとの間に時間差のあるオ
ペランドフェッチを必要とする命令のＥステージでの空
きサイクルがなくなり、該パイプライン計算機の性能を
向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を模式的に示した図。 第２図は従来のパイプライン制御方式を説明する図。 である。 図面において、 １はアドレス計算器、又はアドレス演算器。 ２はマイクロ命令レジスタ。 ２ａはデコーダ。 ４はオペランド演算器。 ■は前命令、父はｍ’ｔｉ伜卒、■は加算命令。 ［相］はデコーダ出力で°ＮＯＰ’を示す信号。 Ｄ、Ａ、Ｅｔ、Ｃ，−はパイプラインの各ステージ。 ＯＰＩ、ＯＰ２はオペランド。 ＧＲは汎用レジスタ、　　　ＭＳは主記憶。 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 パイプラインによって制御されるデータ処理装置におい
   て、主記憶に対するオペランドフェッチと、レジスタに
   対するオペランドフェッチとの間に時間差のあるオペラ
   ンドフェッチを必要とする命令（［２］）を実行する際
   、 前命令の処理中の主記憶オペランドのアドレス計算の為
   の演算器（１）の空き時間に、該アドレス演算器（１）
   を用いて、上記命令（［２］）の主記憶オペランドのア
   ドレス計算、及び該主記憶に対するフェッチ要求を送出
   するように制御することを特徴とするパイプライン制御
   方式。