JPS6277648A

JPS6277648A - 命令読出し制御方法

Info

Publication number: JPS6277648A
Application number: JP60217168A
Authority: JP
Inventors: Tsutomu Sumimoto; 勉住本; Hidenori Takeuchi; 秀紀竹内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-04-09
Also published as: JPH0514288B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、電子計算機における命令読出し制御方式に関
する。

〔発明の背景〕

電子計算機において処理の高速化を実現する方法の一つ
に命令の先読み方式があるが、従来は例えば［日経エレ
クトロニクスＪ　１９７９年１２月２４日号の１０４〜
１３０頁に”ＬＳＩ技術の助けを借りてパイプライン方
式を強化した最高速の商用汎用コンピュータ”と題して
記載されているように、命令バッファレジスタの一つが
空きになったときに命令読出しを行うという方式がとら
れていた。しかし、この方式では、命令バッファレジス
タの数が８バイトレジスタが２個程度では、命令先取り
効果が不十分で、先行制御部れが起き易い。逆に、命令
バッファレジスタを多く持つと、ハードウェア量が多く
なり、コスト的に問題となる。

〔発明の目的〕

本発明の目的は、少ないハードウェア量で性能の高い命
令先取り制御を行う方式を提供することである。

〔発明の概要〕

本発明は、メモリへの命令読出し要求を、命令バッファ
の空き状態とは無関係に発行し、読出した命令を命令バ
ッファレジスタに取込む時点で、命令バッファレジスタ
に空きがあれば命令取込みを行い、空きがなければ該デ
ータを捨てる制御を行うことにより、命令バッファレジ
スタを大量に持つことなく性能のよい命令先取りを行う
ものである。

〔発明の実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図を示す。

図で１はメモリ、２はメモリ１の写しを格納する高速ア
クセスタイムのバッファメモリ（ＢＳ）、３はＢＳ２の
登録アドレスを保持するアドレスアレイ（ＡＡ）　、４
と５は共に８バイトの命令バッファレジスタ（ＩＢＲＡ
、ＩＢＲＢ）　、６と７はＩＢＲＡ４とＩＢＲＢ５（７
）有効性表示子（Ｉ　ＢＶＡ、ＩＢＶＢ）である。８は
命令切出し回路、１６は命令切出しポインタ（ＩＰ）、
９は切出した命令を保持する４バイトの命令レジスタ（
ＩＲ）である。１０は命令アドレスレジスタ（Ｎ　Ｉ　
Ａ）、１１は命令読出しアドレスを計算するインフレメ
ンタ（ＩＮＣＡ）、１２はＮｌＡｌ０を更新するインフ
レメンタ（ＩＮＣＢ）を示す。１４はオペランドアドレ
スレジスタ（ＡＤＨ）である。１７はオペランドアドレ
ス制御回路である。５０は命令処理の制御を司さどる制
御回路（ＩＣＴＬ）を、５１はＡＡ３、ＢＳ２の制御を
行う制御回路（ＢＣＴＬ）を示す。

次に、動作を第２図により説明する。第２図（イ）は４
バイト長の命令がメモリ１に入っている状態を示す、こ
の写しがＢＳ２にも入っており、該アドレスがＡＡ３に
登録されている。

いま、命令アドレスがＮｌＡｌ０に、初期値として１０
０番地をセットして、命令実行スタートがかきった場合
について説明する。

初期状態は、ＩＢＶＡ６、ＩＢＶＢ７が共に“０”であ
る。即ち、ＩＢＲＡ４、ＩＢＲＢ５が共に空状態である
。スタート指示で、第２図（ハ）の命令読出しステージ
■が起動される。即ち、ＩＣＴＬ５０にて、ＮｌＡｌ０
の内容（１００番地が入っている）をＩＮＣＡＩＩにて
第２図（ロ）の加算（本ケースはＮＩＡ＋Ｏ）を行い、
このアドレス（１００番地）をセレクタ１５を経由して
、線２２にてＡＡ３に送る制御を行う、これと同時に、
Ｉ　ＣＴＬ　５０からＢＣＴＬ５１に制御線６０にて、
命令読出し指示（ＡＩ指示）が出される。

これを受けて、ＢＣＴＬ５１では該アドレスにてＡＡ３
の参照を行う、また、アドレス線２２の８バイト単位で
の偶・奇を示すビット値をフリップフロップＩＦＰ１３
にセットしておく、（本ケースでは、１００番地ゆえ、
ＩＦＰ１３は＃　Ｏ＃ｌになる。）以上が、第２図（ハ）の第１サイクル■のＡＩステージ
の動作である１次サイクル■では、ＬＩステージの動作
を行う。このステージでは、ＩＣＴ　Ｌ　５．０からＢ
ＣＴＬ５１に、ＬＩステージの指示が出される。これを
受けたＢＣＴＬ５１では、ＡＩステージでのＡＡ３の参
照結果に基づいて、１００番地がＡＡ３に登録されてい
れば、ＢＳ２から該命令を８バイト読出して、ＩＢＲＡ
４及びＩＢＲＢ５に送る。同時に、ＩＣＴＬ５０に、線
６１を通じてその旨の報告を行う、これにより、ＩＣＴ
Ｌ５１では、事前にセットしてあったＩＦＰ１３の値（
本ケースでは“０”）に従い、ＩＢＲＡ４に８バイトの
データを取込み、同時にＩＢＶＡ６を“１”にセットす
る。

もし、１００番地がＡＡ３に登録されていなければ、Ｂ
ＣＴＬ５１は該アドレスをメモリ１に送り、メモリ１か
らＢＳブロック転送を行う。そして、アドレスをＡＡ３
に登録する。この間、ＢＣＴＬ５１からの転送で、ＩＣ
ＴＬ５０は動作を一時停止する。このブロック転送は公
知の技術であるので、これ以上の説明は省略する。

以上のようにして、ＡＩ−ＬＩステージによりＩＢＲＡ
４に８バイトの命令がセットされる。

一方、スタートと同時に、Ｉ　ＣＴＬ　５０では、第２
図（ハ）に示すように、サイクル■からＤスデータが起
動される。これは、命令解読ステージであり、ＩＢＲＡ
４、ＩＢＲＢ５から命令切出しポインタＩＰ１６に従っ
て、命令切出し回路８にて命令（命令（１））を切出し
てＩＲＱにセットし、さらにこれをアドレス制御回路１
７に送り、この中でオペランドアドレスを算出し、結果
をＡＤＲ１４にセットする。このＤステージは、サイク
ル■ではまだ命令読出しが成功していないからＤステー
ジ失敗となる。サイクル■でも同様である。そして、命
令がＩＢＲＡ４に取込まれた後のサイクル■にてＤステ
ージは成功する。この時、ＩＰ１６は初期状態“０”に
なっている（１００番地スタートゆえ）ため、ＩＢＲＡ
４の先頭４バイトがＩＲＱに切出されてセットされる。

この切出し後、ＩＰ１６は、命令長分だけ更新されてＫ
Ｌ　４　ｙ＋がセットされる・ＩＣＴＬ５０では、サイクル■のＤステージが成功した
ので、サイクル■ではＡステージを起動する。即ち、オ
ペランドアドレスをＡＤＲ１４から、セレクタ１５を経
由してＡＡ３に送る。同時に、ＢＣＴＬ５１にＡ動作を
指示する。ＢＣＴＬ５１では、該アドレスでのＡＡ３の
参照動作を行う。次のサイクル■では、Ｌ動作がＩＣＴ
Ｌ５０からＢＣＴＬ５１に指示され、ＢＣＴＬ５１では
。

該アドレスがＡＡ３にあれば、対応するデータをＢＳ２
から読出し、オペランドレジスタ０ＢＲ７０にセットし
、ＡＡ３になければブロック転送処理が行われる。次の
サイクル■では、ＩＣＴＬ５０からマイクロプログラム
制御回路に指示が出されて、マイクロプログラムに従っ
た動作が行われる。

次命令（命令（２））のＤステージはサイクル■でＩＣ
ＴＬ５０にて開始される。これは、命令（１）の命令コ
ードをみて、命令（１）のＥステージが１マシンサイク
ルで完了することを認識して開始するものである。もし
、Ｅが２サイクル以上の命令においては、最終Ｅステー
ジの直前のステージにて、マイクロプログラムにより次
命令のＤステージ起動がＩＣＴＬ５０に出される。

以上のようにして、次々と命令が処理されていく。命令
（２）のＤステージ成功時に、ＩＢＶＡ６は１′０”に
リセットされる。（ＩＢＲＡ４を使い切ったため）一方、命令読出しは第２図（ハ）の■、■サイクルのＡ
Ｉ−ＬＩ以降は、以下のように行わ九る。

即ち、サイクル■の先頭では、まだＤステージが成功し
ていないので、サイクル■にて再度ＡＩステージを起動
する。但し、このときのＩ　ＮＣＡｌ１の動作は第２図
（ロ）に示すように、ＩＢＶＡ６が“１”のため、ＮＩ
Ａ＋８　（即ち、１０８番地）が出力される。このアド
レスにてＡＡ３が参照される。一方、ＩＦＰ１３は“１
”にセットされる。

サイクル■の終りでＤステージ成功状態になると、サイ
クル■ではＬｐ指示がＩＣＴＬ５０からＢＣＴＬ５１に
出される。このＬｐ指示を受けたＢＣＴＬ５１は、ＡＡ
３の参照結果で以下の動作を行う、即ち、該アト【Ｊス
（１０８番地）が、ＡＡ３上にあれば該当データ（命令
）をＢＳ２を読出して命令バッファに送るが、もしＡＡ
３上になければ何もしない。つまり、ブロック転送を発
生しない。

今、１０８番地がＡＡａ上にあるとすると、ＢＳ２から
読出した８バイトの命令はＩＦＰ１３が（Ｊ　ｌ　９７
のため、ＩＢＲＢ５に取込まれ、同時に１ＢＶＢ７が“
１”にセットされる。

ＮｌＡｌ０は、命令処理のＬステージにて、ｌＮＣＢ１
２にて、命令長だけ加算される。即ち、１００に４が加
えられ、サイクル■で１０４に更新される。分岐命令時
は、分岐先アドレスがＡＤＲ１４からのパスでＮｌＡｌ
０にセットされる。

次にＩＣＴＬ５０にて、Ａステージのサイクル■の次サ
イクル■で次の命令読出しが起動される。

このときは、先行命令（１）のＡ−Ｅステージ中である
ため、ＩＣＴＬ５０にて、次サイクル■でＬｐ指示が出
される。アドレスは（２−２）により１１６である。

以下、オペランドのＡステージの隙間をぬって、ＩＣＴ
Ｌ５０にて命令先取り動作ＡＩ−Ｉ　ｐが起動される。

然るに、命令先取り動作■のＡＩ−Ｌｐをみてみると、
第２図（ロ）に従がい、■のＡＩのアドレスは、ＮＩＡ
＋１６、即ち、１０４＋１６＝１２０番地であり、ＩＰ
１６は０”を指している。Ｌｐステージ（第■サイクル
）でＢＳ２から読出してきた８バイトの命令（アドレス
１２０番地）は、ＩＰ１６が“０”のため、ＩＢＲＡ４
に取込もうとする。然るに、ＩＢＶＡ６が“１〃のま＼
のため、ＩＢＲＡ４には取込めず、読出したデータ（命
令）は捨てられる。

このようにして、第２図（ハ）に示すように命令が処理
されてゆく。

分岐命令での分岐成功のように、命令アドレスがシーケ
ンシャルに更新されない場合は、ＩＢＶＡ６、ＩＢＶＢ
７は共に一担１′Ｏ”にリセットされた後、新しく読出
された命令がＩＢＲＡ４、よりＲＢ５にセットされる。

この読出しは、分岐命令タイプによっては、オペランド
読出しとしてＢＳ２から読出されたデータが、命令読出
しに化かされて、そのま＞ＩＢＲＡ４またはＩＢＲＢ５
に取込まれる。詳細は公知の技術につき省略する。

次に、命令先取りＡＩ−Ｌｐで該当アドレスがＡＡａ上
になかった場合について述べる。このときは該命令読出
しは失敗とする。そして、新たにＡＩ−Ｌｐを起動して
も、（オペランドの読出しでのブロック転送で該命令が
同じブロックのために持ってこられる場合を除いて）成
功はしない。

そのうちに、ＩＢＲＡ４、ＩＢＲＢ５上の先取り命令を
使い切ると、第３図に示すように、命令（２）のＤステ
ージの先行制御を失敗し、命令（１）終了後、改めて命
令読出し■がＡＩ−ＬＩの形で起動され、命令（２）が
ブロック転送により読出されることになる。

また、マイクロプログラムで制御するＥステージが１サ
イクルで終らないときは、第４図に示すように、マイク
ロプログラム指示で命令読出し■や、次命令（２）のＤ
ステージが起動される。

この場合の命令読出しの動作仕様は、第２図の場合と同
じである。

上記実施例では、先行制御が有効に働いてＬ〜Ｅステー
ジ中の命令先取りもＡＩ−Ｌｐとしたが、これは明らか
に命令先取りアクセスなので、ＡＩステージをＡＰと定
義し、ＬｐステージはＩＣＴＬ５０→ＢＣＴＬ５１への
指示なしに、ＡｐステージでＬｐタイプアクセスとして
指示できるようにもできる。

また、本実施例では、命令バッファレジスタは８バイト
が２本としたが、これは任意の構成でも適用できること
は明白である。

また、実行制御は、基本命令処理で２マシンサイクルず
らして次命令を起動するとしたが、これは１マシンサイ
クルまたは３マシンサイクル以上ずらしてもよい、なお
、１マシンサイクルずらす場合、オペランドの読出しが
必要で、且つ、演算サイクルが１マシンサイクルの命令
が連続するとき、バッファメモリは毎サイクルがオペラ
ンド読出しで占有されて、命令先取りアクセスが行われ
ないことになる。しかし、オペランドのバッファメモリ
アクセスが不要な命令（例えば、レジスターレジスタオ
ペランド同士の演算命令）が一つでも現われると、その
Ａ−Ｌステージそのものが、。

ＡＩ−Ｌｐとして動作させることができる。

また１本実施例では、命令先取り要求は、先行する命令
読出しのＬｐステージ結果を特って、次ＡＩを制御する
（ＩＢＶＡ６．ＩＢＶＢ７（７）値によるアドレス制御
）としたが、先行命令読出しが処理中であることを認識
して、該先行命令読出しのＩＦＰ値の指す命令バッファ
レジスタ（ＩＢＲＡ４またはＩＢＲＢ５）の仮想有効表
示子を“１”にし、この仮想有効表示子と本来の有効表
示子（ＩＢＶＡ６、ＩＢＶＢ７）　との論理和（ＯＲ）
をとることにより、アドレス制御を行うようにして、命
令読出しを連続して出すように制御することも可能であ
る。第５図にこの関係を示す。即ち、第５図（イ）のよ
うに、命令読出し■が命令読出し■の結果を待たないで
要求を立上げる場合、■がＩＢＲＡ４に対応したアドレ
スであったときは、■のＬｐステージで仮想有効表示子
Ａを′１”にする。そして、同図（ロ）に示すように、
命令バッファからの命令切出しポインタがＩＢＲＡ内を
指すか、ＩＢＲＢ内を指すかを判定することにより、継
続命令読出し■のアドレス制御を行う。即ち、仮想有効
表示子と本来の表示子とのＯＲ（論理和）が、共に“０
”ならばＮＩＡ＋“０”、両方とも“１”ならばＮＩＡ
＋１６の制御を行い、Ａ系、Ｂ系どちらか一方のみ、′
１”の場合は、次に命令バッファから切出す方の有効表
示予相が１１０”ならばＮＩＡ＋０１１１″ならばＮＩ
Ａ＋８の動作を指示する。こうすることにより、先行命
令読出しの結果を待たずに１次命令読出しのアドレス制
御を可能とすることができ、命令読出し要求の立上げピ
ッチを小さくできる。命令バッファレジスタへの取込み
は、ＩＦＰの指す方の本来の有効表示子（ＩＢＶＡ５ま
たはＩＢＶＢ６）が′０”のときにのみ行う。“１″な
らば無効にする（捨てる）。この仮想有効表示子の考え
方は、ＡＩ−ＬＰだけでなく、ＡＩ−ＬＩについても同
様に適用できる。

また、実施例では命令バッファレジスタ構成としたが、
これはＲＡＭで構成されるバッファメモリ構造でも本発
明は適用できる。

〔発明の効果〕

以上述べたように、本発明によれば、命令バッファレジ
スタ満杯状態に於いても命令先取り要求を出し、該アド
レスがバッファメモリ上にある限り命令を読出して、命
令バッファレジスタ取込み時点で命令バッファレジスタ
が空いていれば取込み、満杯ならば該読出しデータ（命
令）を捨てるようにした２め、少ない命令バッファレジ
スタでも性能上のオーバヘッドの少ない命令先取り制御
が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の基本動作を示す図、第３図は先行制御部れのある場
合を示す図、第４ｙＡは演算サイクルが１サイクルで終
らない場合を示す図、第５図は本発明の他の実施例の動
作を示す図である。１・・・メモリ、　　２・・・バッファメモリ、３・・
・アドレスアレイ、　４，５・・・命令バッファ、６．
７・・・命令バッファ有効性表示子、８・・・命令切出
し回路、　９・・・命令レジスタ、１０・・・命令アド
レスレジスタ、１１・・・命令読出しアドレスインクリメンタ。第　　１　　図第　　２　　図（ハ） □Ｌ

Claims

【特許請求の範囲】

（１）命令バッファを設け、命令を先読みして該命令バ
ッファに取り込む命令読出し制御方式において、メモリ
への命令読出し要求を、命令バッファの空き状態とは無
関係に発行し、読出した命令を命令バッファに取込むと
きに、該命令バッファの空き状態をみて空いていれば取
込み、空いていなければ取込みを抑止することを特徴と
する命令読出し制御方式。
（２）先行する命例読出しの命令バッファへの取込み成
功、不成功を判定する前に、先行の命令読出しを成功と
仮定して、引き続く命令読出しのアドレスを制御するこ
とを特徴とする特許請求の範囲第１項記載の命令読出し
制御方式。