JPH02100740A - キャッシュ・メモリユニットのブロック・ロード動作方式 - Google Patents
キャッシュ・メモリユニットのブロック・ロード動作方式Info
- Publication number
- JPH02100740A JPH02100740A JP63254239A JP25423988A JPH02100740A JP H02100740 A JPH02100740 A JP H02100740A JP 63254239 A JP63254239 A JP 63254239A JP 25423988 A JP25423988 A JP 25423988A JP H02100740 A JPH02100740 A JP H02100740A
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- Japan
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- cache memory
- cpu
- cache
- memory
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 239000012160 loading buffer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵ （中央処理装置）の処理能力を高め
るキャッシュ・メモリ・ユニットに関し、特にキャッシ
ュ ミスが発生した際にメインメモリからキャッシュメ
モリヘデータ転送を行なうプロ・ブタ・ロート動作方式
に関する。
るキャッシュ・メモリ・ユニットに関し、特にキャッシ
ュ ミスが発生した際にメインメモリからキャッシュメ
モリヘデータ転送を行なうプロ・ブタ・ロート動作方式
に関する。
従来、この種のキャッシュ・メモリ・ユニツｌ〜のブロ
ック・ロード動作方式は、第３図のように、ＣＰＵ （
中央処理装置）のメモリ・アクセスがキャッシュ・ミス
であるとユニットが判断した後で、メ、イン・メモリか
ら、該当する領域のデータをキヤ・ソシュ・メモリへ取
り込む方式であった５ 〔発明が解決しようとする課題〕 上述した従来のキャッシュ・メモリ・ユニットのブロッ
ク・ロード動作方式は、ＣＰＵ（中央処理装置）がメモ
リ・アクセスを実行してから、そのアクセスかヒツトで
あるかキャッシュ・ミスであるかを判断し、キャッシュ
・ミスであれば、それから該当する領域をメイン・メモ
リかちキャッシュ・メモリのデータをブロック・ロート
するため、キャッシュ・ミスであった場合、プロ、ンり
・ロードを実行するまで、ｃｐｕ （中央処理装置）は
処理を待たされるという欠点がある。
ック・ロード動作方式は、第３図のように、ＣＰＵ （
中央処理装置）のメモリ・アクセスがキャッシュ・ミス
であるとユニットが判断した後で、メ、イン・メモリか
ら、該当する領域のデータをキヤ・ソシュ・メモリへ取
り込む方式であった５ 〔発明が解決しようとする課題〕 上述した従来のキャッシュ・メモリ・ユニットのブロッ
ク・ロード動作方式は、ＣＰＵ（中央処理装置）がメモ
リ・アクセスを実行してから、そのアクセスかヒツトで
あるかキャッシュ・ミスであるかを判断し、キャッシュ
・ミスであれば、それから該当する領域をメイン・メモ
リかちキャッシュ・メモリのデータをブロック・ロート
するため、キャッシュ・ミスであった場合、プロ、ンり
・ロードを実行するまで、ｃｐｕ （中央処理装置）は
処理を待たされるという欠点がある。
本発明のキャッシュ、メモリ・ユニ・ソトのプロ・・ｌ
り・ロード動作方式は、中央処理装置のフエ・ソチ デ
ータとフェッチ・コー）へから分岐命令をｉｇ ＋＋ａ
し直接メイン メモリーＦのどこを転送するがを判１新
オるコード認、織部と、このコード認識部の判断結束に
より前記メイン メモリから、キヤ・ソシュ・メモリ部
にブロック・ロート転送を実行する先取りブロック ロ
ード制御部とを含んで構成される。
り・ロード動作方式は、中央処理装置のフエ・ソチ デ
ータとフェッチ・コー）へから分岐命令をｉｇ ＋＋ａ
し直接メイン メモリーＦのどこを転送するがを判１新
オるコード認、織部と、このコード認識部の判断結束に
より前記メイン メモリから、キヤ・ソシュ・メモリ部
にブロック・ロート転送を実行する先取りブロック ロ
ード制御部とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である、ＣＰＵ
（中央処理装置）はキャッシュ・メモリ部１からＣＰＵ
バス５を介してフェッチを行ない、ＣＰＵバス５に接続
されている認識部２はフエ・・２チされたデータ及びコ
ードがどんな意味を持つのかを判断し、それがジャンプ
命令等分岐命令であれば先取りブロック・ロード制御部
３に信号を伝え、分岐先領域をデータを転送するような
ブロック・ロード・バッファ部４に指示する。そしてメ
イン・メモリ１２からシステム・バス６を介してデータ
を転送し、キャッシュ・メモリ部１にストアする。
（中央処理装置）はキャッシュ・メモリ部１からＣＰＵ
バス５を介してフェッチを行ない、ＣＰＵバス５に接続
されている認識部２はフエ・・２チされたデータ及びコ
ードがどんな意味を持つのかを判断し、それがジャンプ
命令等分岐命令であれば先取りブロック・ロード制御部
３に信号を伝え、分岐先領域をデータを転送するような
ブロック・ロード・バッファ部４に指示する。そしてメ
イン・メモリ１２からシステム・バス６を介してデータ
を転送し、キャッシュ・メモリ部１にストアする。
第２図は本実施例のタイミグ・チャートである。
本図においてＣＰＵバス５上のアドレス７のアドレスａ
十１がジャンプ命令であると仮定する。
十１がジャンプ命令であると仮定する。
ＣＰＵが処理実行後のフェッチ１のアドレスａ＋１のデ
ータ８がジャンプ命令であり、コード認識部２がブロッ
ク・ロード指示信号９をアクティブにし、その指示によ
り、システムバス６上に転送用アドレス１０を出し、シ
ステム・バス６よりデータ１１をキャッスメモリ部１に
転送する。したがって、アドレスｂの処理を実行すると
きにはキャッシュ・メモリ部１に該当するデータが既に
ストアされているということになる。
ータ８がジャンプ命令であり、コード認識部２がブロッ
ク・ロード指示信号９をアクティブにし、その指示によ
り、システムバス６上に転送用アドレス１０を出し、シ
ステム・バス６よりデータ１１をキャッスメモリ部１に
転送する。したがって、アドレスｂの処理を実行すると
きにはキャッシュ・メモリ部１に該当するデータが既に
ストアされているということになる。
以上説明したよううに本発明は、ＣＰＵがフェッチする
データ及びコードを解読、判断し、それがジャンプ命令
等の分岐命令であれば、そのジャンプ先のアドレス領域
のデータをキャッシュ メモリに転送する、つまり、Ｃ
Ｐ Ｕが実行多しようとするメモリのデータを全段階の
フェッチにてデータ転送を行なう事により、ＣＰＵのキ
ャッシュ・メモリへのアクセスにおいて、キャッシュ・
ミスが発生しなくなり、キャッシュ・ミスによりＣＰ
Ｕが処理を待たされる時間はなくなり、総合的な処理速
度が向上するとうい効果がある。
データ及びコードを解読、判断し、それがジャンプ命令
等の分岐命令であれば、そのジャンプ先のアドレス領域
のデータをキャッシュ メモリに転送する、つまり、Ｃ
Ｐ Ｕが実行多しようとするメモリのデータを全段階の
フェッチにてデータ転送を行なう事により、ＣＰＵのキ
ャッシュ・メモリへのアクセスにおいて、キャッシュ・
ミスが発生しなくなり、キャッシュ・ミスによりＣＰ
Ｕが処理を待たされる時間はなくなり、総合的な処理速
度が向上するとうい効果がある。
織部、３・・・・・・先取りブロック・ロード制御部。
４・・・・・・ブロック・ロード・バッファ部、５・・
・・・・ＣＰＵバス５６・・・・・システム・バス、７
・・・・・・アドレス（ＣＰＵバス）、８・・・・・・
データ＜ｃｐｕバス）、９・・・・・・ブロックロード
指示信号、１ｏ・・・・・・アドレス（システム・バス
）、１１・・・・・データ（システム・バス）、１２・
・曲・メイン・メモリ。
・・・・ＣＰＵバス５６・・・・・システム・バス、７
・・・・・・アドレス（ＣＰＵバス）、８・・・・・・
データ＜ｃｐｕバス）、９・・・・・・ブロックロード
指示信号、１ｏ・・・・・・アドレス（システム・バス
）、１１・・・・・データ（システム・バス）、１２・
・曲・メイン・メモリ。
代理友 弁理士 内 原 昔
第１図および第２図はそれぞれ本発明の一実施例のブロ
ック図およびタイミング・チャート、第３図は従来のキ
ャッシュ・メモリ・ユニットのブロック・ロード動作方
式を示すフロチャー１・である。 １・・・・・・キャッシュ・メモリ部、２・・・・・・
コード認さ Ｃ） ぐ〉
ック図およびタイミング・チャート、第３図は従来のキ
ャッシュ・メモリ・ユニットのブロック・ロード動作方
式を示すフロチャー１・である。 １・・・・・・キャッシュ・メモリ部、２・・・・・・
コード認さ Ｃ） ぐ〉
Claims (1)
- 中央処理装置のフェッチ・データとフェッチ・コードか
ら分岐命令を認識し直接メイン・メモリ上のどこを転送
するかを判断するコード認識部と、このコード認識部の
判断結果により前記メイン・メモリから、キャッシュ・
メモリ部にブロック・ロード転送を実行する先取りブロ
ック・ロード制御部とを含むことを特徴とするキャッシ
ュ・メモリユニットのブロック・ロード動作方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254239A JPH02100740A (ja) | 1988-10-07 | 1988-10-07 | キャッシュ・メモリユニットのブロック・ロード動作方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254239A JPH02100740A (ja) | 1988-10-07 | 1988-10-07 | キャッシュ・メモリユニットのブロック・ロード動作方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100740A true JPH02100740A (ja) | 1990-04-12 |
Family
ID=17262206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254239A Pending JPH02100740A (ja) | 1988-10-07 | 1988-10-07 | キャッシュ・メモリユニットのブロック・ロード動作方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695877A (ja) * | 1990-06-29 | 1994-04-08 | Digital Equip Corp <Dec> | 簡略命令セットプロセッサの性能改善方法 |
| US6535960B1 (en) | 1994-12-12 | 2003-03-18 | Fujitsu Limited | Partitioned cache memory with switchable access paths |
| JP2007207246A (ja) * | 2006-02-03 | 2007-08-16 | Internatl Business Mach Corp <Ibm> | 命令ラインのための自己プリフェッチｌ２キャッシュ機構 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172343A (ja) * | 1987-01-12 | 1988-07-16 | Hitachi Ltd | 命令先取り方式 |
-
1988
- 1988-10-07 JP JP63254239A patent/JPH02100740A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172343A (ja) * | 1987-01-12 | 1988-07-16 | Hitachi Ltd | 命令先取り方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695877A (ja) * | 1990-06-29 | 1994-04-08 | Digital Equip Corp <Dec> | 簡略命令セットプロセッサの性能改善方法 |
| US6535960B1 (en) | 1994-12-12 | 2003-03-18 | Fujitsu Limited | Partitioned cache memory with switchable access paths |
| JP2007207246A (ja) * | 2006-02-03 | 2007-08-16 | Internatl Business Mach Corp <Ibm> | 命令ラインのための自己プリフェッチｌ２キャッシュ機構 |
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